专利名称：半导体集成电路器件及其制作方法
技术领域：
本发明涉及半导体集成电路器件，特别是涉及用于互连线间连接部 分的可行技术。
背景技术：
由于近来在半导体集成电路器件中互连线和多金属化的小型化趋 势，已在研究制作互连线等的所谓镶嵌技术，这是在绝缘膜中制作沟槽 然后在沟槽中嵌以导电膜。
这种镶嵌技术包括单镶嵌法和双镶嵌法，前者是由两个不同的步骤 嵌入一个沟槽作为互连线，再嵌入一个沟槽作互连线间的连接，后者是 同时嵌入这两个沟槽。
用低电阻的铜膜等作为嵌入这些沟槽的导电膜。
在沟槽内形成具有阻挡性质的导电膜(此后将被称为"阻挡膜")， 以防止嵌入的导电膜金属成分如铜扩散进入绝缘膜，或是改善嵌入的导 电膜与绝缘膜的粘附。
例如，在NIKKEI MICRODEVICES, pp 65-66 (July, 2000)中指出 一个问题，在用溅射法在孔的内壁制作下层膜时，溅射粒子斜射在晶片 的周边部分，因而使其对孔的覆盖性质恶化。
发明内容
本发明已完成了提高镶嵌技术制作直连线等可靠性的研究，并发现 镶嵌引线的可靠性与阻挡膜如何粘附在沟槽内的方法有密切联系。
具体说来，阻挡膜需有充分的厚度，以阻挡嵌在沟槽中导电膜的金 属成分，如铜，在绝缘膜中的扩散，并改善嵌在沟槽中的导电膜与绝缘 膜的粘附。
当阻挡膜的覆盖性差时，阻挡膜的厚度在沟槽的底部或侧壁是不 同的。如果为了防止这种不均匀性将阻挡膜全部做成厚的，嵌在导电 膜中的孔的纵横比就会变大时，引起导电膜的镶嵌失效。
阻挡膜的电阻大于嵌在沟槽中导电膜的电阻.如果阻挡膜做得特 别厚，互连线或连接部分的电阻变大，因而妨碍半导体集成电路器件 的高速工作。
因此阻挡膜的厚度不要大于预定的厚度。如果因厚度不均匀，阻 挡膜的某些部分较薄，由于这些部分的电阻较小而提供了电流通道。 特别是在接触孔处，如果电流通道的最短距离与这样的部分彼此一致， 就会发生电子的聚集。结果，就会发生所谓的电迁徙，即金属原子被 这样一些部分的电子所吸引.在金属原子迁移后在这些部分出现空洞， 从而发生连接失效或断路。
本发明的一个目的是优化连接互连线的连接部分的结构，因而改 善电迁徙性质。
本发明的另 一个目的是优化互连线间连接部分处的阻挡膜结构， 因而改善半导体集成电路器件的特性。
由本说明书的描迷与附图，上述的和其他的目的以及本发明的新 特点将是明显的.
下面将简短地叙述本专利申请所公开的发明中典型发明的梗概。
(1) 本发明的一个方面是提供了一种半导体集成电路器件，它在半
导体衬底上制作的绝缘膜中开孔；在开孔的底部和侧壁上制作第一导 电膜，从底部中间向孔的侧壁，膜的厚度增大；在笫一导电膜上制作 第二导电膜，它也嵌在孔中.
(2) 本发明的另一个方面也是提供一种半导体集成电路器件，它在 半导体衬底上制作的绝缘膜中开孔；在开孔的底部和侧壁上制作第一 导电膜，且开孔底部中间处的膜厚B小于膜厚A，膜厚A相应于从开孔 底角至第一导电膜表面的最近点向孔底部作垂线的距离；在笫一导电 膜上制作第二导电膜，它也嵌在孔中。
(3) 本发明的再一个方面也是提供一种半导体集成电路器件，它在
半导体村底上制作的绝缘膜中开孔；在开孔的底部和侧壁上制作第一 导电膜，且开孔底部中间处的电阻较相应于从开孔底角至笫一导电膜 表面的最近点向开孔底部作垂线的那部分的电阻低；在第一导电膜上 制作第二导电膜，它也嵌在孔中。
(4) 本发明还有一个方面也是提供一种半导体集成电路器件，它在 半导体衬底上制作第一层互连线；在笫一层互连线上制作的绝缘膜中 开孔；在开孔的底部露出笫一层互连线；在开孔的底部和侧壁制作笫 一导电膜；在第一导电膜上制作第二导电膜，且嵌在开孔内；在第二 导电膜上制作第二层互连线，其中由笫一层互连线经笫一和第二导电 膜至第二层互连线的最短路径穿过笫一导电膜的位置，与第一导电膜 电阻最低处不一致。
(5) 本发明还有一个方面也是提供一种半导体集成电路器件，它包 括在半导体衬底上制作的第一层互连线，在第一层互连线上制作的绝 缘膜，在笫一层互连线和绝缘膜中开孔，其底部位置深于第一层互连 线表面，第一导电膜制作在开孔的底部和侧壁上，在开孔侧壁上邻近 于第一层互连线表面处的膜厚B大于开孔底部中间的膜厚B，在第一导
电膜上制作第二导电膜，且嵌在开孔内。
图l是说明按照本发明的实施方式l， 一种半导体集成电路器件制 作方法的村底局部剖面图2是说明按照本发明的实施方式1，这种半导体集成电路器件制 作方法的村底局部剖面图3是说明按照本发明的实施方式1，这种半导体集成电路器件制 作方法的衬底局部剖面图4是说明按照本发明的实施方式1，这种半导体集成电路器件制 作方法的衬底局部剖面图5是说明按照本发明的实施方式1，这种半导体集成电路器件制 作方法的村底局部剖面图6是说明按照本发明的实施方式1,这种半导体集成电路器件制 作方法的衬底局部剖面图7是说明按照本发明的实施方式1，这种半导体集成电路器件制 作方法的村底局部剖面图8是说明按照本发明的实施方式1，这种半导体集成电路器件制 作方法的衬底局部剖面图9是表示本发明实施方式1效果的这种半导体集成电路器件衬 底的局部剖面图10是说明按照本发明的实施方式1，这种半导体集成电路器件 制作方法的衬底局部剖面图11是说明按照本发明的实施方式1，这种半导体集成电路器件 制作方法的衬底局部剖面图12是^L明按照本发明的实施方式1，这种半导体集成电路器件 制作方法的衬底局部剖面图13是说明按照本发明的实施方式1，这种半导体集成电路器件 制作方法的村底局部剖面图14是说明按照本发明的实施方式1，这种半导体集成电路器件 制作方法的衬底局部剖面图15是说明按照本发明的实施方式1，这种半导体集成电路器件 制作方法的村底局部剖面图16是"i兌明按照本发明的实施方式1，这种半导体集成电路器件 制作方法的衬底局部剖面图17是表示本发明实施方式1效果的半导体集成电路器件衬底的 局部剖面图18是表示本发明实施方式1效果的半导体集成电路器件衬底的 局部剖面图19是表示本发明实施方式1效果的半导体集成电路器件衬底的 局部剖面图20 (a)是说明按照本发明的实施方式1，这种半导体集成电路
器件制作方法的衬底局部平面图，而图20 (b)为其局部剖面图；
图21 (a)是说明按照本发明的实施方式1，这种半导体集成电路 器件制作方法的衬底局部平面图，而图21 (b)为其局部剖面图22 (a)是说明按照本发明的实施方式1，这种半导体集成电路 器件制作方法的衬底局部平面图，而图22 (b)为其局部剖面图23 (a)是说明按照本发明的实施方式1，这种半导体集成电路 器件制作方法的衬底局部平面图，而图23 (b)为其局部剖面图24 (a)是说明本发明实施方式1效果的半导体集成电路器件村 底的局部平面图，而图24 (b)为其局部剖面图25 (a)是说明按照本发明实施方式1的半导体集成电路器件衬 底的局部平面图，而图25 (b)为其局部剖面图26是说明按照本发明的实施方式1，这种半导体集成电路器件 制作方法的衬底局部剖面图27是说明按照本发明的实施方式1，这种半导体集成电路器件 制作方法所用设备的示意图28是本发明实施方式1 一种效杲的说明图29是本发明实施方式1另 一种效果的说明图30是本发明实施方式1再一种效果的说明图31是说明按照本发明的实施方式1，这种半导体集成电路器件 制作方法的衬底局部剖面图32是说明按照本发明的实施方式1，这种半导体集成电路器件 制作方法的衬底局部剖面图33是说明按照本发明的实施方式2， 一种半导体集成电路器件 制作方法的衬底局部剖面图34是说明按照本发明的实施方式2，这种半导体集成电路器件 制作方法的衬底局部剖面图35是说明按照本发明的实施方式2，这种半导体集成电路器件 制作方法的衬底局部剖面图36是说明按照本发明的实施方式2，这种半导体集成电路器件
制作方法的衬底局部剖面图37是说明按照本发明的实施方式2，这种半导体集成电路器件 制作方法的衬底局部剖面图38是^C明按照本发明的实施方式2，这种半导体集成电路器件 制作方法的衬底局部剖面图39是说明按照本发明的实施方式2,这种半导体集成电路器件 制作方法的衬底局部剖面图40是说明按照本发明的实施方式2，这种半导体集成电路器件 制作方法的衬底局部剖面图41是说明按照本发明的实施方式2，这种半导体集成电路器件 制作方法的衬底局部剖面图42是说明按照本发明的实施方式2,这种半导体集成电路器件 制作方法的衬底局部剖面图43是说明按照本发明的实施方式3， 一种半导体集成电路器件 制作方法的衬底局部剖面图44是说明按照本发明的实施方式3，这种半导体集成电路器件 制作方法的衬底局部剖面图45是说明按照本发明的实施方式3，这种半导体集成电路器件 制作方法的衬底局部剖面图46是说明按照本发明的实施方式3，这种半导体集成电路器件 制作方法的衬底局部剖面图47是说明按照本发明的实施方式3,这种半导体集成电路器件 制作方法的衬底局部剖面图48是说明按照本发明的实施方式3，这种半导体集成电路器件
制作方法的衬底局部剖面图49是说明按照本发明的实施方式3，这种半导体集成电路器件 制作方法的衬底局部剖面图50是说明按照本发明的实施方式3，这种半导体集成电路器件 制作方法的衬底局部剖面图51是说明按照本发明的实施方式3，这种半导体集成电路器件 制作方法的衬底局部剖面图；以及
图52是说明本发明实施方式3效果的这种半导体集成电路器件衬 底的局部剖面图。
具体实施例方式
下面将根据附图来具体描述本发明的各种实施方式。在描述下述 实施方式的所有附图中，具有同样功能的部分将用同样的数字表示， 并省去重复的描述， (实施方式1)
按照本发明一种实施方式的半导体集成电路器件将按其制作方法 来描述。图1-18， 20-26， 31和32是说明按照本发明实施方式1，这 种半导体集成电路器件制作方法的衬底局部剖面图或局部平面图。
首先，如图1所示，作为半导体元件的一个实例，制作一只n沟 道MISFET(金属-绝缘体-半导体场效应晶体管)Qn和一只p沟道MISFETQp。
下面将描述这些MISFET制作过程的一个实例。
腐蚀半导体衬底，例如P型单晶硅，在其中形成沟槽。然后在沟 槽中嵌入绝缘膜，如氧化硅7，从而形成隔离区2。此隔离区2确定了 有源区，MISFET就做在其中。
在半导体村底(此后将简称为"村底")1中离子注入p型和n型 杂质后，经热处理使这些杂质扩散而形成p型阱3和n型阱4。在每个 p型阱3和n型阱4表面上由热氧化形成清洁的栅绝缘膜8。
在栅绝缘膜8上相继淀积低阻多晶硅膜9a，薄WN (氮化鵠)膜(未 示出)和W (钨)膜9c作为导电膜，接着在其上淀积氮化硅膜10作为 绝缘膜。
然后用千法腐蚀等方法腐蚀氮化硅膜10，使在待制作栅电极的区 域中保留氮化硅膜。以留下的氮化硅膜10作为掩模，用干法腐蚀等方 法来腐蚀W膜9c、鼎膜(未示出)和多晶硅膜9a，从而制作由多晶珪
膜9a、 WN膜(未示出)和W膜9c组成的栅电极9。
在p型阱3中注入n型杂质，并扩展至栅电极9两侧，形成n-型 半导体区11，而在n型阱4中离子注入p型杂质，形成p-型半导体 区12。
然后在衬底1上淀积氮化硅膜作为绝缘膜，接着进行各向异性腐 蚀，从而在栅电极9的侧壁上形成侧壁间隔层13。
在p型阱3中注入n型杂质，形成比n-型半导体区11具有较高 杂质浓度的n+型半导体区14 (源区和漏区)，而在n型阱4中离子注 入p型杂质，形成比p-型半导体区12具有较高杂质浓度的P+型半 导体区15 (源区和漏区)。
用至此所述的工艺步骤，制成了具有LDD (轻掺杂漏区)结构并备 有源区和漏区的n沟道型MISFET Qn和p沟道型MISFET Qp。
其次，将制作与MISFET Qn和Qp电连接的互连线。下面将描述其 制作步骤。
先在MISFET Qn和Qp上，如图1所示，用CVD法(化学汽相沉积) 淀积氧化硅膜作为绝缘膜。然后用化学机械抛光(CMP)法对氧化硅膜 表面进行抛光使之平面化，从而制成层间绝缘膜TH1。
在层间绝缘膜TH1上施加光致抗蚀剂膜(未示出。此后将简称为 "抗蚀剂膜")。以此抗蚀剂膜作为掩模，腐蚀层间绝缘膜TH1而在半 导体衬底1主表面的每个n+型半导体区l4和p+型半导体区15上形 成接触孔C1。
然后在接触孔Cl中制作柱塞Pl,这是在层间绝缘膜TH1上，包括 接触孔Cl内侧，用CVD法淀积鴒(W)膜作为导电膜，然后用CMP法 抛光此鴒膜，直至露出层间绝缘膜TH1。另一方面，这种柱塞Pl也可 制成具有阻挡膜和钨膜的叠层结构，其阻挡膜具有单层的氮化钛(TiN) 膜或钛(n)膜或是其叠层膜。
如图2所示，在层间绝缘膜TH1和柱塞Pl上用CVD法相继淀积作 为止蚀层的氮化珪膜Hla和作为绝缘膜的氧化硅膜Hlb,从而制成了由 这些膜构成的互连线-沟槽-形成绝缘膜Hl。在待制作笫一层互连线的
区域腐蚀互连线-沟槽-形成绝缘膜HI而形成互连沟槽HM1。 一种含氟 (F)的氧化硅膜而非氧化硅膜Hlb可用作低介电常数的绝缘膜。也可 使用另一种低介电常数的绝缘膜或涂敷型绝缘膜。在上述腐蚀中，氮 化硅膜Hla被利用作止蚀层。
在互连线-沟槽-形成绝缘膜HI上包括在互连沟槽HM1内，用溅射 法淀积氮化钛阻挡膜Mla。然后用电镀法在阻挡膜Mla上制作铜膜Mlb 作为导电膜。在用电镀法制作铜膜Mlb前，可用溅射或CVD法制作薄 铜膜作为电镀的籽膜。
在铜膜Mlb热处理后，用CMP法除去互连沟槽HM1以外的铜膜Mlb 和阻挡膜Mla，从而制成了具有铜膜Mlb和阻挡膜Mla的第一层互连线 Ml。
如图3所示，在第一层互连线Ml上用CVD法相继淀积氮化硅膜 TH2a、氧化硅膜TH2b、氮化硅膜TH2c和氧化硅膜TH2d作为绝缘膜， 从而形成层间绝缘膜TH2。在这些膜中，氮化硅膜TH2a的功能是防止 构成第一层互连线Ml的铜的扩散.氮化硅膜TH2a可代之以具有防止Cu 扩散功能的另一种绝缘膜。氮化硅膜TH2a在制作接触孔C2时被用作 止蚀层，这将在后面描述。氮化硅膜TH2c在制作接触孔C2时也被用 作止蚀层，这也将在后面描述。
在层间绝缘膜TH2上，抗蚀剂膜(未示出)在待制作第二层互连 线的区域开孔。以此抗蚀剂膜作掩模从层间绝缘膜TH2腐蚀氧化硅膜 TH2d和氮化硅膜TH2c，而形成互连沟槽HM2。
在层间绝缘膜TH2上，包括互连沟槽HM2内侧，淀积第一抗蚀剂 膜(未示出)。互连沟槽HM2中因回蚀而被嵌有第一抗蚀剂膜.然后在 笫一抗蚀剂膜上制作笫二抗蚀剂膜(未示出)，它在笫一层互连线与笫 二层互连线连接的区域开孔。以此第二抗蚀剂膜作掩模，腐蚀第一抗 蚀剂膜、氧化硅膜TH2b和氮化珪膜TH2a，从而制成接触孔C2。
这里，在制作互连沟槽HM2后接着制作接触孔C2。另一方面，在 第一层互连线与笫二层互连线连接的区域腐蚀氮化硅膜TH2a、氧化硅 膜TH2b、氮化硅膜TH2c和氧化硅膜TEad来制作接触孔"后，可在待
， 制作第二层间互连的区域腐蚀氧化硅膜TH2d和氮化硅膜TH2c而形成 互连沟槽HM2。
如图4所示，在层间绝缘膜TH2上，包括接触孔C2和互连沟槽HM2 内侧，淀积下述难熔金属如钛(Ti)来制作阻挡膜PM2a。至少钛、钽 (Ta)、氮化钽(TaN)、氮化钛(TiN)、鵠(W)、氮化钨、硅氮化钛和 硅氮化鴒之一或其合金可用作难熔金属。也可使用将上述的膜逐一重 叠而得的叠层膜。
此时，制作具有下述结构的阻挡膜PM2a。
图5和7是接触孔C2附近的放大图，它就是图4中三个接触孔C2 右侧的那一个。图6是图5和7中所示衬底的局部平面图。图5相应 于沿图6的A-A线截取的剖面，而图7相应于沿图6的B-B线截取的 剖面。虽然没有提出特别的限制，在此实施方式中互连沟槽HM2的宽 度做得基本上与互连沟槽HM1相等。然而在图6中，互连沟槽HM1的 宽度被表示为小于互连沟槽HM2以便于看图。
如图5和7所示，阻挡膜PM2a是沿互连沟槽HM2和接触孔C2的 底部和侧壁制作的。
在接触孔C2中，其底部阻挡膜PM2a的厚度被做成从底部中间向 侧壁增大。这种在接触孔C2底部阻挡膜PM2a厚度从底部中间向侧壁 增大被用于整个底部。如图8所示，这是图7中接触孔C2底部的局部 放大图，假定接触孔C2底部中间的阻挡膜厚度为B，接触孔C2底部边 缘部分沿侧壁方向的膜厚A被做得大于膜厚B (A^B)。而且，在接触 孔C2底部侧壁上的膜厚C被做得大于膜厚B (C^B)。
膜厚B或膜厚D (接触孔C2每个侧壁顶部阻挡膜的厚度)被做成 至少能保持阻挡层性质的最小厚度。在接触孔C2底部阻挡膜PM2a之 下做有第一层互连线Ml，这就使得在这样的位置的阻挡膜PMh厚度并 不总要做得足够大来保持其阻挡层性质。然而，如图9所示，由于掩 模的偏差有时会出现第一层互连线Ml与接触孔C2未对准。因此希望 将膜厚B调整为至少能保持阻挡层性质的最小膜厚。在图9中，PM2b 和PM2c为阻挡膜PM2a上的铜膜(图中未示出其边界)。TH3a和TH3b
为铜膜(PM2b， PM2c)上的绝缘膜.
如图10所示，在用溅射或CVD法在阻挡膜PM2a上制作铜膜PM2b 作为电镀的籽膜后，在铜膜PM2b上电镀铜膜PM2c作为导电膜。
在对铜膜PM2b和PM2c热处理后，用CMP法除去互连沟槽HM2和 接触孔C2以外的铜膜PM2b、 PM2c和阻挡膜PM2a，以制作第二层互连 线M2和第一层互连线与第二层互连线间的连接部分(柱塞)P2，如图 11所示。图12和13是图11中接触孔C2附近的放大图。图12和13 分别相应于图6的A-A剖面图和B-B剖面图。
下面将简短地描述第二层互连线M2、连接部分(柱塞)P2以及第 一层互连线Ml结构的基本点。
第二层互连线M2和连接部分(柱塞)P2,每个都是由铜膜PM2b、 PM2c和阻挡膜PM2a制成的。如图12所示，笫二层互连线M2从连接部 分(柱塞)P2开始向左延伸，而第一层互连线M1从连接部分(柱塞) P2开始向右延伸。
如前所述，在接触孔C2底部阻挡膜PM2a的厚度从底部中间向侧 壁增大。换言之，阻挡膜PM2a从接触孔C2侧壁向底部中间有一下倾。 如图14所示，这是图13中接触孔C2底部的局部放大图，接触孔C2 底部中间阻挡膜PM2a的厚度B小于接触孔C2底部边缘部分沿侧壁方 向的膜厚A(ASB)。膜厚A，例如，可从接触孔C2底角至阻挡膜PM2a 表面之间最短距离L的末端向接触孔C2底部作垂线来确定。
在接触孔C2底角处，阻挡膜的实际表面是曲面，如图15所示。 当接触孔C2的底角为弧形时，上述最短距离L可用接触孔C2侧面的
延长线与其底部延长线的交点作为起点来确定。
对于电流(i)从第二层互连线M2经连接部分(柱塞)P2流向笫 一层互连线M1的情形，电子(e)流经路径Rul，即由连接部分(柱塞) P2的右下方至左上方，如图17所示，因为这是几何上的最短路径，电 子(e)经连接部分(柱塞)P2中心向笫一层互连线Ml流动，如图18 所示，因为阻挡膜PM2a薄的部分电阻变得最低。
按照本实施方式，电流从笫二层互连线M2至第一层互连线Ml的
最短几何路径(路径Rul)与电阻变得最低的阻挡膜PMh的薄的部分 不一致，使电流通路分散。因此，不易发生电子(e)的聚集，使电迁 徙性质得以改善。
如图19所示，在制作阻挡膜PM2a'时，在接触孔C2内膜厚发生 变化。当用賊射法制膜时，这种变化特别大，因为从靶散射的溅射粒 子(此处为Ti粒子)如何进入接触孔C2是不同的，这依赖于接触孔 在晶片上的位置。
当接触孔在晶片左边缘时，接触孔C2左侧壁上阻挡膜PM2a' ^jf， 而在其右侧壁上较薄，如图19所示。在接触孔C2的底部，膜厚从左 向右递降。由于在晶片左端的接触孔中，来自右边的溅射粒子比来自 左边者容易进入接触孔，因此在左侧壁上或在对着溅射粒子来路方向 的底部左侧，阻挡膜PM2a'较厚。另一方面，当接触孔在晶片的右端 时，接触孔右侧壁或底部右侧的阻挡膜较厚(参见前述NIKKEI MICRODEVICES， p. 65 (July 2000 )图1 (a))。
当电流从第二层互连线M2经连接部分(柱塞)P2流向第一层互连 线Ml时，如图19所示，经路径Rul由连接部分(柱塞)P2的左上方 至右下方的路径成为最短几何路径。同时，阻挡膜薄的部分在连接部 分(柱塞)P2的右下部。因此在这样的部分发生电子(e)的聚集。通 过上述部分的电子吸引构成铜膜的铜原子，并以这部分作为起点而在 铜膜(PM2b， PM2c)与阻挡膜PM2a'的界面处发生剥落.如果连续通 过电流，铜的迁移变大，因而形成空洞，成为断路的原因。这种因流 过导体的电子与金属离子的动量交换而引起的金属原子迁移的现象称 为电迁徙。
如上所述，当阻挡膜PM2a'具有如图19所示的形状时，电流的最 短几何路径Rul经过阻挡膜薄的部分(电阻最低的部分)，引起电迁徙 性质恶化。
另一方面，在本实施方式中，接触孔C2底部阻挡膜PM2a的厚度 被做成从底部中间向侧壁增大。因此电流的最短几何路径Rul不经过 阻挡膜薄的部分(电阻最低的部分)，从而防止电子在这种部分聚集。
因此，电迁徙性质可得到改善。
在本实施方式中，如图12和13所示，在整个底部，接触孔C2底 部阻挡膜PM2a的厚度被做成从底部中间向侧壁增大，这样就可获得上 述效果，即使第一层互连线Ml对于第二层互连线M2在任何方向上延伸.
具体而言，如图20-23所示，第一层互连线M1与第二层互连线M2 形成不同的角度.例如，图20、 21、 22和23分别表示互连线间形成180 o 、 0 ( 360) o 、 90o和270o角的情形。在图20-23的每个图中上图 (a)是说明第一层互连线Ml图形与笫二层互连线M2图形间关系的平 面图，而下图(b)是沿平面图(a)的C-C线截取的剖面图。
在整个接触孔C2的底部，如本实施方式那样，阻挡膜PM2a从底 部中间向侧壁增大，无论第一层互连线Ml图形与第二层互连线M2图 形间形成什麽角度，如图20-23所示，都能改善电迁徙性质。当然， 第一层互连线Ml图形与第二层互连线M2固形间形成的角度，不限于 图20-23中所示者。即使在第一层互连线Ml图形与笫二层互连线M2 图形斜交叉时，也可得到改善。另一方面，当阻挡膜PM2a只在接触孔 C2左侧做得厚时如图19所示，在第一层互连线M1的延伸方向Ul)-(dl)中，只要其方向Ul、 cl、 dl)不是向左(bl)，都会发生电迁 徙性质恶化。在图24中为便于了解本实施方式的效果，上图U)是 说明第一层互连线Ml图形的平面图，而下图(b)是沿平面图C-C线 截取的剖面图。
按照本实施方式，如图25所示，即使两个层间互连线Ml分别相 对于第二层互连线M2沿(al)和(bl)或(cl)及(a2 )和(b2 )或 (c2)方向延伸的情形，也可获得上述效果，因为在整个接触孔C2底 部，膜厚是从底部中间向侧壁增大的。图25是便于了解本实施方式效 果的图。在图25中，上图(a)是说明第一层互连线Ml图形与第二层 互连线M2图形关系的平面图，而下图(b)是沿平面图C-C线截取的 剖面图。
即使第二层互连线M2配置得如图26所示，与多个笫一层互连线Ml
相关，多个第一层互连线Ml经图11所示的柱塞Pl与n+型半导体区 14 (源区，漏区)和p+型半导体区15 (源区，漏区)相连，电迁徙 性质也可改善。例如，图ll相应于沿图26的IM)线截取的剖面图。
如前所述，在接触孔C2侧壁底部的阻挡膜PM2a的膜厚C，大于底 部中间的膜厚B (参见图8和14)。
这个膜厚C是这样确定的，例如，从接触孔C2的底角向阻挡膜PM2a 表面延伸的最短距离L的端部向接触孔C2侧壁作垂线。
在接触孔C2的底角处，阻挡膜的实际表面是曲面，如图15所示。 当接触孔C2底角为弧形时，如图16所示，上述最短距离L可用接触 孔C2侧面延长线与底面延长线的交点作为起点来确定。
取膜厚C大于膜厚B，即使在制作接触孔C2时进行的过腐蚀不大 于膜厚A，也可防止电子的聚集。这种效果将在实施方式3中详细描述， 所以这里省去了更多的描述。
下面将描述阻挡膜PM2a的制作步骤和膜厚A和B控制方法的一个 实例。
图27是用来制作阻挡膜PM2a的离子偏压溅射设备101的示意图， 如图27所示，开有接触孔C2的衬底1 (晶片)，衬底如图3所示，被 置于支架St上，并已施加了交流电压Ev (偏压)。在晶片上方有靶Ta (此处为Ti板)。在制作阻挡膜时，设备处于减压条件下，且在制作 膜时注入放电气体如氩(Ar)。当在此氩气氛下施加电压时，发生辉光 放电，阴极靶Ta被等离子体中的离子轰击，使溅射粒子(此处为Ti 粒子)转移。这些转移的粒子淀积在晶片表面的接触孔中，从而形成 阻挡膜。
图28是膜厚A与膜厚B之比(A/B)随施加在衬底1上的衬底偏 压[a.u.]的改变。如图28的曲线(a)所示，衬底偏压越高，膜厚比 (A/B)越大。当衬底偏压为2或更大时，膜厚比(A/B)变为1或更 大，换言之，A^B。 B点代表用通用的磁控溅射制膜的厚度比(A/B)。
在膜的制作中，最好淀积速率为50 nm/min，成膜压强为0.1帕或 更低，成膜温度在室温至4001C的范围内。图28是当互连沟槽HM2的
宽度为0. 18nm，接触孔C2的纵横比(互连线深度与连接部分深度之 和/连接部分直径)为2. 8时，膜厚比的曲线图。
因此，控制衬底偏压，可控制膜厚比(A/B)，并可选择如本实施 方式所述的能调节膜厚比(A/B)为1或更大的条件.能调节膜厚比(A/B) 为1或更大的条件随互连线或连接孔的尺寸而变.
图29表示当施加在衬底1上的衬底偏压[a.u.]改变时，膜厚C与 膜厚B之比(C/B)。如图29 (c)所示，偏压越高，膜厚比越(C/B) 大。当偏压约为3或更大时，膜厚比(C/B)变为1或更大，即C^B。 d点意为用通用的磁控溅射制膜的厚度比(C/B)。
为同时满足A^B和C^B，必须在衬底偏压为3或更大时成膜，
图30是表示在ASB和CSB的条件下用通用的磁控賊射制作的阻 挡膜和在A^S和C^B的条件下如本实施方式所述制作的膜，其累积 失效W]与应力作用时间[a.u.]的关系曲线，曲线(f )表示ASB和C SB的前一种情形，而曲线(g)表示A^B和C^B的后一种情形.此 处所用词语"应力作用时间"意为半导体集成电路器件被置于极端条 件如高温下的时间。如曲线图所示，按照本实施方式的结构，电迁徙 寿命的改善可达到 一位数字。
下面，将描述在第二层互连线M2上制作顶层互连线(笫三至第五 层互连线)的步骤。
如图31所示，用类似于制作层间绝缘膜TH2的方法，在第二层互 连线M2上制作层间绝缘膜TH3 (氮化硅膜TH3a、氧化硅膜TH3b、氮化 硅膜TH3c和氧化珪膜TH3d)，并用类似于制作互连沟槽HM2和接触孔 C2的方法制作互连沟槽HM3和接触孔C3.然后，如阻挡膜PM2a及铜 膜PM纟b和PMk那样，制作阻挡膜PM3a及铜膜PNBb和PM3c，接着在 热处理后用CMP法抛光，从而制成了第三层互连线M3以及笫二层互连 线与第三层互连线间的连接部分(柱塞)P3,简言之，接触孔C3中的 阻挡膜PJOa被做成具有类似于阻挡膜PM2a的结构。这意味着，在整 个接触孔C3底部，阻挡膜PM3a被做成其膜厚从底部中间向侧壁增大。
分别制作具有类似于层间绝缘膜TH3、第三层互连线M3和连接部
分(柱塞)P3结构的层间绝缘膜TH4和TH5，第四和第五层互连线M4 和M5,以及连接部分(柱塞)P4和P5,第五层互连线的制作如图32 所示。具体地说，在第四层互连线M4与第三层互连线M3连接的接触 孔C4整个底部，阻挡膜PM4a被做成其膜厚从底部中间向侧壁增大. 在第五层互连线M5与第四层互连线M4连接的接触孔C5整个底部，阻 挡膜PM5a被做成其膜厚从底部中间向侧壁增大。PM4b和PM5b是类似 于PM3b和PM2b的铜膜，而PM4c和PM5c是类似于PM3c和PM2c的铜膜。
在第五层互连线M5上淀积氮化硅膜作为防铜扩散膜后，淀积氧化 硅膜与氮化硅膜的叠层膜PV作为保护膜。
虽然没有特别限制，第二层互连线M2与第四层互连线M4被做成 主要沿X方向延伸，而第三层互连线M3与第五层互连线M5被做成主 要沿与X方向垂直的方向延伸。MISFET Qn和MISFET Qp以笫一层互连 线Ml至第五层互连线M5相连接而构成，例如，微处理器的一种逻辑 电路。
在本实施方式中，第一层互连线是由铜膜Mlb制成的。铜合金(一 种除铜外还含有镁(Mg )、银(Ag )、铂(Pt )、钛(Ti )、钽(Ta )或 铝(Al)的合金)、银或银合金、金(Au)或金合金、铝或铝合金(一 种除铝外还含有硅(Si)、铜、铌(Nb)或钛的合金)可用作笫一层互 连线的主要材料。在本实施方式中，笫一层互连线是用镶嵌法制作的。 另一方面，在层间绝缘膜TH1上淀积上述材料后，可用干法腐蚀刻图 形而成为所需的形状。 (实施方式2)
在实施方式l中，笫二层互连线M2和连接部分(柱塞)P2是用双 镶嵌法制作的。另一方面，如下面所述，也可用单镶嵌法来制作。下 面将按照其制作方法来描述本发明这种实施方式的半导体集成电路器 件。图33-42是说明按照本发明实施方式2的半导体集成电路器件制 作方法的衬底局部剖面图或局部平面图。直至笫一层互连线Ml的制作 步骤，与参照图1和2所描迷的实施方式1的步骤相似，因此省去了 这部分描述。
如图33所示，用CVD法在第一层互连线Ml和互连线-沟槽-形成 绝缘膜HI上相继淀积氮化珪膜TH2a和氧化硅膜TH2b，从而形成层间 绝缘膜TH22.在这些膜中，氮化硅膜TH2a起着防止铜扩散的作用，铜 是第一层互连线Ml的成分.它在制作接触孔C2时也被用作止蚀层， 这将在以后描述。
在层间绝缘膜TH22上，施加抗蚀剂膜(未示出)，它在待制作连 接部分(柱塞)的区域有开孔。以此抗蚀剂膜作掩模，腐蚀层间绝缘 膜TH22 (氮化硅膜TH2a和氧化硅膜TH2b )而形成接触孔C2。
然后，用与实施方式1中制作阻挡膜PM2a类似的方法，制作阻挡 膜P2a'
具体地说，如图34和35所示，在层间绝缘膜TH22上，包括此接 触孔C2内侧，淀积难熔金属如钛(Ti)而形成阻挡膜P2a。在制膜时， 在整个接触孔C2底部，阻挡膜P2a被做成其膜厚从底部中间向侧壁增 大(参见实施方式l中的图5-7)。假定在接触孔C2底部中间的阻挡膜 厚度为B，膜厚A是接触孔C2底部阻挡膜在边缘部分沿侧壁方向的厚 度，它被做得大于膜厚B (A^B)。而且，在接触孔C2每个侧壁底部的 膜厚C也被做成大于膜厚B (C^B)。图34是接触孔C2附近的放大图， 它就是图33中的接触孔C2之一，而图35是图34中接触孔C2底部的 局部放大图。
如图36所示，用溅射或CVD法在阻挡膜P2a上制作铜膜P2b作为 电镀的籽膜后，在铜膜P2b上电镀铜膜P2c作为导电膜。
对铜膜P2b和P2c热处理，接着用CMP法除去接触孔C2以外的铜 膜P2b和P2c以及阻挡膜P2a，而形成第一层互连线Ml与第二层互连 线M2间的连接部分(柱塞)P2，如图37所示。图38和图40是接触 孔C2附近的放大图，它是图37中三个接触孔C2中右侧的一个.图39 是图38和图40所示衬底的局部平面图。图38相应于图39的A-A剖 面，而图40相应于图39的B-B剖面。如这些图中所示，连接部分(柱 塞)P2与实施方式l中所述的连接部分(柱塞)P2有类似的结构。
如图41所示，在层间绝缘膜TH22和柱塞P2上，用CVD法相继淀
积氮化硅膜TH2c和氧化硅膜TH2d作为绝缘膜，以制作互连线-沟槽-形成绝缘膜H22。在这些膜中，氮化硅膜TH2c在制作互连线沟槽HM2 时用作止蚀层，这将在以后描述。
在互连线-沟槽-形成绝缘膜H22上施加抗蚀剂膜(未示出)，它在 待制作第二层互连线的区域有开孔。以此抗蚀剂膜作掩模，腐蚀互连 线-沟槽-形成绝缘膜H22 (氧化硅膜TH2d和氮化硅膜TH2c )而形成互 连沟槽HM2。
在层间绝缘膜TH2上，包括互连沟槽HM2内侧，淀积难熔金属， 例如Ti (钛)而形成阻挡膜M2a。
用溅射或CVD法在阻挡膜M2a上淀积铜膜M2b作为电镀的籽膜后， 在其上电镀铜膜M2c作为导电膜。
对铜膜M2b和M2c热处理，接着用CMP法除去互连线沟槽以外的 铜膜M2b和M2c以及阻挡膜M2a，以制作第二层互连线M2。
重复制作层间绝缘膜(TH23-TH25)、连接部分(P3-P5 )、互连线-沟槽-形成绝缘膜(H23-H25)和互连线(M3-M5)，制成五层互连线， 如图42所示。其制作方法与制作层间绝缘膜TH2、连接部分(柱塞)P2、 互连线-沟槽-形成绝缘膜H22以及第二层互连线M2所用者相似。
在第五层互连线M5上如实施方式1那样制作氮化硅膜作为防铜扩 散膜后，淀积氧化硅膜和氮化硅膜的叠层膜PV作为保护膜。至此，在 接触孔C3、 C4和C5底部的阻挡膜P3a、 P4a和P5a，每个都如实施方 式1那样，在整个接触孔底部其膜厚被做成从底部中间向侧壁增大。
按照本实施方式，在接触孔C2底部阻挡膜P2a的厚度被做成从底 部中间向其侧壁增大，如实施方式l所述那样。因此从笫二层互连线M2 至笫一层互连线Ml，电流的最短几何路径不经过阻挡膜薄的部分(电 阻变为最低的部分)，从而可防止电子聚集在这部分。因此，可改善电 迁徙性质。
取膜厚C大于膜厚B，即使在制作接触孔C2时的过腐蚀不大于膜 厚A，也可防止电子的聚集。 (实施方式3)
按照本发明这种实施方式的半导体集成电路器件，下面将按其制
作过程来描述。图43-51是说明按照本发明实施方式3的半导体集成 电路器件制作过程的村底局部剖面图或局部平面图。由于直至制作第 一层互连线Ml的步骤与参照图1和2所述的实施方式1所用者相似， 其描述被省去.
如图43所示，在笫一层互连线Ml和互连线-沟槽-形成绝缘膜HI 上用CVD法相继淀积氮化硅膜TH2a、氧化硅膜TH2b、氮化硅膜TH2c 和氧化硅膜TH2d作为绝缘膜，从而制成层间绝缘膜TH2。在这些膜中， 氮化硅膜TH2a具有防止构成第一层互连线Ml的铜扩散的作用。在制 作接触孔C2时它也被用作止蚀层，这将在以后描述。氮化硅膜TH2c 在制作互连沟槽HM2时被用作止蚀层，这也将在以后描述。
在层间绝缘膜TH2上施加抗蚀剂膜(未示出)，在待制作第二层互 连线的区域，抗蚀剂膜有开孔。以此抗蚀剂膜作掩模，由层间绝缘膜TH2 腐蚀氧化硅膜TH2d和氮化硅膜TH2c，以形成互连沟槽HM2。
在层间绝缘膜TH2上，包括互连沟槽HM2内侧，淀积笫一抗蚀剂 膜(未示出)。用回蚀使互连沟槽HM2嵌以第一抗蚀剂膜。然后在第一 抗蚀剂膜上施加第二抗蚀剂膜(未示出)，它在笫一层互连线Ml与笫 二层互连线M2相连接的区域有开孔。以此第二抗蚀剂膜作掩模，腐蚀 第一抗蚀剂膜、氧化硅膜TH2b和氮化硅膜TH2a，从而制成接触孔(C2 ), 如实施方式l所述，在制作接触孔C2后，可制作互连沟槽HM2。
如果在制作接触孔C2时进行过腐蚀，接触孔C2底部达到深于第 一层互连线M1表面的位置，如图43所示。
如图44所示，在层间绝缘膜TH2上，包括接触孔C2和互连沟槽HM2 内侧，淀积难熔金属如Ti (钛)，用以制作阻挡膜PM2a。
阻挡膜PM2a被做成下述结构。
图45和47每个都是图44所示的接触孔C2附近的放大图。图46 是图45和47所示衬底的局部平面图。图45表示图46的A-A剖面， 而图47表示图46的B-B剖面。如图45和47所示，阻挡膜PM2a是沿 互连沟槽HM2或接触孔C2的底部和侧壁制作的。
在接触孔C2中，在其整个底部，阻挡膜PM2a的厚度被做成从其 底部中间向侧壁增大。如图48所示，它是图47中接触孔C2底部的局 部放大图，假定在接触孔C2底部中间的阻挡膜厚度为B，在接触孔C2 底部边缘沿侧壁方向的厚度A被做成大于膜厚B (A^B)。侧壁上的阻 挡膜厚度从邻近笫一层互连线Ml表面F以上的部分向接触孔C2底部 增大。邻近笫一层互连线Ml表面F的阻挡膜PM2a厚度E为侧壁上的 膜厚，且大于膜厚B (E^B)。
如实施方式1所示，膜厚B或接触孔C2侧壁的膜厚D必须被调节 为至少能保持阻挡性质的最小厚度。
如图49所示，在阻挡膜PM2a上用溅射或CVD法制作铜膜PM2b作 为电镀的籽膜后，在铜膜PM2b上电镀铜膜PM2c作为导电膜。
对铜膜PM2b和PM2c热处理后，用CMP法除去互连沟槽HM2和接 触孔C2以外的铜膜PM2b、 PM2c和阻挡膜PM2a，以形成第二层互连线 M2和第一层互连线与第二层互连线间的连接部分(柱塞)P2。图50和 51是图49中接触孔C2附近的放大图。图50和51分别相应于图46的 A-A剖面和B-B剖面。
下面将描述第二层互连线M2、连接部分(柱塞)和笫一层互连线 Ml结构的基本点。
第二层互连线M2和连接部分(柱塞)P2，每个都是由铜膜PM2b、 PM2c和阻挡膜PM2a制成的。如图50所示，第二层互连线M2从连接部 分(柱塞)P2向左延伸，而笫一层互连线Ml从连接部分(柱塞)P2 向右延伸。
如上所述，在接触孔C2底部，阻挡膜PM2a的厚度从底部中间向 侧壁增大。换言之，阻挡膜PM2a从接触孔C2侧壁向底部中间有一下 倾。在接触孔C2底部中间的阻挡膜PM2a厚度B小于接触孔C2底部边 缘部分沿侧壁方向的厚度A (A^B)。膜厚A，例如，可从接触孔C2底 角至阻挡膜表面的最短距离L的端点向接触孔C2底部做垂线来确定。
阻挡膜的实际表面，如图15所示，在接触孔底角处为曲面。当接 触孔底角为弧形时，如图16所示，上述的最短距离L可用接触孔C2
侧壁的延长线与底面延长线的交点作起点来确定。
连接部分(柱塞)P2的底部因过腐蚀量OE而深于笫一层互连线Ml 的表面F，且在邻近此第一层互连线Ml表面F部分的膜厚E大于膜厚 B (参见图48)。
按照本实施方式，膜厚E大于膜厚B,使当电流由第二层互连线M2 流向第一层互连线M1时，最短几何路径Rul (参见图52)不穿过阻挡 膜电阻最小的薄的部分。
按照本实施方式，电流由第二层互连线M2至第一层互连线Ml的 最短几何路径与阻挡膜PM2a电阻变得最低的薄的部分不一致，使电流 通路得以分散.因此，即使在制作接触孔C2时发生过腐蚀，也不易产 生电子(e)的聚集，使能改善电迁徙性质.
如实施方式1所述，当接触孔内阻挡膜的厚度有变化时(参见图 19)，而且，在制作接触孔C2时发生了过腐蚀，电流的最短几何路径 (路径Rul)通过侧壁的阻挡膜PM2a',如图52所示.
当邻近第一层互连线Ml表面的阻挡膜厚度小于接触孔底部时，电 流的最短几何路径与阻挡膜PM2a电阻变得最低的薄的部分一致，从而 引起电子(e)的聚集，使电迁徙性质恶化。
另一方面，在本实施方式中，邻近第一层互连线Ml表面F的阻挡 膜厚度E被取为大于厚度B，因而可以获得上述效果，
按照制作第二层互连线M2和连接部分(柱塞)P2所用的类似方法， 则可制作第三至第五层互连线M3-M5和连接部分(柱塞)PI-P5.但其 图示和详细描述则被省去了.
在本实施方式中，第二层互连线M2和连接部分(柱塞)P2是用双 镶嵌法制作的。另一方面，笫二层互连线M2和连接部分(柱塞)P2也 可用实施方式2中所述的单镶嵌法由分开的步骤来制作。对于这种情 形，将连接部分(柱塞)的阻挡膜PM2a厚度E取为大于膜厚B，同样 可以获得上述效果。
由本发明者做出的此项发明已根据各实施方式作了具体描迷。但 本发明不限于这些实施方式，还可在不背离发明要点的范围内作某种
程度的修改。
例如，给出的MISFET Qn和Qp是作为半导体元件的例子。不仅是 MISFET，也可制作另一种元件，如双极晶体管。
下面将简短地描述在本专利申请所公开的发明中，典型的发明所 获得的效果。
(1) 在半导体衬底上的绝缘膜中开孔的底部和侧壁上制作导电膜， 其厚度从开孔的中间向侧壁增大，这就使得开孔中电流的最短几何路 径与导电膜电阻变为最小的薄的部分不一致，而使电流通路分散。
用这样一种结构，不易发生电子的聚集，因而可改善电迁徙性质。 而且，具有这种导电膜的半导体集成电路器件的特性也可改善. 因此，产量可以提高，其寿命(电迁徙寿命)可以延长。
(2) 当开孔底部较深而位于互连线延伸表面以下时，在底部和侧壁 制作导电膜，使得邻近互连线表面的导电膜厚度E大于厚度B。因此孔 中电流的最短几何路径与导电膜电阻变为最小的薄的部分不一致，而 使电流通路分散。
用这样一种结构，不易发生电子的聚集，因而可改善电迁徙性质。 而且，具有这种导电膜的半导体集成电路器件的特性也可改善。 因此，产量可以提高，其寿命(电迁徙寿命)可以延长。
权利要求
1.一种制造半导体集成电路器件的方法，包括步骤(a)在半导体衬底上形成第一绝缘膜；(b)在所述第一绝缘膜中形成第一布线；(c)在所述第一布线上形成第二绝缘膜；(d)在所述第二绝缘膜上形成第三绝缘膜；(e)通过蚀刻所述第二和第三绝缘膜形成开孔，所述开孔延伸至所述第一布线；(f)蚀刻所述第一布线的表面；(g)在所述开孔的底部和侧壁上形成第一导电膜；及(h)在所述第一导电膜上形成第二导电膜，使得所述第二导电膜嵌入在所述开孔中，其中在所述开孔的底部中心处所述第一导电膜的厚度小于所述步骤(f)中的所述蚀刻量。
2. 根据权利要求1的制造半导体集成电路器件的方法， 其中所述开孔的侧壁的所述第一导电膜的厚度大于在所述开孔的底部中心处所述第一导电膜的所述厚度。
3. 根据权利要求1的制造半导体集成电路器件的方法， 其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所述开孔的底部的中心向所述开孔的侧壁的向上斜坡的膜厚度。
4. 根据权利要求1的制造半导体集成电路器件的方法，其中所述第 一导电膜在限定所述开孔的底部的整个区域具有从所 述开孔的侧壁向底部的中心下降的下降部分。
5.根据权利要求l的制造半导体集成电路器件的方法，其中所述第一导电膜由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛 (TiN)、鵠(W)、氮化钨(WN)、硅氮化钛(TiSiN)或硅氮化钨(WSiN)、 或其合金、或其叠层膜制成。
6.根据权利要求1的制造半导体集成电路器件的方法， 其中所述第二导电膜是铜(Cu)膜或铜合金膜。
7. 根据权利要求1的制造半导体集成电路器件的方法， 其中所述第一导电膜具有对所述第二导电膜的阻挡膜的功能。
8. 根据权利要求1的制造半导体集成电路器件的方法， 其中在所述步骤(g)中，所述第一导电膜由偏压溅射法形成。
9. 一种制造半导体集成电路器件的方法，包括步骤(a) 在半导体衬底上形成第一绝缘膜；(b) 在所述第一绝缘膜中形成第一布线；(c) 在所述第一布线上形成第二绝缘膜；(d) 在所述第二绝缘膜上形成第三绝缘膜；(e) 通过蚀刻所述第二和第三绝缘膜形成开孔，所述开孔延伸至 所述第一布线；(f) 蚀刻所述第一布线的表面；(g) 在所述开孔的底部和侧壁上形成第一导电膜；及(h) 在所述第一导电膜上形成第二导电膜，使得所述第二导电 膜嵌入在所述开孔中，其中在所述开孔的底部中心处所述第一导电膜的厚度小于所述步 骤(f)中的所述蚀刻的表面量，及其中在所述第一布线的所述表面下形成的所述第二导电膜的宽度 小于在所述第一布线的所述表面上形成的所述第二导电膜的宽度。
10. 根据权利要求9的制造半导体集成电路器件的方法， 其中所述开孔的侧壁的所述第一导电膜的厚度大于在所述开孔的底部中心处所述第一导电膜的所述厚度。
11. 根据权利要求9的制造半导体集成电路器件的方法， 其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所述开孔的底部的中心向所述开孔的侧壁的向上斜坡的膜厚度。
12. 根据权利要求9的制造半导体集成电路器件的方法， 其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所述开孔的侧壁向底部的中心下降的下降部分。
13. 根据权利要求9的制造半导体集成电路器件的方法， 其中所述第一导电膜由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、鵠(W)、氮化鵠(WN)、珪氮化钬(TiSiN)或硅氮化鵠(WSiN )、 或其合金、或其叠层膜制成。
14. 根据权利要求9的制造半导体集成电路器件的方法， 其中所述第二导电膜是铜(Cu)膜或铜合金膜。
15. 根据权利要求9的制造半导体集成电路器件的方法， 其中所述第一导电膜具有对所述第二导电膜的阻挡膜的功能。
16. 根据权利要求9的制造半导体集成电路器件的方法， 其中在所述步骤(g)中，所述第一导电膜由偏压溅射法形成。
17. —种半导体集成电路器件，包括 在半导体衬底上形成的第一绝缘膜；在所述第一绝缘膜中形成的第一布线； 在所述第一布线上形成的第二绝缘膜； 在所述第二绝缘膜上形成的第三绝缘膜；开孔，形成在所述第二和第三绝缘膜中，使得所述开孔连接至所 述第一布线；在所述开孔的底部和侧壁上形成的第一导电膜；及 第二导电膜，在所述第一导电膜上形成，使得所述第二导电膜嵌 入在所述开孔中，其中所述第一布线的表面深陷于所述开孔中，及 其中在所述开孔的底部中心处所述第一导电膜的厚度小于所述深陷量。
18. 根据权利要求17的半导体集成电路器件， 其中所述开孔的侧壁的所述第一导电膜的厚度大于在所述开孔的底部中心处所述第一导电膜的所述厚度。
19. 根据权利要求17的半导体集成电路器件，其中所述第 一导电膜在限定所述开孔的底部的整个区域具有从所 述开孔的底部的中心向所述开孔的侧壁的向上斜坡的膜厚度。
20.根据权利要求17的半导体集成电路器件，其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所 述开孔的侧壁向底部的中心下降的下降部分。
21.根据权利要求17的半导体集成电路器件，其中所述第一导电膜由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛 (TiN)、钨(W)、氮化鴒(WN)、硅氮化钛(TiSiN)或硅氮化钨(WSiN )、 或其合金、或其叠层膜制成。
22. 根据权利要求17的半导体集成电路器件， 其中所述第二导电膜是铜(Cu)膜或铜合金膜。
23. 根据权利要求17的半导体集成电路器件， 其中所述第一导电膜具有对所述第二导电膜的阻挡膜的功能。
24. —种半导体集成电路器件，包括 在半导体衬底上形成的第一绝缘膜； 在所述第一绝缘膜中形成的第一布线； 在所述第一布线上形成的第二绝缘膜； 在所述第二绝缘膜上形成的第三绝缘膜；开孔，形成在所述第二和第三绝缘膜中，使得所述开孔连接至所 述第一布线；在所述开孔的底部和侧壁上形成的第一导电膜；及第二导电膜，形成在所述第一导电膜上，使得所述第二导电膜嵌 入在所述开孔中，其中所述第一布线的表面深陷于所述开孔中，其中在所述开孔的底部中心处所述第一导电膜的厚度小于所述深 陷量，及其中在所述第一布线的所述表面下形成的所述第二导电膜的宽度 小于在所述第一布线的所述表面上形成的所述第二导电膜的宽度。
25. 根据权利要求24的半导体集成电路器件， 其中所述开孔的侧壁的所述第一导电膜的厚度大于在所述开孔的底部中心处所述第一导电膜的所述厚度。
26. 根据权利要求24的半导体集成电路器件， 其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所述开孔的底部的中心向所述开孔的侧壁的向上斜坡的膜厚度。
27. 根据权利要求24的半导体集成电路器件， 其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所述开孔的侧壁向底部的中心下降的下降部分。
28.根据权利要求24的半导体集成电路器件， 其中所述第一导电膜由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛 (TiN)、鴒(W)、氮化钨(WN)、硅氮化钛(TiSiN)或硅氮化钨(WSiN)、 或其合金、或其叠层膜制成。
29. 根据权利要求24的半导体集成电路器件， 其中所述第二导电膜是铜(Cu)膜或铜合金膜。
30. 根据权利要求24的半导体集成电路器件，其中所述第 一导电膜具有对所述第二导电膜的阻挡膜的功能。
31. —种制造半导体集成电路器件的方法，包括步骤(a) 在半导体衬底上形成第一绝缘膜；(b) 在所述第一绝缘膜中形成第一布线；(c) 在所述第一布线上形成第二绝缘膜；(d) 在所述第二绝缘膜上形成第三绝缘膜；(e) 在所述第三绝缘膜上形成第四绝缘膜；(f) 通过蚀刻所述第三和第四绝缘膜形成开孔；(g) 通过蚀刻所述第四绝缘膜形成沟槽；(h) 蚀刻所述第二绝缘膜，使得所述开孔连接至所述第一布线；(i) 蚀刻所述第一布线的表面；(j)在所述沟槽的底部、所述沟槽的侧壁、所述开孔的底部和所 述开孔的侧壁上形成第一导电膜；及(k)在所述第一导电膜上形成第二导电膜，使得所述第二导电 膜嵌入在所述开孔和沟槽中，其中在所述开孔的底部中心处所述第一导电膜的厚度大于所述步骤(i)中的所述蚀刻量。
32. 根据权利要求31的制造半导体集成电路器件的方法， 其中所述步骤(g)是在所述步骤(f)后执行的。
33. 根据权利要求31的制造半导体集成电路器件的方法， 其中所述开孔的侧壁的所述第一导电膜的厚度大于在所述开孔的底部中心处所述第一导电膜的所述厚度。
34. 根据权利要求31的制造半导体集成电路器件的方法， 其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所述开孔的底部的中心向所述开孔的侧壁的向上斜坡的膜厚度。
35. 根据权利要求31的制造半导体集成电路器件的方法， 其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所述开孔的侧壁向底部的中心下降的下降部分。
36.根据权利要求31的制造半导体集成电路器件的方法， 其中所述第一导电膜由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛 (TiN)、鴒(W)、氮化鵠(WN)、硅氮化钛(TiSiN)或硅氮化钨(WSiN)、 或其合金、或其叠层膜制成。
37. 根据权利要求31的制造半导体集成电路器件的方法， 其中所述第二导电膜是铜(Cu)膜或铜合金膜。
38. 根据权利要求31的制造半导体集成电路器件的方法， 其中所述第一导电膜具有对所述第二导电膜的阻挡膜的功能。
39. 根据权利要求31的制造半导体集成电路器件的方法， 其中在所述步骤(j)中，所述第一导电膜由偏压溅射法形成。
40. —种制造半导体集成电路器件的方法，包括步骤(a) 在半导体衬底上形成第一绝缘膜；(b) 在所述第一绝缘膜中形成第一布线；(c) 在所述第一布线上形成第二绝缘膜；(d) 在所述第二绝缘膜上形成第三绝缘膜；(e) 在所述第三绝缘膜上形成第四绝缘膜；(f) 通过蚀刻所述第三和第四绝缘膜形成开孔； (g) 通过蚀刻所述第四绝缘膜形成沟槽；(h) 蚀刻所述第二绝缘膜，使得所述开孔连接至所述第一布线；(i) 蚀刻所述第一布线的表面；(j)在所述沟槽的底部、所述沟槽的侧壁、所述开孔的底部和所 述开孔的侧壁上形成第一导电膜；及(k)在所述第一导电膜上形成第二导电膜，使得所述第二导电 膜嵌入在所述开孔和沟槽中，其中在所述开孔的底部中心处所述第一导电膜的厚度大于所述步 骤(i)中的所述蚀刻量，其中在所述第一布线的所述表面下形成的所述第二导电膜的宽度 小于在所述第一布线的所述表面上形成的所述第二导电膜的宽度。
41. 根据权利要求40的制造半导体集成电路器件的方法， 其中所述步骤(g)是在所述步骤(f)后执行的。
42. 根据权利要求40的制造半导体集成电路器件的方法， 其中所述开孔的侧壁的所述第一导电膜的厚度大于在所述开孔的底部中心处所述第一导电膜的所述厚度。
43. 根据权利要求40的制造半导体集成电路器件的方法， 其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所述开孔的底部的中心向所述开孔的侧壁的向上斜坡的膜厚度。
44. 根据权利要求40的制造半导体集成电路器件的方法， 其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所述开孔的侧壁向底部的中心下降的下降部分。
45.根据权利要求40的制造半导体集成电路器件的方法， 其中所述第一导电膜由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛 (TiN)、鵠(W)、氮化鵠(WN)、硅氮化钛(TiSiN)或硅氮化钨(WSiN)、 或其合金、或其叠层膜制成。
46. 根据权利要求40的制造半导体集成电路器件的方法， 其中所述第二导电膜是铜(Cu)膜或铜合金膜。
47. 根据权利要求40的制造半导体集成电路器件的方法， 其中所述第一导电膜具有对所述第二导电膜的阻挡膜的功能。
48. 根据权利要求40的制造半导体集成电路器件的方法， 其中在所述步骤(j)中，所述第一导电膜由偏压溅射法形成。
49. 一种半导体集成电路器件，包括 在半导体衬底上形成的第一绝缘膜；在所述第一绝缘膜中形成的第一布线； 在所述第一布线上形成的第二绝缘膜； 在所述第二绝缘膜上形成的第三绝缘膜； 在所述第三绝缘膜上形成的第四绝缘膜；开孔，形成在所述第二和第三绝缘膜中，使得所述开孔连接至所 述第一布线；形成在所述第四绝缘膜中的沟槽；在所述沟槽的底部、所述沟槽的侧壁、所述开孔的底部和所述开 孔的侧壁上形成的第一导电膜；及第二导电膜，形成在所述第一导电膜上，使得所述第二导电膜嵌 入在所述开孔和沟槽中，其中所述第一布线的表面深陷于所述开孔中，及其中在所述开孔的底部中心处所述第一导电膜的厚度小于所述深 陷量。
50. 根据权利要求49的半导体集成电路器件， 其中所述开孔的侧壁的所述第一导电膜的厚度大于在所述开孔的底部中心处所述第一导电膜的所述厚度。
51. 根据权利要求49的半导体集成电路器件， 其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所述开孔的底部的中心向所述开孔的侧壁的向上斜坡的膜厚度。
52. 根据权利要求49的半导体集成电路器件， 其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所述开孔的侧壁向底部的中心下降的下降部分。
53. 根据权利要求49的半导体集成电路器件，9其中所述第一导电膜由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛 (TiN)、鴒(W)、氮化鵠(WN)、硅氮化钛(TiSiN)或硅氮化鵠(WSiN )、 或其合金、或其叠层膜制成。
54. 根据权利要求49的半导体集成电路器件， 其中所述第二导电膜是铜(Cu)膜或铜合金膜。
55. 根据权利要求49的半导体集成电路器件， 其中所述第一导电膜具有对所述第二导电膜的阻挡膜的功能。
56. —种半导体集成电路器件，包括 在半导体衬底上形成的第一绝缘膜；在所述第一绝缘膜中形成的第一布线； 在所述第一布线上形成的第二绝缘膜； 在所述第二绝缘膜上形成的第三绝缘膜； 在所述第三绝缘膜上形成的第四绝缘膜；开孔，形成在所述第二和第三绝缘膜中，使得所述开孔连接至所 述第一布线；形成在所述第四绝缘膜中的沟槽；在所述沟槽的底部、所述沟槽的侧壁、所述开孔的底部和所述开 孔的侧壁上形成的第一导电膜；及第二导电膜，形成在所述第一导电膜上，使得所述第二导电膜嵌 入在所述开孔和沟槽中，其中所述第一布线的表面深陷于所述开孔中，其中在所述开孔的底部中心处所述第一导电膜的厚度小于所述深 陷量，以及其中在所述第一布线的所述表面下形成的所述第二导电膜 的宽度小于在所述第一布线的所述表面上形成的所述第二导电膜的宽 度。
57. 根据权利要求56的半导体集成电路器件， 其中所述开孔的侧壁的所述第一导电膜的厚度大于在所述开孔的底部中心处所述第一导电膜的所述厚度。
58. 根据权利要求56的半导体集成电路器件， 其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所 述开孔的底部的中心向所述开孔的侧壁的向上斜坡的膜厚度。
59.根据权利要求56的半导体集成电路器件，其中所述第一导电膜在限定所述开孔的底部的整个区域具有从所 述开孔的侧壁向底部的中心下降的下降部分。
60.根据权利要求56的半导体集成电路器件，其中所述第一导电膜由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛 (TiN)、钨(W)、氮化钨(WN)、硅氮化钛(TiSiN)或硅氮化钨(WSiN)、 或其合金、或其叠层膜制成。
61. 根据权利要求56的半导体集成电路器件， 其中所述第二导电膜是铜(Cu)膜或铜合金膜。
62. 根据权利要求56的半导体集成电路器件， 其中所述第一导电膜具有对所述第二导电膜的阻挡膜的功能。
全文摘要
提供一种半导体集成电路器件的制作方法和用这种方法制作的半导体集成电路器件，半导体集成电路器件的制作方法包括在半导体衬底上的第一层互连线上制作层间绝缘膜，在膜中制作互连线沟槽和开接触孔；在沟槽和开孔内制作阻挡膜，使得在接触孔的整个底部，其膜厚从孔底部中间向侧壁增大；在阻挡膜上制作铜膜，形成第二层互连线，并用CMP法抛光形成连接部分(柱塞)。按照本发明，电流从第二层互连线经连接部分(柱塞)流向第一层互连线的最短几何路径，与阻挡膜电阻最低的薄的部分不一致，而可使电流通路分散，不易发生电子的聚集。
文档编号H01L21/285GK101097888SQ20071013689
公开日2008年1月2日 申请日期2002年9月29日 优先权日2001年10月4日
发明者宫内正敬, 斎藤敏男, 石川憲辅, 芦原洋司, 齋藤逹之 申请人:株式会社日立制作所