专利名称：制造含有凹陷栅极的半导体器件的方法
技术领域：
本发明涉及关于一种制造半导体器件的方法，更具体而言，涉 及一种制造包含凹陷栅极的半导体器件的方法。
背景技术：
由于半导体器件变得高度集成，单元晶体管沟道长度下降并衬 底的离子注入掺杂浓度增加，导致由增大的电场引发的结区泄漏的 增加。因此，难以确保具有一般的平面晶体管结构的器件的刷新特 性。
已提出了克服这一困难的凹陷栅极的工艺。该凹陷栅极工艺包 括蚀刻衬底的有源区的特定部分，以在凹陷上形成栅极。因此，增 加单元晶体管沟道长度并减少离子注入掺杂浓度，从而改善刷新特
性。此外，已提出球型凹陷栅极工艺以通过在球型结构中形成凹陷 而进一步增加沟道长度。因此，还可进一步器件的刷新特性改善。 图1A 1E说明制造包括凹陷栅极的半导体器件的典型方法的 横截面图。
参考图1A,在衬底11中形成场氧化物层12。场氧化物层12 限定有源区和场区。在村底11上形成基于氧化物的硬掩模13。当 蚀刻后续凹陷时，基于氧化物的硬掩模13用作阻挡层。由于基于 氧化物的硬掩模13减少对衬底11的损伤，因此使用基于氧化物的 硬掩模13作为硬掩模。基于氧化物的硬掩模13形成为具有小厚度， 以使在基于氧化物的硬掩模13的后续去除过程中，场氧化物层12 的损失最小化。在基于氧化物的硬掩模13上形成限定凹陷区的光 刻胶图案14。
参考图1B，使用光刻胶图案作为掩模蚀刻基于氧化物的硬掩模 13。附图标记13A指基于氧化物的硬掩模图案13A。
参考图1C，去除光刻胶图案14。接着利用基于氧化物的》更掩 模图案13A作为阻挡层来蚀刻衬底11以形成凹陷15。各凹陷15 可各自包括具有垂直剖面的上部和具有圆形剖面的底部的球型凹 陷。具有垂直剖面的上部可称为颈图案15A，真有圆形剖面的底部 可称为球图案15B。用作阻挡层的基于氧化物的硬掩樣闺案13A通 常在形成凹陷15的蚀刻过程中受到损伤。此时，包含基本和基于 氧化物的硬掩模图案13A相同材料的场氧化物层12也受损。附图 标记12A指残留场氧化物层12A。
参考图1D，利用湿清洗过程去除基于氧化物的硬掩模图案 13A。此时，包含基本和基于氧化物的硬掩模图案13A相同的材料 的残留场氧化物层12A也受损。附图标记12B指残留场氧化物层 12B。
也就是，由于基于氧化物的硬掩模图案13A和场氧化物层12 基本含有相同的材料，因此场氧化物层12在形成图1C中所示的凹 陷15的过程中和在图1D中所示的基于氧化物的硬掩模图案13A 的移除过程中经受二次过度损伤。场氧化物层12的过度损伤会导 致劣化的器件特性。劣化的器件特性的实例包括在残留场氧化物 层12B上通过栅极(passing gate)坍塌的倾斜事件，在有源区上 栅极和通过栅极之间字线覆盖值的降低，以及由于通过后续栅极形 成过程而在残留场氧化物层12B的受损部分中填充的多晶硅，因此 在有源区上栅极刷新特性降低。
参考图1E，在所得结构上形成栅极绝缘层(未图示)。在栅极 绝缘层上形成用于形成栅极图案的多晶硅层16。此时，由于凹陷 15和残留场氧化物层12B的受损部分，在多晶硅层16的上表面上 产生高度差异。所述高度差异可能导致在用于形成后续栅极图案的 后续金属层中在多晶硅层16上形成缝。因此，产生如同自对准接 触(SAC)限制的劣化器件特性。
虽然没有示出，但后续过程包括在具有高度差异的多晶硅层16 上形成金属层和栅极硬掩模，并选择性蚀刻栅极硬掩模、金属层以 及多晶硅层16以形成栅极图案。
根据制造半导体器件的典型方法，当使用基于氧化物的硬掩模 图案13A作为掩模以形成凹陷15时可防止损伤衬底11。然而，由 于基于氧化物的硬掩模图案13A基本包含和场氧化物层12相同的 材料，因此在形成凹陷15的过程中和基于氧化物的硬掩模图案13A 的移除过程中场氧化物层12被过度损伤。因此，器件特性劣化。 该器件特性也由于形成栅极的多晶硅层16的上表面的高度差异而 劣化，其中所述高度差异由凹陷15和受损的残留场氧化物层12B 产生。
发明内容
本发明的实施方案提供制造包含凹陷栅极的半导体器件的方 法，其可通过减少场氧化物层的过度损伤以及降低在凹陷栅极形成 过程中用于形成栅极的导电层上部上的高度差异来改善器件特性。
依据本发明的一个方面，提供一种制造半导体器件的方法，包 括在具有场氧化物层的村底上形成硬掩模图案；通过利用所述硬 掩模图案蚀刻所述衬底以形成凹陷；在所述凹陷和硬掩模图案上形 成第一导电层；平坦化第一导电层；以及在所述平坦化的第一导电 层上形成第二导电层。
依据本发明的另一方面，提供一种制造半导体器件的方法，包 括在具有场氧化物层的衬底上形成硬掩模图案；通过利用所述硬 掩模图案蚀刻所述衬底以形成凹陷；在所述凹陷和硬掩模图案上形 成第一导电层；通过平坦化所述第一导电层，去除由凹陷和场氧化 物层的受损部分产生的高度差效应；以及在所述平坦化的第一导电 层上形成第二导电层。
图1A 1E说明制造包含凹陷栅极的半导体器件的典型方法的 横截面图2A~2F说明根据本发明的一个实施方案制造包含凹陷栅极 的半导体器件的方法的横截面图3A和3B说明典型半导体器件和根据本发明的一个实施方案 的半导体器件的横截面图。
具体实施方案
本发明的实施方案涉及制造包含凹陷栅极的半导体器件的方法。
图2A~2F说明根据本发明的一个实施方案制造包含凹陷栅极 的半导体器件的方法的横截面图。
参考图2A，在衬底21中形成场氧化物层22。场氧化物层22 限定有源区和场区。在衬底21上形成基于氧化物的硬掩模23。当 蚀刻后续凹陷时，基于氧化物的硬掩模23用阻挡层。由于基于氧 化物的硬掩模23降低对衬底21的损伤，因此使用基于氧化物的硬 掩模23作为硬掩模。根据本发明的此实施方案，基于氧化物的硬 掩模23不采用湿清洗过程去除(参照图2E)。因此，基于氧化物的 硬掩模23的厚度没有必要如同在典型方法中那样最小化。例如， 基于氧化物的硬掩模23的厚度可约为600A。在基于氧化物的硬掩 模23上形成限定凹陷区的光刻胶图案24。
参考图2B，使用光刻胶图案24作为掩模蚀刻基于氧化物的硬 掩模23。附图标记23A表示基于氧化物的硬掩模图案23A。
参考图2C，移除光刻胶图案24。接着使用基于氧化物的硬掩模 图案23A作为阻挡层蚀刻衬底21以形成凹陷25。在本发明的此实 施方案中，凹陷25形成为示例性的球型凹陷。各凹陷25的结构为 具有垂直剖面的上部和具有圓形剖面的底部。具有垂直剖面的上部 可称为颈图案25A，具有圆形剖面的底部可称为球图案25B。
更具体而言，使用基于氧化物的硬掩模图案23A作为阻挡层蚀 刻村底21以形成颈图案25A。在颈图案25A的侧壁上形成隔离物 绝缘层(未图示)。在颈图案25A下的部分衬底21上实施各向同性 蚀刻过程，以利用隔离物绝缘层作为阻挡层形成球图案25B。
一般通过使用蚀刻气体实施干蚀刻过程来形成球型凹陷25。用
作阻挡层的基于氧化物的硬掩模图案23A在干蚀刻过程中受损。此 时，由于场氧化物层22和基于氧化物的硬掩模图案23A基本包含 相同的材料，因此场氧化物层22也在基于氧化物的硬掩模图案23A 受损时受到损伤。例如，可能损失约400A~约500A的场氧4匕物层 22。附图标记22A表示残留场氧化物层22A。
参考图2D，在所得结构上形成栅极绝缘层(未图示)。此时， 没有移除基于氧化物的硬掩模图案23A。在所述栅极绝缘层上形成 第一导电层26。第一导电层26包含多晶硅，因此，笫一导电层26 此后被称为第一多晶珪层26。使第一多晶硅层26形成为可充分地 填充凹陷25的特定厚度。例如，第一多晶硅层26的厚度可约为
ioooA。
参考图2E，以下列方式在第一多晶硅层26上实施平坦化过程 部分第 一多晶硅层26保留在凹陷25和残留场氧化物层22A的受损 部分上。附图标记26A表示残留第一多晶硅层26A。例如，在第一 多晶硅层26上实施的平坦化过程包含回蚀刻过程。实施该回蚀刻 过程直到暴露衬底21。此时，在第一多晶硅层26和基于氧4t物的 硬掩模图案23A之间为1:1的选择性的情况下实施所述回蚀刻过 程。因此，当蚀刻第一多晶硅层26时，基于氧化物的硬掩模图案 23A也会被蚀刻。可在高密度等离子体蚀刻设备中使用包含三氟甲 烷(CHF3)和六氟化硫(SF6)的气体来实施所述回蚀刻过程。可 在包含约3mtorr 约50mtorr的压力下以及约50W 约400W的 功率下实施所述回蚀刻过程。此时，包括三氟曱烷(CHF3)和六氟 化硫(SF6)的气体的流量可为约10sccm 到约100sccm， CHF3 和SF6的流量比可约为9: 1。可将流量约lsccm 约10sccm的氧 气(02)加至包括CHF3和SF6的气体中。高密度等离子体蚀刻设 备可为电感耦合等离子体(ICP)型蚀刻设备、去耦合等离子体源 (DPS)型蚀刻设备、电子回旋共振(ECR)型蚀刻设备或磁增强 反应离子蚀刻(MERIE)型蚀刻i殳备。
根据本发明的该实施方案，当形成凹陷25 (参考图2C)时，场 氧化物层22受损。然而，由于通过笫一多晶硅层26的回蚀刻过程 取代湿清洗过程(参考图2D和2E )而移除基于氧化物的硬掩模图 案23A，因此并不会进一步损伤残留场氧化物层22A。也就是，当
场氧化物层22受损的同时形成大部分凹陷25。因此，场氧化物层 22的受损被最小化。
参考图2F，在衬底21的暴露的有源区上形成栅极绝缘层(未 图示)。在所得结构上形成用于形成栅极图案的第二导电层27。第 二导电层27包含多晶硅。因此，第二导电层27此后被称为第二多 晶硅层27。由于在所述平坦化的残留第一多晶硅层26A上形成第二 多晶硅层27，因此不会在第二多晶硅层27的上部产生高度差。也 就是，可去除由凹陷25和残留场氧化物层22A的受损部分所产生 的高度差效应。
虽然没有示出，但后续过程包括在第二多晶硅层27上形成金 属层或金属硅化物层和栅极硬掩模，以及选择性地蚀刻栅极石更掩 模、金属层或金属硅化物层、残留第一多晶硅层26A和第二多晶硅 层27，以形成栅极图案。
图3A和3B说明典型半导体器件和根据本发明的实施方案的半 导体器件的横截面图。
参考图3A，典型半导体器件表现出二个主要局限。也就是，场 氧化物层32表现出过度的损伤310，以及在形成栅极图案时在多晶 硅层33的上表面上产生高度差320。附图标记31表示衬底31。
相反，参考图3B，当和图3A中所示的典型半导体器件相比较 时，根据本发明的实施方案的半导体器件中场氧化物层35较少受 到损伤。同样，用于形成栅极图案的多晶硅层36的上表面被平坦 化，并因此不会产生高度差，所以可克服典型半导体器件的局限。 附图标记34表示衬底34。
根据本发明的实施方案，通过形成之后平坦化导电层和形成另 一个导电层而减少场氧化物层的过度损伤和形成栅极的导电层上 部的高度差。因此，可改善器件特性。
尽管参照具体实施方案描述了本发明，但是本领域技术人员应 该理解，在不背离所附权利要求中所公开的本发明的范围和精神的 情况下，可进行各种变化和修改。
权利要求
1.一种制造半导体器件的方法，所述方法包括在具有场氧化物层的衬底上形成硬掩模图案；利用所述硬掩模图案来蚀刻所述衬底以形成凹陷；在所述凹陷和所述硬掩模图案上形成第一导电层；平坦化所述第一导电层；和在所述平坦化的第一导电层上形成第二导电层。
2. 根据权利要求l所述的方法，其中所述硬掩模图案包括基于氧化物 的层。
3. 根据权利要求l所述的方法，其中所述第一和第二导电层包括多晶娃层o
4. 根据权利要求l所述的方法，其中平坦化所述第一导电层包括实施 回蚀刻过程。
5. 根据权利要求4所述的方法，其中实施所述回蚀刻过程直到暴露所 述衬底。
6. 根据权利要求4所述的方法，其中所述硬掩模图案包括基于氧化物 的层并且所述第一导电层包括多晶硅层，以及其中实施所述回蚀刻过 程包括利用在所述多晶硅层和所述基于氧化物的层之间的约1:1的蚀 刻选择性。
7. 根据权利要求6所述的方法，其中实施回蚀刻过程包括使用含有三 氟甲烷(CHF3)和六氟化硫(SF6)的气体。
8. 根据权利要求7所述的方法，其中所述气体的流量为约10sccm ~约 100sccm，并且CHF3与SF6的流量之比为约9:1。
9. 根据权利要求8所述的方法，其中将流量为约lsccm 约10sccm 的氧(02)加入所述气体。
10. 根据权利要求7所述的方法，其中实施所述回蚀刻过程包括利用 约3mtorr ~约50mtorr的压力和约50W ~约400W的功率。
11. 根据权利要求4所述的方法，其中在高密度等离子体蚀刻设备中 实施所述回蚀刻过程。
12. 根据权利要求1所述的方法，还包括使用蚀刻气体执行干蚀刻过 程。
13. 根据权利要求12所述的方法，其中所述凹陷包括连接垂直颈部的 圆形底部。
14. 根据权利要求3所述的方法，其中所述第一导电层的厚度为ioooA。
15. —种制造半导体器件的方法，所述方法包括在具有场氧化物层的衬底上形成硬掩模图案；利用所述硬^^模图案蚀刻所述衬底以形成凹陷；在所述凹陷和石更掩模图案上形成第 一导电层；通过平坦化所述第一导电层，去除由所述凹陷和所述场氧化物层 的受损部分所产生的高度差效应；和在所述平坦化的第一导电层上形成第二导电层。
16. 根据权利要求15所述的方法，其中所述第一与第二导电层包括多晶娃层o
17. 根据权利要求15所述的方法，其中平坦化所述第一导电层包括实 施回蚀刻过禾呈。
18. 根据权利要求16所述的方法，其中所述第一导电层的厚度为ioooAo
19. 根据权利要求17所述的方法，其中在高密度等离子体蚀刻设备中 实施所述回蚀刻过程。20.根据权利要求17所述的方法，其中所述硬掩模图案包括基于氧化 物的层，并且所述第一导电层包含多晶硅层，以及其中实施所述回蚀 刻过程包括利用在所述多晶硅层和所述基于氧化物的层之间的约1:1 的蚀刻选择性。
全文摘要
一种制造半导体器件的方法，包括在具有场氧化物层的衬底上形成硬掩模图案；利用所述硬掩模图案蚀刻所述衬底以形成凹陷；在所述凹陷和硬掩模图案上形成第一导电层；平坦化第一导电层；以及在所述平坦化的第一导电层上形成第二导电层。
文档编号H01L21/28GK101183644SQ200710149528
公开日2008年5月21日 申请日期2007年9月4日 优先权日2006年11月15日
发明者赵瑢泰, 金锡基 申请人:海力士半导体有限公司