集成半导体器件及其形成方法

专利名称：集成半导体器件及其形成方法
技术领域：
本发明总体涉及一种集成半导体器件，该集成半导体器件包含具
有由SiGe或SiGeC层的第一部分形成的基极区的异质结双极晶体管 (HBT)器件、以及具有由SiGe或SiGeC层的第二部分形成的互连的 另一个半导体器件。而且，本发明涉及一种包括沟槽偏置PNPN可控 硅整流器(SCR)的可逆可编程器件或存储器件。
背景技术：
移动通信的持续增长促进了射频(RF)通信的发展。尤其是，这个 不断扩大的市场要求功率消耗更低并且性能提高。
已经发现许多应用的一种可能的技术方案是双极互补金属氧化 物半导体(BiCMOS)技术。在标准双极互补金属氧化物半导体 (BiCMOS)技术中，互补金属氧化物半导体(CMOS)工序与双极工序分 隔开，从而避免金属氧化物半导体场效应晶体管(MOSFET)和双极晶 体管之间的注入和处理问题。通常需要额外的工序来形成双极晶体 管，这会导致处理时间加长并且制造成本增加。
需要一种在利用非常少的额外工序或者无需额外工序的情况下 集成双极晶体管工序和传统CMOS工艺的方法。利用芯片上系统 (SOC)和芯片上网络(NOC)，对于共用芯片上的数字、模拟和RF电路 以及逻辑和存储器件的要求高。在有线和无线通信系统中，对于 CMOS、 RF CMOS、 RF横向扩散金属氧化物半导体(LDMOS)、 RF BiCMOS SiGe或SiGeC和砷化镓技术的需求不断增加。因此，期望 在共用系统中形成具有存储器的HBT基器件、具有磁滞现象的电路 和高压器件。此外，期望通过集成SiGeHBT器件和高压电路来使得 能够在25伏和40伏下进行电压控制和功率控制应用。
而且，在40伏的功率控制应用需要具有高于该电源电压的触发 条件的静电放电(ESD)网络。在利用LDMOS晶体管的功率技术中， 需要25伏和40伏电源条件。在标准CMOS技术中，利用低压结和 阱击穿电压，不可能在该电压范围中提供ESD网络。在标准CMOS 技术中，n型阱区的击穿电压可以低于40伏，这防止在p扩散区、n 型阱区、p衬底和n扩散区中形成可控硅整流器(SCR)。
不断需要具有更高触发条件的改进型SCR，它可以用作在高于 40伏电源条件下的ESD结构。期望将高压元件集成到CMOS、高压 CMOS或者RF BiCMOS SiGe系统中。今天，还不存在这种将高压 元件例如高压SCR集成到CMOS或者BiCMOS SiGe/SiGeC应用中 的集成系统。此外，由于与BiCMOS技术相关的成本，期望形成这 种集成系统而没有额外掩模步骤或成本。

发明内容
在一个方面中，本发明涉及一种集成半导体器件，包括 半导体衬底；
第一半导体器件，该第一半导体器件包括位于该半导体衬底的第 一区中的异质结双极晶体管(HBT)，其中该HBT包括基极区，该基极 区包含SiGe或SiGeC层的第一部分；以及
第二半导体器件，该第二半导体器件位于该半导体衬底的第二区
中，其中所述第二半导体器件包括互连，该互连包含SiGe或SiGeC 层的第二部分。
优选地而非必需地，SiGe或SiGeC层的第二部分包括不同结晶 度的不同段。例如，SiGe或SiGeC层的第二部分可以包括多晶段和 单晶段。
在本发明的具体实施例中，第二半导体器件是包括沟槽电容器和 场效应晶体管(FET)的存储器件，它们通过SiGe或SiGeC层的第二 部分而电连接在一起。
在本发明的可选实施例中，如果该半导体衬底掺杂有p型掺杂 剂，则第二半导体器件是沟槽偏置PNPN可控硅整流器(SCR)。该沟 槽偏置PNPN SCR包括位于该p型摻杂半导体衬底中的n型阱上的p 型阳极、位于该p型掺杂半导体衬底上且与该n型阱间隔开的n型阴 极、以及位于该半导体衬底中且邻接该n型阱区域的多晶硅填充沟槽。 具体而言，SiGe或SiGeC层的第二部分位于该多晶硅填充沟槽上且 电接触该多晶硅填充沟槽，以便施加偏置电压到该沟槽。
该沟槽偏置PNPN SCR包含五个电极，所述五个电极包括p型 阳极、n型阴极、电连接到n型阱的第一附加电极、电连接到p型掺 杂半导体衬底的第二附加电极、以及电连接到SiGe或SiGeC层的第 二部分的第三附加电极。
可替换地，如果SiGe或SiGeC层的第二部分延伸以形成进一步 与p型掺杂半导体衬底电接触的电接触件，则该沟槽偏置PNPN SCR 可以仅包含四个电极，所述四个电极包括p型阳极、n型阴极、电连
接到n型阱的第一附加电极、电连接到SiGe或SiGeC层的第二部分 的第二附加电极。
而且，如果SiGe或SiGeC层的第二部分延伸以进一步形成与n 型阱电接触的电接触件，则该沟槽偏置PNPN SfR仅包含四个电极， 所述四个电极包括p型阳极、n型阴极、电连接到p型掺杂半导体衬 底的第一附加电极、电连接到SiGe或SiGeC层的第二部分的第二附 加电极。
在另 一个方面中，本发明涉及一种用于形成集成半导体器件的方 法，包括
提供半导体衬底；
在半导体衬底的第一区中形成包括异质结双极晶体管(HBT)的 第一半导体器件，并在半导体衬底的第二区中形成第二半导体器件；
在第一区和第二区上形成SiGe或SiGeC层，其中SiGe或SiGeC 层的第一部分形成HBT中的基极区，并且其中SiGe或SiGeC层的第 二部分形成第二半导体器件中的互连。
在另一个方面中，本发明涉及一种半导体衬底，包括
具有第一导电类型的掺杂半导体衬底；
位于该掺杂半导体衬底中的掺杂阱区，其中该掺杂阱区具有相反
的第二导电类型；
位于该掺杂阱区的第一部分上的第一掺杂层，其中该第一掺杂层
具有第一导电类型；
位于该掺杂半导体衬底的第一部分上且与该掺杂阱区间隔开的 第二掺杂层，其中该第二掺杂层具有相反的第二导电类型；
位于该掺杂半导体衬底中且邻接该掺杂阱区的沟槽，其中所述沟 槽包括导电或半导体沟槽填充体；以及
位于该沟槽上且与该沟槽电连接的导电层，用于施加偏置电压到 该沟槽填充体。
优选地而非必需地，该沟槽填充体包括多晶硅。而且，该导电层 优选包括SiGe或SiGeC。
在本发明的具体实施例中，该第一导电类型是p型，并且该第二 导电类型是n型。通过这种方式，该半导体村底包括沟槽偏置PNPN SCR。
更具体而言，本发明的该沟槽偏置PNPN SCR器件包括五个电 极，所述五个电极包括电连接到p型导电性的第一掺杂层的阳极、电 连接到n型导电性的第二掺杂层的阴极、电连接到p型掺杂半导体衬 底的第一附加电极、电连接到n型掺杂阱区的第二附加电极、以及电 连接到导电层的第三附加电极。可替换地，如果该导电层延伸以进一 步形成与p型掺杂半导体衬底电接触的电接触件，则该沟槽偏置 PNPN SCR可以仅包含四个电极，所述四个电极包括电连接到p型导 电性的第一掺杂层的阳极、电连接到n型导电性的第二掺杂层的阴极、 电连接到n型掺杂阱区的第一附加电极、以及电连接到导电层的第二 附加电极。而且，如果该导电层延伸以进一步形成与n型掺杂阱区电 接触的电接触件，则该沟槽偏置PNPNSCR可以仅包含四个电极，所 述四个电极包括电连接到p型导电性的第一掺杂层的阳极、电连接到 n型导电性的第二掺杂层的阴极、电连接到p型掺杂半导体衬底的第
一附加电极、以及电连接到导电层的第二附加电极。
在本发明的可替换实施例中，该第一导电类型是n型，并且该第
二导电类型是p型。因此，该半导体结构包括沟槽偏置NPNPSCR。
在另一个方面中，本发明涉及一种可逆可编程器件，包括 具有第一导电类型的掺杂半导体衬底；
位于该掺杂半导体衬底中的掺杂阱区，其中所述掺杂阱区具有相 反的第二导电类型；
位于该掺杂阱区的第一部分上的第一掺杂层，其中所述第一掺杂 层具有第一导电类型；
位于该掺杂半导体衬底的第一部分上且与该掺杂阱区间隔开的 第二掺杂层，其中所述第二掺杂层具有相反的第二导电类型；
位于该掺杂半导体衬底中且邻接该摻杂阱区的沟槽，其中该沟槽 包括导电或半导体沟槽填充体；以及
位于该沟槽上且与该沟槽电连接的导电层，用于施加偏置电压到 该沟槽填充体，
其中在接地电压施加到该沟槽填充体之后，该可逆可编程器件具 有未偏置触发电压；在第一正偏置电压施加到该沟槽填充体之后，该 可逆可编程器件具有高于该未偏置触发电压的至少第一偏置触发电 压。
这种可逆可编程器件可以在不同于第一正偏置电压的附加正偏 置电压施加到沟槽填充体之后具有一个或多个附加偏置触发电压，该 一个或多个附加偏置触发电压不同于第一偏置触发电压且高于未偏 置触发电压。
在另一个方面中，本发明涉及一种存储器件，包括如上所述的可 逆可编程器件。具体而言，本发明的该存储器件处于由未偏置触发电 压表征的基本状态、或者处于由第一偏置触发电压表征的第一已编程 状态、或者处于由一个附加偏置触发电压表征的附加可编程状态。
在另 一个方面中，本发明涉及一种用于对可逆可编程器件进行编 程的方法，包括
提供可逆可编程器件，该可逆可编程器件包括(l)具有第一导 电类型的掺杂半导体衬底；(2)位于该掺杂半导体衬底中的掺杂阱区， 其中所述掺杂阱区具有相反的第二导电类型；(3)位于该掺杂阱区的第 一部分上的第一掺杂层，其中所述第一掺杂层具有第一导电类型；(4) 位于该掺杂半导体衬底的第一部分上且与该掺杂阱区间隔开的第二 掺杂层，其中该第二掺杂层具有相反的第二导电类型；(5)位于该掺杂 半导体衬底中且邻接该掺杂阱区的沟槽，其中所述沟槽包括导电或半 导体沟槽填充体；以及(6)位于该沟槽上且与该沟槽电连接的导电层， 用于施加偏置电压到该沟槽填充体；
经导电层将接地电压施加到该沟槽填充体，从而将该可逆可编程 器件设定为由未偏置触发电压表征的基本状态；以及
经导电层将第一正偏置电压施加到该沟槽填充体，从而将该可逆 可编程器件设定为由高于该未偏置触发电压的第一偏置触发电压表 征的第一已编程状态。
而且，可以将不同于第一正偏置电压的一个或多个附加正偏置电 压施加到沟槽填充体，以将该可逆可编程器件设定为一个或多个附加 已编程状态，该一个或多个附加已编程状态由不同于第一偏置触发电 压且高于未偏置触发电压的附加偏置触发电压表征。接地电压、第一 正偏置电压、或一个或多个附加正偏置电压可以重复施加到沟槽填充 体，从而将该可逆可编程器件设定为基本状态、第一已编程状态、或 一个或多个附加已编程状态。
在另一个方面中，本发明涉及一种静态随机存储器单元，包含彼 此交叉耦合以形成锁存网络的至少两个沟槽偏置可控硅整流器(SCR)器件。
通过下面的公开内容以及所附权利要求，本发明的其它方面、特 征和优点将更加完全清楚。


图1示出根据本发明的一个实施例的示例性集成半导体器件的
截面视图，该集成半导体器件包括具有由SiGe或SiGeC层的第一部 分形成的基极区的HBT和具有由SiGe或SiGeC层的第二部分形成的 互连的动态随机存取存储器(DRAM)。
图2示出根据本发明的一个实施例的示例性集成半导体器件的 截面视图，它和图1所示的示例性集成半导体器件类似，不同之处在 于，HBT具有由沟槽结构包围的次集电极区和集电极区。
图3示出根据本发明的一个实施例的示例性集成半导体器件的 截面视图，该集成半导体器件包括具有由SiGe或SiGeC层的第一部 分形成的基极区的HBT和具有由SiGe或SiGeC层的第二部分形成的 沟槽接触的沟槽偏置PNPN可控硅整流器(SCR)。
图4A-4K示出根据本发明的一个实施例、用于形成图1的集成 半导体器件的示例性处理步骤。
图5A-5F示出根据本发明的一个实施例、用于形成图2的集成 半导体器件的示例性处理步骤。
图6A-6I示出根据本发明的一个实施例、用于形成图3的集成 半导体器件的示例性处理步骤。
图7A-7B是传统PNPN SCR器件的截面视图和顶^L图。
图8示出图7A-7B的传统PNPN SCR器件的I-V特性曲线。
图9A-9B是根据本发明的一个实施例的、包含由沟槽结构包围
的n型阱区的沟槽偏置PNPN SCR器件的截面视图和顶视图。
图10A-10B是;^艮据本发明的一个实施例的、包含仅位于n型阱
区一侧的沟槽结构的沟槽偏置PNPN SCR器件的截面视图和顶视图。 图11示出本发明的沟槽偏置PNPN SCR器件的I-V特性曲线。 图12是根据本发明的一个实施例的、由导电层将其沟槽结构和
其p掺杂衬底跨接(strap)在一起的沟槽偏置PNPN SCR器件的截面视图。
图13是根据本发明的一个实施例的、由导电层将其沟槽结构和 其n型阱跨接在一起的沟槽偏置PNPN SCR器件的截面视图。
具体实施例方式
在下面的描述中，提出许多具体细节，例如具体结构、部件、材 料、尺寸、处理步骤和技术，以便完全理解本发明。然而，本领域技 术人员将会理解，本发明可以不利用这些具体细节来实现。在其它情 况下，没有描述公知的结构或处理步骤，以避免混淆本发明。
应当理解的是，当作为层、区或衬底的部件叙述成位于另一个部 件"上"或"上方，，时，它可以直接位于该另一个部件上或者还可以存在 中间部件。相反，当一个部件叙述成"直接位于"另一个部件"上"或"上 方，，时，则不存在中间部件。还应当理解的是，当一个部件叙述成位 于另一个部件"下"或"下方"时，它可以直接位于该另一个部件下或下 方，或者还可以存在中间部件。相反，当一个部件叙述成"直接位于" 另一个部件"下"或"下方，，时，则不存在中间部件。
本发明提供一种集成半导体器件，该集成半导体器件包括具有由
SiGe或SiGeC层的第一部分形成的基极区的HBT和具有由SiGe或 SiGeC层的第二部分形成的互连的第二半导体器件。该HBT和第二 半导体器件可以通过集成工艺形成在相同半导体衬底中，其中该集成
工艺同时制造HBT和第二半导体器件的多个结构部件，从而大大减 少加工时间和制造成本。
这里所述的术语"SiGe"是指具有通式Si^Gex(其中(Xx〈l)的合 金。这里所述的术语"SiGe"是指具有通式Sh.x.yGexCy(其中0<x<l， 0<y<l并且(Kx+y〈l)的三元合金，或者是指其中包含有碳的硅锗合 金。
在本发明的具体实施例中，第二半导体器件是例如DRAM单元 的存储器件，它包含通过SiGe或SiGeC层的第二部分而跨接(即，电 连接)在 一起的沟槽电容器和场效应晶体管(FET)。
图1示出示例性集成半导体器件的截面视图，它包括HBT20和 DRAM单元40。具体来说，HBT20位于半导体衬底10的第一区中， 而DRAM单元40位于半导体衬底10的第二区中。
本发明所采用的半导体衬底10包括以下任何半导体材料，所述
半导体材料包括，但不限于未掺杂Si、 n型掺杂Si、 p型掺杂Si、 单晶Si、多晶Si、非晶形Si、 Ge、 SiGe、 SiC、 SiGeC、 Ga、 GaAs、 InAs、 InP和所有其它III/V或II/VI化合物半导体。半导体衬底10 还可以包括有机半导体或多层半导体，例如Si/SiGe、绝缘体上硅(SOI) 或绝缘体上SiGe(SGOI)。
在本发明的优选实施例中，半导体衬底10由含硅半导体材料(也 就是，包含硅的半导体材料)构成，例如Si(包括未掺杂Si、 n型掺杂 Si、 p型掺杂Si、单晶Si、多晶Si、非晶形Si)、 SiGe、 SiGeC等等。 包含在半导体衬底10中的硅可以和随后沉积的金属硅化物发生反应， 形成金属硅化物接触件。另一方面，通过本发明还可以想到半导体 衬底IO可以不包含硅，并且随后在半导体衬底IO上形成图形化的含 硅层(未示出)，以便形成金属硅化物接触件。
半导体衬底IO可以被掺杂、未被掺杂、或者其中包含掺杂区和 未掺杂区。这些掺杂区被称为"阱"，并且可以用于限定多个器件区。 例如，半导体衬底10的第二区(即，DRAM单元所在的区)可以表示 掺杂(n或p型)区41。通常，n型掺杂区用于形成p沟道场效应晶体 管(p-FET)，而p型掺杂区用于形成n沟道场效应晶体管(n-FET)。
通常在半导体衬底10中设置一个或多个电介质隔离区(例如，浅 沟槽隔离或STI区)，以便使相邻器件区彼此隔离。电介质隔离区可 以是沟隔离区或场氧化物隔离区。沟隔离区利用本领域技术人员熟知 的传统沟隔离工艺来形成。例如，可以在形成沟隔离区的过程中进行 光刻、蚀刻和利用沟槽电介质填充沟槽。可选地，在沟槽填充之前在 沟槽中形成衬垫，在沟槽填充之后执行稠化步骤，并且在沟槽填充之 后还可以执行平面化处理。该场氧化物可以利用所谓的硅局部氧化工 艺来形成。
HBT器件20包括位于半导体衬底10中的次集电极22和集电极 24。包括SiGe或SiGeC层的第一部分2A的基极层形成在集电极24 上，可任选的金属硅化物接触层28位于基极层上。位于电介质间隔 件32之间的发射极30形成在HBT基极层2A的上表面上，并且导电
插塞34提供接触到发射极30和HBT基极层2A的相应电接触件。另 一方面，DRAM单元40包括沟槽电容器和FET。具体来说，该沟槽 电容器包含埋置板(即，外部电极)42、节点电介质层44和导电沟槽填 充体(即，内部电极)46。该FET包含源极52、漏极54、栅电介质层 56、栅导体58。由上述SiGe或SiGeC层的第二部分2B形成的导电 带或互连位于该沟槽电容器和该FET之间，用于将FET的漏极54 电连接到沟槽电容器的导电沟槽填充体46。可任选的金属硅化物接触 层60可以形成在FET的源极52和漏极54以及DRAM带2B之上， 而导电插塞62提供接触到FET的源极52的电接触。然后层间电介 质(ILD)12沉积在整个结构上，覆盖HBT器件20和DRAM单元40。
注意，根据本发明的具体实施例，图1所示的HBT器件包含仅 由掺杂水平限定的次集电极22和集电极24。然而，在本发明的可选 实施例中，本发明的HBT器件还可以由包围HBT器件的次集电极和 集电极的沟槽结构来限定。
图2示出和图l所示结构基本相同的集成半导体器件，不同之处 在于HBT器件20的次集电极22和集电极24进一步由包围次集电极 22和集电极24的环形沟槽结构35来限定。具体来说，该沟槽结构 35包括绝缘体衬垫38，并且由导电材料或半导体36来填充。而且， 该沟槽结构35的开口完全被浅沟槽隔离覆盖，从而使得导电或半导 体沟槽填充体36"浮置"。图2所示的这种沟槽限定结构减小了次集电 极22和集电极24的电容。
在本发明的另 一个具体实施例中，集成半导体器件的第二半导体 器件是新式沟槽偏置PNPN SCR器件，它包含填充了多晶硅的沟槽， 其中具有由SiGe或SiGeC层的第二部分形成的沟槽接触件。
图3示出包括HBT 20和沟槽偏置PNPN SCR器件70的示例性
集成半导体器件的截面视图。
具体来说，HBT器件20包括位于半导体衬底10中的次集电极 22和集电极24。包括SiGe或SiGeC层的第一部分4A的基极层形成 在集电极24上，可任选的金属硅化物接触层28位于其上。位于电介
质间隔件32之间的发射极30形成在HBT基极层4A的上表面上，并 且导电插塞34提供接触到发射极30和HBT基极层4A的相应电接触 件。
另一方面，沟槽偏置PNPNSCR器件70包括(l)位于半导体衬 底10中n型阱71上的p型阳极72，其中该半导体衬底IO在该具体 实施例中掺杂有p型掺杂剂物质；(2)位于该p型掺杂半导体衬底10 上且与该n型阱71间隔开的n型阴极76;以及(3)位于半导体衬底10 中邻接该n型阱71且包含具有多晶硅沟槽填充体82的绝缘体衬垫84 的沟槽80。由SiGe或SiGeC层的第二部分4B形成的沟槽接触件位 于该多晶硅填充沟槽80上且电接触该多晶硅填充沟槽80，以便施加 偏置电压到该沟槽80。
可选地，n型掺杂表面接触层74可以设置在该n型阱71上，同 时通过STI与p型阳极72间隔开且隔离。而且，可任选的p型掺杂 表面接触层78可以设置在p型掺杂半导体衬底10上，同时通过STI 与n型阴极76间隔开且隔离。表面金属硅化物层88和导电插塞89 也可以形成在p型阴极72、 n型掺杂表面接触层74、 n型阴极76和 p型掺杂表面接触层78上，从而提供到沟槽偏置PNPN SCR器件70 的电接触。
如上所述，HBT和第二半导体器件(例如，图1和2所示的DRAM 单元或者图3所示的沟槽偏置PNPN SCR器件)可以容易地通过集成 工艺形成在相同半导体衬底中，其中在该集成工艺中，同时制造HBT 和第二半导体器件的多个结构部件，从而大大减少加工时间和制造成本。
图4A-4K示出根据本发明的一个实施例的用于形成图1的 HBT和DRAM单元的集成工艺的示例性处理步骤。
首先参照图4A，图4A示出在半导体衬底IO上形成被图形化的 电介质掩模101。通过首先在整个衬底10上沉积覆盖式(blanket)电介 质掩模层(未示出)然后对该覆盖式电介质掩模层进行图形化以形成其 一个或多个开口，来形成该被图形化的电介质掩模101。该覆盖式电
介质掩模层可以包括任何合适的电介质掩模材料，所述电介质掩模材
料包括但不限于氧化物、氮化物和氧氮化物。优选地而非必需地， 该覆盖式电介质掩模层包含氮化硅。该覆盖式电介质掩模层可以通过 任何传统沉积工艺来形成，所述沉积工艺包括但不限于化学汽相沉 积(CVD)、等离子体增强型CVD、溅射、蒸镀、化学溶液沉积和其它 类似沉积工艺。可替换地，它可以通过传统热氧化、氮化或氧氮化工 艺来形成。用于对该覆盖式电介质掩模层图形化的工艺是本领域所熟 知的，因此在此没有详细描述。优选地，通过例如光刻或RIE的传统 工艺来对该覆盖式电介质掩模层进行图形化。
接着，执行第一离子注入步骤，以将n型掺杂剂物质(用于形成 NPN HBT器件)或p型掺杂剂物质(用于形成PNP HBT器件)注入到 半导体衬底10中，以形成次集电极22，如图4A所示。
在第一离子注入步骤之后，从半导体衬底IO去除被图形化的电 介质掩模101，接着在半导体衬底10上外延生长半导体材料，以形成 全部埋入到延伸了的半导体村底10中的次集电极22，如图4B所示。
然后在该延伸了的半导体衬底10上形成光致抗蚀剂阻挡掩模 102，接着通过沟槽蚀刻在半导体衬底10中形成深沟槽104,如图4C 所示。本发明中所采用的该沟槽蚀刻工艺优选而非必需为基于等离子 体的反应离子蚀刻(RIE)工艺或任何其它干法蚀刻工艺。该深沟槽104 优选具有大约1至10微米的深度，更优选为大约1至3微米的深度。
随后，在深沟槽104的下部通过第二离子注入步骤在半导体衬底 10中形成埋置板42(即，图l和2所示的沟槽电容器40的外部电极)， 并且节点电介质层44沉积在深沟槽104的内表面上，如图4D所示。 该节点电介质层44可以包含任何电介质材料，所述电介质材料包括 但不限于硅氧化物、铝氧化物、铪氧化物、锶钡氧化物等等。优选 地，节点电介质层44包含高k(即，kM.O)电介质材料，例如氧化铝 (Ah03)和氧化铪(Hf02)，它们使得可以利用相对浅的沟槽来获得沟槽 电容器的所需电容，例如大约20fF,从而减小所需的器件加工时间。 节点电介质层44可以通过任何合适的电介质沉积技术来沉积，这些技术包括但不限于ALD、 CVD和PVD。节点电介质层44的厚度范 围优选为从大约40埃至大约500埃。
在形成节点电介质层44之后，利用导电材料或半导体(例如，掺 杂多晶硅)46来填充深沟槽104，如图4E所示，从而形成图l所示的 沟槽电容器40的内部电极。
通过在填充深沟槽104之后剥离，可以从半导体衬底10的表面 上去除光致抗蚀剂阻挡掩模102，然后在次集电极22的两侧和沟槽填 充体46的一侧形成浅沟槽隔离区域，如图4F所示。
然后执行第二离子注入步骤，以便同时形成用于HBT器件的集 电极24和用于DRAM单元的FET的掺杂阱41，如图4G所示。第 二离子注入步骤中所采用的掺杂剂物质必须具有与第一离子注入步 骤中所使用的掺杂剂物质相同的导电类型，从而HBT器件的次集电 极22和集电极24具有相同的导电类型。优选地，第一和第二离子注 入步骤釆用n型掺杂剂物质，从而所形成的HBT器件是具有n型掺 杂集电极24和次集电极22的NPN器件，并且所形成的DRAM单元 包含位于n型阱中的p沟道FET。可替换地，第一和第二离子注入步 骤采用p型掺杂剂物质，从而所形成的HBT器件是具有p型掺杂集 电极24和次集电极22的PNP器件，并且所形成的DRAM单元包含 位于p型阱中的n沟道FET。
接着，在HBT器件区域上形成阻挡掩模106，以完全覆盖集电 极24,同时在掺杂阱区41执行传统CMOS处理步骤，以形成具有源 极52、漏极54、栅电介质56和栅导体58的FET，如图4H所示。 这些CMOS处理步骤是本领域熟知的，因此在此不再赘述。
在整个结构上形成另一个图案掩模层108，其中具有集电极24 上的第 一开口和在沟槽填充体46和漏极54的一部分上延伸的第二开 口，如图4I所示。通过这种方式，SiGe或SiGeC层可以选择性沉积 在集电极24和沟槽填充体46上，同时SiGe或SiGeC层的第一部分 2A形成将要形成的HBT器件的基极，并且SiGe或SiGeC层的第二 部分2B形成电连接沟槽填充体46和将要形成的DRAM单元的漏极
54的带或者互连。
本发明的SiGe或SiGeC层可以具有平坦型Ge含量分布(即，在 整个含SiGe或SiGeC层中提供基本均匀的Ge含量)、多阶型Ge含 量分布(即，在整个含SiGe或SiGeC层中存在多个均匀Ge含量的台 阶)、或者坡度型Ge含量分布(即，在含SiGe或SiGeC层中Ge含量 变化)。这里采用的术语"Ge含量分布"或"锗含量分布，，是指结构中的 锗含量作为结构中的厚度或深度的函数的曲线图。优选地，本发明的 SiGe或SiGeC层具有坡度型Ge含量分布，它可以具有任何合适形状， 不论规则形状还是不规则形状。例如，这种SiGe或SiGeC层可以具 有三角形Ge含量分布、或者梯形Ge含量分布。
优选地，本发明的SiGe或SiGeC层通过化学汽相沉积(CVD)而 假同晶(pseudomorphically)生长，其中具有良好构造的工艺控制和经 验证的可复制性，并且适用于批量加工和大规模制造。此外，CVD 工艺不需要等离子体处理，并且除了能带结构中的微小变化和确保基 极层中的超低污染水平之外，该替代Ge原子是电惰性的。
因此，SiGe或SiGeC层的Ge含量分布可以进行容易的修改或 者调节，以便在合金和掺杂剂中均提供适合特定基本分布的可能性， 并且使得可以利用锗来假同晶生长硅合金，以便进一步改进HBT性 能。
在沉积SiGe或SiGeC层之后，在整个结构上形成另 一个图案掩 模层IIO，其中仅在HBT器件区域的基极层2A上具有开口，从而发 射极30可以形成在基极层2A上，如图4J所示。
然后可以沿发射极30的侧壁形成电介质间隔件32，接着进行自 对准硅化(salicidation)工艺，以在HBT基极层2A上形成金属珪化物 表面接触层28，并在DRAM单元的源极52、漏极54、栅导体58和 SiGe或SiGeC带2B上形成硅化物接触件60，如图4K所示。
最后，可以在图4K的整个结构上沉积ILD层12，并且可以在 其中形成导电插塞34和62，以便提供到HBT器件20和DRAM单元 40的电接触，如图1所示。
图5A-5F示出根据本发明的一个实施例用于形成图2的沟槽限 定HBT和DRAM单元的另 一个集成工艺的示例性处理步骤。
具体来说，在延伸了的半导体衬底10中形成埋置次集电极22 之后(如图4B所示)，在半导体衬底10上沉积光致抗蚀剂阻挡掩模 102，接着进行沟槽蚀刻，从而在HBT器件区域形成环形深沟槽35, 并在DRAM单元器件区域形成深沟槽104，如图5A所示。该环形深 沟槽35包围埋置次集电极22,因此提供对HBT次集电极22的沟槽 限定。如上所述，本发明中所采用的沟槽蚀刻工艺优选而非必需为基 于等离子体的反应离子蚀刻(RIE)工艺或者任何其它干法蚀刻工艺。 环形深沟槽35和深沟槽104的深度范围优选为大约1微米至大约10 微米，更优选为大约l微米至大约3微米。
随后，在深沟槽104的下部通过第二离子注入步骤在半导体衬底 10中形成埋置板42(即，图l和2所示的沟槽电容器40的外部电极)， 如图5B所示。然后执行电介质沉积步骤，以在HBT器件区域中的环 形深沟槽35的内表面上形成绝缘体衬垫38，并在DRAM单元器件区 域中的深沟槽104的内表面上形成节点电介质层44。绝缘体衬垫38 和节点电介质层44可以包括任何绝缘体材料，所述绝缘体材料包括 但不限于硅氧化物、铝氧化物、铪氧化物、锶钡氧化物等等，如上 所述。绝缘体衬垫38和节点电介质层44可以通过任何合适的电介质 沉积才支术来沉积，这些才支术包括但不限于ALD、 CVD和PVD,并 且绝缘体衬垫38和节点电介质层44的厚度范围优选为从大约40埃 至大约500埃。
在形成绝缘体衬垫38和节点电介质层44之后，利用导电材料或 半导体(例如，掺杂多晶硅)同时填充环形深沟槽35和深沟槽104，从 而形成图5C所示的沟槽填充体36和46。
通过在填充环形深沟槽35和深沟槽104之后剥离，可以从半导 体衬底10的表面上去除光致抗蚀剂阻挡掩模102，然后形成浅沟槽隔 离区域。 一方面，通过浅沟槽隔离完全覆盖环形深沟槽35，因此沟槽 填充体36变成"浮置"，其中没有外部电接触件。另一方面，沟槽填
充体46仅在其一侧部分地被浅沟槽隔离覆盖，如图5D所示。
然后执行第二离子注入步骤，以便同时形成用于HBT器件的集 电极24和用于DRAM单元的FET的掺杂阱41，如图5E所示。具体 说来，集电极24位于次集电极22上，因此也被环形深沟槽35包围。
接着，在HBT器件区域上形成阻挡掩模106，从而完全覆盖集 电极24,同时在摻杂阱区41执行传统CMOS处理步骤，从而形成具 有源极52、漏极54、栅电介质56和栅导体58的FET，如图5F所示。 可以执行与图4I-4K中所述步骤类似的后续处理步骤，以形成图2 所示的半导体器件结构，它包含由环形深沟槽35来限定其次集电极 22和集电极24的HBT器件20。
图6A-6I示出根据本发明的一个实施例用于形成图3的HBT 20 和沟槽偏置PNPN SCR器件70的另 一个集成工艺的示例性处理步骤。
首先，为了形成沟槽偏置PNPNSCR器件，半导体衬底10必须 掺杂p型摻杂剂物质。可替换地，为了形成沟槽偏置NPNP SCR器 件，半导体衬底10必须掺杂n型掺杂剂物质(附图没有具体示出，但 是可以通过本发明来想到)。
在延伸了的半导体衬底10中形成埋置次集电极22之后(如图4B 所示)，在半导体衬底10上沉积光致抗蚀剂阻挡掩模102，接着进行 沟槽蚀刻，以在HBT器件区域形成环形深沟槽35，并在沟槽偏置 PNPN器件区域形成深沟槽80，如图6A所示。如上所述，在本发明 中采用的沟槽蚀刻工艺优选而非必需为基于等离子体的反应离子蚀 刻(RIE)工艺或任何其它干法蚀刻工艺。环形深沟槽35和深沟槽80 的深度范围优选为大约1微米至大约10微米，更优选为大约1微米 至大约3微米。
然后执行电介质沉积步骤，以在HBT器件区域中的环形深沟槽 35的内表面上形成第一绝缘体衬塾38，同时在沟槽偏置PNPN器件 区域中的深沟槽80的内表面上形成第二绝缘体衬垫84。如上所述， 绝缘体衬垫38和84可以包含任何绝缘体材料，所述绝缘体材料包括 但不限于硅氧化物、铝氧化物、铪氧化物、锶钡氧化物等等。绝缘
体衬垫38和84可以通过任何合适的电介质沉积技术来沉积，这些技 术包括但不限于ALD、 CVD和PVD，并且绝缘体衬垫38和84的 平均厚度范围优选为从大约40埃至大约500埃。在形成绝缘体衬垫 38和84之后，利用导电材料或半导体(例如，掺杂多晶硅)同时填充 环形深沟槽35和深沟槽80，从而形成图6B所示的沟槽填充体36和 82。
通过在填充环形深沟槽35和深沟槽80之后剥离，可以从半导体 衬底10的表面上去除光致抗蚀剂阻挡掩模102，然后形成浅沟槽隔离 区域，如图6C所示。 一方面，通过浅沟槽隔离完全覆盖环形深沟槽 35，西此沟槽填充体36变成"浮置"，其中没有外部电接触件。另一 方面，沟槽填充体82仅在两侧部分地被浅沟槽隔离覆盖，而中间部 分暴露在衬底表面上，如图6C所示。
然后执行第二离子注入步骤，以便同时形成用于HBT器件的集 电极24和用于沟槽偏置SCR器件的掺杂阱71，如图6D所示。具体 说来，集电极24位于次集电极22上，因此也被环形深沟槽35包围。 第二离子注入步骤中采用的掺杂剂物质必须具有与第一离子注入步 骤中的掺杂剂物质相同的导电类型，从而HBT器件的次集电极22和 集电极24具有相同的导电类型。优选地，第一和第二离子注入步骤 采用n型掺杂剂物质，从而所形成的HBT器件是具有n型掺杂集电 极24和次集电极22的NPN器件，并且掺杂阱区71是其上可以形成 PNPNSCR器件的n型阱。可替换地，第一和第二离子注入步骤都采 用p型掺杂剂物质，从而所形成的HBT器件是具有p型掺杂集电极 24和次集电极22的PNP器件，并且掺杂阱区71是其上可以形成 NPNP SCR器件的p型阱。
接着，在整个结构上形成被图形化的掩模107A，只是在n型阱 71的第一部分和p型掺杂半导体衬底10的第一部分上设置两个开口 。 然后在这两个开口上选择性地执行通常用于形成p沟道FET的源极/ 漏极注入体的传统CMOS处理步骤，从而在n型阱71的第一部分上 形成p型阳极72,并在p型掺杂半导体衬底10的第一部分上形成p
型掺杂衬底接触层78(可任选的)，如图6E所示。在形成p型阳极72 和p型掺杂衬底接触层78之后，从衬底表面去除被图形化的掩模 107A。
然后在整个结构上形成另一个被图形化的掩模107B,不同之处 在于，只是在n型阱71的不同的第二部分和p型掺杂半导体衬底10 的不同的第二部分上设置两个开口 。在这两个开口上选择性地执行通 常用于形成n沟道FET的源极/漏极注入体的传统CMOS处理步骤， 以在n型阱71的第二部分上形成n型掺杂阱接触层74(可任选的)， 并在p型掺杂半导体衬底10的第二部分上形成n型阳极76，如图6F 所示。在形成n型掺杂阱接触层74和n型阳极76之后，从衬底表面 去除被图形化的掩模107B。
注意，p型阳极72、 n型阴极76、可任选的n型掺杂阱接触层 74以及可任选的p型掺杂衬底接触层78均通过浅沟槽隔离与深沟槽 80的开口间隔开且隔离，并且它们相互之间也间隔开且隔离，如图 6F所示。
在整个结构上形成另一个图案掩模层112，其中具有集电极24 上的第一开口和沟槽填充体82上的第二开口，如图6G所示。通过这 种方式，可以在集电极24和沟槽填充体82上选择性沉积SiGe或 SiGeC层，同时该SiGe或SiGeC层的第一部分4A形成将要形成的 HBT器件的基极，并且该SiGe或SiGeC层的第二部分4B形成将要 形成的沟槽偏置PNPN器件的深沟槽80的导电接触件。
在沉积SiGe或SiGeC层之后，在整个结构上形成另 一个图案掩 模层114,其中仅在HBT器件区域中的基极层4A上具有开口，从而 可以在基极层4A上形成发射极30，如图6H所示。
然后可以沿发射极30的侧壁形成电介质间隔件32,接着进行自 对准硅化工艺，以在HBT基极层2A上形成金属硅化物表面接触层 28，并在沟槽偏置PNPN器件的p型阳极72、 n型掺杂阱接触层74、 n型阴极以及p型掺杂衬底接触层78上形成硅化物接触件88，如图 6I所示。
最后，可以在图6I的整个结构上沉积ILD层12，并且可以在其 中形成导电插塞34和89，以便提供到HBT器件20和沟槽偏置PNPN 器件70的电接触，如图3所示。
虽然图1-61示意性示出根据本发明的具体实施例的若干示例 性半导体器件结构和示例性处理步骤，但是，清楚的是，本领域技术 人员可以容易地对这些处理步骤以及如此形成的器件结构进行修改， 以便适应于具体应用需求，而这些修改与上述描述是一致的。例如， 虽然DRAM单元和沟槽偏置PNPN SCR器件示出为可以与SiGe或 SiGeC基HBT器件集成的示例性半导体器件，但是，清楚的是，本 领域技术人员可以容易地将这种DRAM单元和沟槽偏置PNPN SCR 器件替换为其它合适的半导体器件，例如二极管、晶体管、电容器、 电阻器等等。而且，本发明的DRAM单元和沟槽偏置PNPN SCR器 件还可以容易地应用于不需要HBT器件的其它应用场合。
还重要的是，注意到，上述沟槽偏置SCR器件是新式SCR器件 结构。更重要的是，这种沟槽偏置SCR器件结构可以通过施加正向 沟槽偏置电压而实现多个触发状态条件，并且尤其适用于需要多个触 发条件的应用场合。
传统PNPN SCR器件包括位于n型阱上从而又位于p型掺杂衬 底上的p型阳极和位于p型掺杂衬底上并与n型阱间隔开的n型阴极， 如图7A和7B所示。可以为n型阱和p型掺杂衬底设置可任选的表 面接触层，其中n型阱和p型掺杂衬底相应地掺杂有n型和p型掺杂 剂物质。
图7A和7B所示的传统SCR器件没有包含任何沟槽结构，并且 这种SCR器件的I - V特性曲线包含单个触发点或状态，如图8所示。
相反，图9A-9B和10A-10B所示的本发明的沟槽偏置SCR 器件均包含沟槽(图9A-9B所示的环形，或者图10A-IOB所示的线 形)，其中该沟槽和n型阱区邻接，并且被导电材料或半导体材料填充。 该导电或半导体沟槽填充体通过覆盖在沟槽内表面上的绝缘体衬垫 而与周围的n型阱区和p型掺杂衬底隔离。通过这种方式，该导电或
半导体沟槽填充体是"浮置"的，从而用作电容器分压网络。具体来说，
第一电容器形成在沟槽和n型阱区之间，而第二电容器形成在沟槽和 p型掺杂衬底之间。浮置的该导电或半导体沟槽填充体的电压电位是 形成在沟槽和n型阱区之间的电容器尺寸和形成在沟槽和p型掺杂衬 底之间的电容器尺寸的函数。更重要的是，当正向偏置电压施加到该 导电或半导体沟槽填充体时，沟槽偏置SCR器件的触发状态相应改 变。事实上，本发明的每个沟槽偏置SCR器件的I-V特性曲线包含 由正向偏置电压调制的多个触发点或状态，如图11所示。
可以采用任何合适的导电或半导体材料来填充本发明的沟槽，这 些导电或半导体材料包括但不限于金属、金属合金、金属硅化物、 金属氮化物、导电聚合物、未掺杂硅、n型掺杂硅、p型掺杂硅、单 晶硅、多晶硅、非晶硅、Ge、 SiGe、 SiC、 SiGeC、 Ga、 GaAs、 InAs、 InP和所有其它HI/V或II/VI化合物半导体。优选地，该沟槽填充体
材料具有与衬底材料类似的热膨胀系数，从而在沟槽填充体和周围的 衬底材料之间产生4艮小的机械应力或没有机械应力。更优选地，该沟 槽填充体材料具有足够高的热稳定性，以承受随后的高温处理步骤。 在本发明的具体优选(而非必需)实施例中，由多晶硅来填充该沟槽。
图9A - 9B示出沟槽偏置PNPN SCR器件的截面视图和顶视图， 它包含p型掺杂半导体衬底10，其中具有n型阱71。 p型阳极72和 可任选的n型掺杂阱接触层74设置在n型阱71的不同部分上，并且 通过浅沟槽隔离而相互隔离。n型阴极76和可任选的p型掺杂衬底接 触层78设置在p型掺杂衬底10的不同部分上，但是位于n型阱71 的外部。n型阴极76和可任选的p型掺杂衬底接触层78还通过浅沟 槽隔离而相互隔离。环形深沟槽80设置成紧密靠近n型阱71,其中 该环形深沟槽包含绝缘体衬垫84，并且被导电或半导体材料82填充。 更具体而言，环形深沟槽80包围n型阱71，如图9A所示。
在沟槽80的开口上形成导电层86，以便提供到沟槽填充体82 电接触。通过这种方式，可以经导电层86施加电压，从而偏置沟槽 80。
图10A-10B是根据本发明的另一个实施例的另一个沟槽偏置 PNPN SCR器件的截面视图和顶视图，它和图9A-9B所示的类似， 不同之处在于，沟槽80是线形结构，而不是环形结构，并且它仅设 置在n型阱71的一侧。
本发明的发明人惊讶且出乎意料地发现，上述沟槽偏置PNPN SCR器件具有由正向沟槽偏置电压调制的多个触发点或触发状态，如 图11所示。具体来说，当沟槽80的电压偏置到接地电位(例如，Vss) 时，沟槽偏置PNPNSCR器件的锁定触发电压处于第一较低状态。然 而，当沟槽80的电压被正向偏置时，该沟槽偏置PNPN SCR器件的 锁定触发电压根据所釆用的沟槽偏置电压而变化为多个更高状态。
更重要的是，在去除沟槽偏置电压之后，即，在将沟槽从正向偏 置电压断开连接之后，该SCR器件不会经历返回到较低触发状态的 转变。相反，它保持在较高触发状态，好像被偏置一样。看上去，本 发明的SCR器件的深沟槽结构能够在沟槽偏置阶段期间存储电荷， 并且所存储的电荷又在去除沟槽偏置电压之后调制该锁定状态，从而 SCR器件可以保持在该较高触发状态，而不会衰变。事实上，SCR 器件的锁定触发状态仅在沟槽偏置回到接地电位之后切换到原始较 低状态。
因此，本发明的沟槽偏置SCR器件可以容易地用作可逆可编程 器件，它可以通过施加不同沟槽偏置电压以实现其锁定触发状态的变 化而净皮容易地编程。
而且，本发明的沟槽偏置SCR器件可以用于形成存储器件，它 可以容易地设置成由原始较低触发电压表征的基本状态、或者由一个 或多个偏置的较高触发电压表征的一个或多个编程状态。即使在电源 关断之后，存储器件的状态也不会发生变化，因此，它可以胜任静态 存储器件。
釆用SCR器件来形成其它逻辑和存储网络(例如静态随机存取 存储器(SRAM)单元)是公知的。因此，通过本发明，可以清楚的是， 该沟槽偏置SCR器件还可以设置构造成为形成更复杂或更高级逻辑
和存储网络。例如，可以利用相互交叉耦合的两个沟槽偏置SCR器 件来构造锁存网络，从而得到静态随机存取存储器(SRAM)单元。
图9A-10B所示的沟槽偏置SCR器件包含五个电极，包括p型 阳极72、 n型阴极76、连接到n型掺杂阱接触层74(因此连接到n型 阱71)的第一附加电极、连接到p型掺杂衬底接触层78(因此连接到p 型衬底IO)的第二附加电极、以及连接到导电接触件86(因此连接到沟 槽填充体82)的第三附加电极。
可替换地，如果导电层86延伸以进一步接触到n型阱71或p 型衬底10，则本发明的沟槽偏置SCR器件可以包含四个电极。通过 这种方式，n型阱71或p型衬底10通过导电层86而"跨接到"沟槽填 充体82，并且可以采用单个电极用于沟槽填充体82和"跨接的，，n型 阱71或p型衬底10。
图12是根据本发明的一个实施例的沟槽偏置PNPN SCR器件的 截面视图，该沟槽偏置PNPN SCR器件具有通过导电层86跨接在一 起的沟槽填充体82和p型掺杂衬底10。具体来说，导电层86延伸以 进一步接触到p型掺杂衬底接触层78(因此接触到p型掺杂衬底10)。 因此，设置单个电极用于沟槽填充体82和跨接的p型衬底10。
图13是根据本发明的一个实施例的沟槽偏置PNPN SCR器件的 截面视图，该沟槽偏置PNPN SCR器件具有通过导电层86跨接在一 起的沟槽填充体82和n型阱71。具体来说，导电层86延伸以进一步 接触到n型掺杂衬底接触层74(因此接触到n型阱71)。因此，设置单 个电极用于沟槽填充体82和跨接的n型阱71。
虽然图9A - 13主要描述了沟槽偏置PNPN SCR器件以便进行说 明，但是容易理解的是，通过本发明也可以想到具有相反掺杂分布的 类似沟槽偏置NPNPSCR器件。具体来说，本发明的沟槽偏置NPNP SCR器件包括具有p型掺杂阱区的n型掺杂衬底、位于p型掺杂阱区 上的n型阴极、位于n型掺杂衬底上的p型阳极、以及位于紧密邻接 p型掺杂阱区的n型掺杂衬底中的深沟槽。虽然附图未示出，但是这 种沟槽偏置NPNP SCR器件以与上述PNPN SCR器件基本相同的方
式工作，因此也落入本发明的范围内。
虽然已经参照具体实施例、特征和方面来描述了本发明，但是应 当理解的是，本发明不因此受到限制，而是在应用中可以拓展到其它 变型、变化、应用和实施例，因此所有这些其它变型、变化、应用和 实施例都被认为是落入本发明的精神和范围之内。因此，应当理解的 是，本发明不限于上述具体实施例，而是在应用中拓展到任何其它变 型、变化、应用和实施例，因此所有这些其它变型、变化、应用和实 施例都被认为是落入本发明的精神和范围之内。
权利要求
1.一种集成半导体器件，包括半导体衬底；第一半导体器件，该第一半导体器件包括位于该半导体衬底的第一区中的异质结双极晶体管(HBT)，其中所述HBT包括基极区，该基极区包含SiGe或SiGeC层的第一部分；以及第二半导体器件，该第二半导体器件位于该半导体衬底的第二区中，其中所述第二半导体器件包括互连，该互连包含SiGe或SiGeC层的第二部分。
2. 根据权利要求1的集成半导体器件，其中该SiGe或SiGeC 层的第二部分包括多晶段和单晶段。
3. 根据权利要求1的集成半导体器件，其中所述第二半导体器 件包括存储器件，该存储器件包括通过该SiGe或SiGeC层的第二部 分而电连接在一起的沟槽电容器和场效应晶体管(FET)。
4. 根据权利要求1的集成半导体器件，其中该半导体衬底掺杂 有p型掺杂剂物质，其中该第二半导体器件包括沟槽偏置PNPN可控 硅整流器，该沟槽偏置PNPN可控硅整流器包括位于该半导体衬底中 的n型阱上的p型阳极、位于该半导体衬底上且与该n型阱间隔开的 n型阴极、以及位于该半导体衬底中且邻接该n型阱区域的多晶硅填 充沟槽，并且其中该SiGe或SiGeC层的第二部分位于该多晶硅填充 沟槽上且电接触该多晶硅填充沟槽，以便施加偏置电压到所述沟槽。
5. 根据权利要求4的集成半导体器件，其中该多晶硅填充沟槽 包围该n型阱。
6. 根据权利要求4的集成半导体器件，其中该多晶硅填充沟槽 位于该n型阱的、该n型阱和该n型阴极之间的一侧。
7. 根据权利要求4的集成半导体器件，其中该沟槽偏置PNPN 可控硅整流器包含五个电极，所述五个电极包括p型阳极、n型阴极、 电连接到该n型阱的第一附加电极、电连接到该p型掺杂半导体衬底 的第二附加电极、以及电连接到该SiGe或SiGeC层的第二部分的第 三附加电极。
8. 根据权利要求4的集成半导体器件，其中该SiGe或SiGeC 层的第二部分延伸以形成进一步与p型掺杂半导体衬底电接触的电接触件，并且其中该沟槽偏置PNPN可控硅整流器包含四个电极，所述 四个电极包括p型阳极、n型阴极、电连接到该n型阱的第一附加电 极、电连接到该SiGe或SiGeC层的第二部分的第二附加电极。
9. 根据权利要求4的集成半导体器件，其中该SiGe或SiGeC 层的第二部分延伸以形成进一步与n型阱电接触的电接触件，并且其中该沟槽偏置PNPN可控硅整流器包含四个电极，所述四个电极包括 p型阳极、n型阴极、电连接到该p型掺杂半导体衬底的第一附加电 极、电连接到该SiGe或SiGeC层的第二部分的第二附加电极。
10. —种用于形成集成半导体器件的方法，包括 提供半导体衬底；在该半导体衬底的第一区中形成包括异质结双极晶体管(HBT) 的第一半导体器件，并在所述半导体衬底的第二区中形成第二半导体 器件；在第 一和第二区上形成SiGe或SiGeC层，其中该SiGe或SiGeC 层的第一部分形成HBT中的基极区，并且其中该SiGe或SiGeC层的 第二部分形成该第二半导体器件中的互连。
11. 根据权利要求10的方法，其中该第二半导体器件包括存储 器件，该存储器件包括通过该SiGe或SiGeC层的第二部分而电连接 在一起的沟槽电容器和场效应晶体管(FET)。
12. 根据权利要求10的方法，其中该第二半导体器件包括沟槽 偏置PNPN可控硅整流器，该沟槽偏置PNPN可控硅整流器包括位于 该半导体衬底中的n型阱上的p型阳极、位于该半导体村底上且与该 n型阱间隔开的n型阴极、以及位于该半导体村底中且邻接该n型阱 区域的多晶硅填充沟槽，并且其中该SiGe或SiGeC层的第二部分位 于该多晶硅填充沟槽上，且电接触该多晶硅填充沟槽，以便施加偏置 电压到该沟槽。
13. —种半导体结构，包括 具有第一导电类型的掺杂半导体村底；位于该掺杂半导体衬底中的掺杂阱区，其中所述掺杂阱区具有相 反的第二导电类型；位于该掺杂阱区的第一部分上的第一掺杂层，其中所述第一掺杂 层具有第一导电类型；位于该掺杂半导体衬底的第一部分上且与该掺杂阱区间隔开的 第二掺杂层，其中所述第二掺杂层具有相反的第二导电类型；位于该掺杂半导体衬底中且邻接该掺杂阱区的沟槽，其中所述沟槽包括导电或半导体沟槽填充体；以及位于该沟槽上且与该沟槽电连接的导电层，用于施加偏置电压到 该导电或半导体沟槽填充体。
14. 根据权利要求13的半导体结构，其中该导电或半导体沟槽 填充体包括多晶硅。
15. 根据权利要求13的半导体结构，其中该导电层包括SiGe 或SiGeC。
16. 根据权利要求13的半导体结构，其中该第一导电类型是p 型，并且该第二导电类型是n型，并且从而该半导体结构包括沟槽偏 置PNPN可控珪整流器。
17. 根据权利要求16的半导体结构，还包括电连接到p型导电 性的第一掺杂层的阳极、电连接到n型导电性的第二掺杂层的阴极、 电连接到p型掺杂半导体衬底的第一附加电极、电连接到n型掺杂阱 区的第二附加电极、以及电连接到该导电层的第三附加电极。
18. 根据权利要求16的半导体结构，其中该导电层延伸以进一 步形成与p型掺杂半导体衬底电接触的电接触件，并且其中所述半导 体结构还包括电连接到p型导电性的第一掺杂层的阳极、电连接到n 型导电性的第二掺杂层的阴极、电连接到n型掺杂阱区的第一附加电 极、以及电连接到该导电层的第二附加电极。
19. 根据权利要求16的半导体结构，其中该导电层延伸以进一 步形成与该n型掺杂阱区电接触的电接触件，并且其中所述半导体结 构还包括电连接到p型导电性的第一掺杂层的阳极、电连接到n型导 电性的第二掺杂层的阴极、电连接到p型掺杂半导体衬底的第一附加 电极、以及电连接到该导电层的第二附加电极。
20. 根据权利要求13的半导体结构，其中该第一导电类型是n 型，其中该第二导电类型是p型，并且其中该半导体结构包括沟槽偏 置NPNP可控硅整流器。
21. 根据权利要求13的半导体结构，其中在该掺杂阱区的第二 部分上设置具有相反的第二导电类型的第三掺杂层，并且其中在该掺 杂半导体衬底的第二部分上设置具有第一导电类型的笫四掺杂层。
22. —种可逆可编程器件，包括 具有第一导电类型的掺杂半导体衬底；位于该掺杂半导体衬底中的掺杂阱区，其中所述掺杂阱区具有相 反的第二导电类型；位于该掺杂阱区的第 一部分上的第 一掺杂层，其中所述第 一掺杂层具有第一导电类型；位于该掺杂半导体衬底的第一部分上且与该掺杂阱区间隔开的第二掺杂层，其中所述第二掺杂层具有相反的第二导电类型；位于该掺杂半导体衬底中且邻接该掺杂阱区的沟槽，其中所述沟槽包括导电或半导体沟槽填充体；以及位于该沟槽上且与该沟槽电连接的导电层，用于施加偏置电压到该沟槽填充体，其中在接地电压施加到该沟槽填充体之后，该可逆可编程器件具 有未偏置触发电压；在第一正偏置电压施加到该沟槽填充体之后，该 可逆可编程器件具有高于该未偏置触发电压的至少第一偏置触发电 压。
23. 根据权利要求22的可逆可编程器件，在不同于该第一偏置 正电压的附加正偏置电压施加到该沟槽填充体之后，该可逆可编程器 件具有一个或多个附加偏置触发电压，该一个或多个附加偏置触发电压不同于第一偏置触发电压且高于该未偏置触发电压。
24. —种包括根据权利要求22的可逆可编程器件的存储器件， 其中所述存储器件处于由该未偏置触发电压表征的基本状态。
25. —种包括根据权利要求22的可逆可编程器件的存储器件， 其中所述存储器件处于由所述第一偏置触发电压表征的第一编程状 态。
26. —种包括根据权利要求23的可逆可编程器件的存储器件， 其中所述存储器件处于由一个附加偏置触发电压表征的附加可编程 状态。
27. —种用于对可逆可编程器件进行编程的方法，包括 提供可逆可编程器件，该可逆可编程器件包括(l)具有第一导电类型的掺杂半导体衬底；(2)位于该掺杂半导体衬底中的摻杂阱区， 其中所述掺杂阱区具有相反的第二导电类型；(3)位于该掺杂阱区的第 一部分上的第一掺杂层，其中所述第一掺杂层具有第一导电类型；(4) 位于该掺杂半导体衬底的第一部分上且与该掺杂阱区间隔开的第二 掺杂层，其中该第二掺杂层具有相反的第二导电类型；(5)位于该掺杂 半导体村底中且邻接该掺杂阱区的沟槽，其中所述沟槽包括导电或半 导体沟槽填充体；以及(6)位于该沟槽上且与该沟槽电连接的导电层， 用于施加偏置电压到该沟槽填充体；经该导电层将接地电压施加到该沟槽填充体，从而将该可逆可编 程器件设定为由未偏置触发电压表征的基本状态；以及经该导电层将第一正偏置电压施加到该沟槽填充体，从而将该可 逆可编程器件设定为由高于该未偏置触发电压的第一偏置触发电压 表征的第一编程状态。
28. 根据权利要求27的方法，还包括将不同于该第一正偏置电 压的一个或多个附加正偏置电压施加到该沟槽填充体，从而将该可逆 可编程器件设定为一个或多个附加编程状态，该一个或多个附加编程 状态由不同于该第一偏置触发电压且高于该未偏置触发电压的附加 偏置触发电压表征。
29. 根据权利要求28的方法，包括重复施加该接地电压、该第 一正偏置电压、或该一个或多个附加正偏置电压到该沟槽填充体，从 而将该可逆可编程器件设定为该基本状态、该第一编程状态、或该一 个或多个附加编程状态。
30. —种静态随机存取存储器(SRAM)单元，包括彼此交叉耦合 以形成锁存网络的至少两个沟槽偏置可控硅整流器(SCR)器件。
全文摘要
本发明提供了一种集成半导体器件，包括半导体衬底；第一器件，该第一器件包含位于半导体衬底的第一区中的异质结双极晶体管(HBT)，其中该HBT包括基极区，该基极区包含SiGe或SiGeC层的第一部分；以及第二器件，该第二器件位于该半导体衬底的第二区中，其中该第二器件包括互连，该互连包含SiGe或SiGeC层的第二部分。在本发明的具体实施例中，该第二器件是包括通过SiGe或SiGeC层的第二部分而电连接在一起的沟槽电容器和场效应晶体管(FET)的存储器件。可替换地，该第二器件是沟槽偏置PNPN可控硅整流器(SCR)。本发明还提供由新式沟槽偏置SCR器件形成的新式可逆可编程器件或新式存储器件。
文档编号H01L27/04GK101179074SQ200710169218
公开日2008年5月14日 申请日期2007年11月2日 优先权日2006年11月10日
发明者史蒂文·H.·沃尔德曼 申请人:国际商业机器公司