专利名称：非易失性半导体存储器及其制造方法
非易失性^NMm器及其制it^法 相关申请的交叉引用本申请基于并要求于2006年11月7日提交的在先日本专利申请 NO,2006"301351的^bk， 4jtfcit过引用将^^内容^"于此。本发明涉及~"#非易失性"f^Mfft器以及制造非易失性^f^m器的 方法。背景狀由于i^f^i逸晶伟"管(select gate transistor)控制位线，因此NAND快闪 絲器可以具有比NOR快闪絲器或DRAM更小的单元面积。所以，可以低 ^^制造NAND快闪，器。然而，当使NAND快闪絲器小型化时，^ft单仪间的距离(STI的宽 度)也l^v Ht单itX寸的小型化而变捧艮小。这带来了存储单元的接a应， 并且引起了^ 5^单;^间干涉的;^0 ^ft单;^J'司的干涉i^目互邻近的浮 置栅电极的电位平均化。因此，数据写入状态和数提清除状态之间的阈值电压 差(AVra)变小。结果，出5yfc据写A^L而且，由于^ft单it^寸的小型 化，^jh状态下的漏电流(S因数)的增大变为一个难题。发明内容才娥本发明的实施例，-"#非易失性^^4#器包拾^Wt底；多 个元件隔离区，形錄所述^Wt底中；元俩成区，iM于相邻的元件隔 离区之间，所^t件形成区具有在所^L件形成区的,滚面中的凹进部分，以 4吏在沿所iiit件隔离区的相邻方向的截面中，所iiit/fW成区的Ji^面之下的 部分的t^变小于的所ii^件形成区的Ji4面的H第一Wl^M，提供在 所itiL件形成区上；浮置栅fel，设置于所^一Wl^^l上；第^WL^t膜，设置于所鄉置Wi的Ji4面和,'滚面上；以及控制栅电极，隔着所鄉^ 1^^设置于所*置 1的所^_]14面和所述#滚面上，其中在沿所 ii^件隔离区的相邻方向的截面中，所*置栅极的上侧的充变小于所*置 舰的下侧的饥才N&本发明的实施例，,制造非易失性"fWH^器的方法包拾在半 "Wt^Ji形絲一WL^M;在所錄一^l^U^Ji淀树置^W料; 通过穿: 1/斤鄉置 1##所^一 1^^形成多个到i^斤述半^f^H" 底的沟槽，同时蚀刻所#置 1#料的#]^面来形成浮置 1，以他在沿着 所i^i勾槽的阵列方向的所述截面内所^置 #料的上侧的a小于所^ 置Wl^料的下侧的f^L,并且同时在所itit/fW成区的侗滚面中形成具有凹 进部分的元，成区，以^^沿着所^i勾槽的阵列方向的截面内，所^t^W 成区的Ji^面之下的部，t^小于所5^b件形成区的Ji^面的^l;通过将 ^^^真^J'J所述沟槽形iUL件隔离区；在所^置WL的Ji^面和,滚面上 形成第《= 1^^;以碌所鄉^fel^^Ji淀积^制栅电;feH"料。
图1为示出才 第一实施例的NAND快闪，器的平面图； 图2A为沿图1中所示的线A-A的截面图； 图2B为沿图1中所示的线B"B的截面图；图3为示出#器的制造方法的截面图； 图4为示出图3之后的制造方法的截面图； 图5为示出图4^的制i^r法的截面图；图6A为示出图5之后的制造方法的截面图； 图6B为示出图5^的^^制妙法的截面图；图7示出了a漏电流^it部分的图；图8为示出根梧第二实施例的NAND快闪，器的平面图； 图9为示出才娥第三实施例的NAND快闪，器的平面图；以及 图10示出了浮置栅电极FG的自电位VFG和#歉昏40中流动的漏电 流M之间的关系。胁实贼式
下面参照湘应的附图对本发明的实施例进^i兌明。本发明不限于所述实施例。
(第一实施例)
图1中所示NAND快闪絲器100包括城BL， i^W欧SG，浮置栅 极FG,控制栅电极CG，以及作为元件隔离区的SH (浅沟槽隔离)。由于提 供了选^^SG，所以不必在每个^^单元中提^Hi^BL。结果，NAND快 闪存储单元100比DRAM和NOR快闪*器更有利于小型化。
-feM兌，才娥NAND快闪M器不需要为每个位形成^^触，1^元 件的小型化，相邻浮置WL FG之间的宽^^,小。这导致如上所述的接近 效应的加强。
图2A为沿图1中所示的线A-A的截面图。图2B为沿图1中所示的线B"B 的截面图。#器100包括"^Wt底10，作为元件形成区的有源区(active) AA，第一 1^^ (f^f自溪)20,浮置JK^LFG，第《^ ^^30， 械制栅电极CG。
如图1所示多个STI以糸敛形状形^4^#底10上，并且怍为* 隔离区4M 。有源区AA提供斜目邻的SH之间。第一Wl^m 20 i^于所 述有源区AA上。浮置WlFG设置于所ii^一^L^^20上。第~=>*^ 缘溪30设置于所i^置皿FG的Ji4面和,滚面上。控制栅电极CG经由所 ^J^WLM^ 30 i经于所^置^fel FG的Ji^面和,'滚面上。
在STI相邻方向(下文中，^^作沟道f^r向)Dw的截面结构中，作为 有源区AA的侧面部分的t变Wl形成为比所述有源区AA的Ji^面的tJL W0小。结果，在所述有源区AA的侧面形成凹进部分C。在STI相邻方向Dw 的结构的截面中，所^置 1 FG形成为倒T形。所述倒T形上侧的t^L W2比该倒T形下侧的t^L W3小。控制栅电极CG在倒T形的浮置舰FG 的凸出部^"之间。
如图2B中所示，扩絲40形^jM目邻浮置^LFG之间的有源区AA的 表面上。扩絲40之间的沟道"J^li5^ L。如图2A中所示，沟道t^ W0。沟道")^r向DL为STI的延伸方向，并JLil^电荷財絲40之间流动 的方向。沟道t^l方向Dw为与所^i勾ii"M^向DL交叉的方向。附图标己41表示可选的延伸层。
如图2A中所示，由于所ii^置WlFG的上部的￡>1 W2比该浮置 1 的下部的^W3小，所以相邻的浮置WlFG之间的距离W4变，大。因 此，即使由于辦的小型化，^t单元MC之间的距离变鞭小，也能储大 的距离W4。因此，所述控制栅电极CG可以被引A^深的位置。结果，可以 抑制^^单^间的接i^U ，并JL^可以^^所^-^第^fel^M 20 和30的电^^比。
—^M兌，当所述有源区AA和STI的总^L^ W5时，^Mot^^M^的角 ^M"难于减小这一^！ W5。因此，有必要^^LW5中线宽度和间隔宽 度的h她。才^t本实施例，在巻与-间隔狄W5恒定时，通郷成小的浮置栅 极FG的上部的狄W2，可将间隔t^li^为大的。按照这种配置，本发明人 通过^^旨的3ypJ技术已经成功iW小了^ Mt单;^间的接^^,
才W本实施例，所鄉置舰FG包括两种材料。即，在所鄉置舰FG 的虚歉上的部分(凸起)由锗硅构成，而在虚^L下的部分(基部)由多晶 糊成。按照这种配置，如下所述，利用这两种材料的蚀刻狄的不同，可以 容易地形成倒T形的所i^置^feLFG。
才l^^本实施例，在所述方向Dw的结构的截面中，所ii^置WlFG的上 側的t^比所^置^^ FG的下侧的tJL小，因此，&目邻的浮置 1 FG 之间，可以使所述控制栅电极CG无空隙^M真J^!]足够深的位置，按照这种配 置，可以充^k^P制相邻的存储单元MC之间的接^Ofc应。
##本实施例，在沟道^方向Dw的结构的截面图中，所述凹it^C 设置于所述有源区AA的侧壁上。在Dw方向的结构的截面图中，由于该凹进部 分C，作为所述有源区AA的侧面部^t变Wl形成为比所i^"源区AA的 Ji^面的t^LW0小。该凹进部分C的^JL与所^1有源区AA内;i^漏电流流 动的位置相同。特别地，理想的A^斤述凹进部分C形成于与源/漏扩ltg"40相 同深度的位置或更深的位置。"^照这种配置，如下所述，可以减小截止漏电流。
在所i^f源区AA中的锗的>^*在所述有源区AA中形成凹进部分C的深 度处为最大。如果锗层被引A^所iW源区AA的上ii^复，那么如下所述可 以容易地形成所述凹进部分C。由于引入锗来调躲刻速率，因此当蚀刻气体 时，可以用对应于气体 的^^素代絲以^#所述蚀刻速率。下面说明所^#^器100的制妙法。首先，准备图3中所示的半^f^Mt 底10。所述半^N"底10包括半^H^^体(bulk) 11、锗絲(SiGe) 16和 "f^^层17。所述^H^层17iU于所述锗^16上。例如，所述半"f^ 体11和^H^层17分别由单晶硅构成。所述锗硅层16为锗和硅的^^层。所 述j^^底10可以通过捧睹离子注^sJiJ^H"底中并JL^iA后的结构进行热 处理而形成。可选捧地，所述"f^f^N"底10可以通#4^#^体11上混合 鄉成外处长、絲itii一步外触长不賴的单晶硅而形成。锗硅与蚀刻 气体(例如SF6和C4Fs)具有Hi^高的反应率。锗故引入以与所述源/漏扩^ 40的》^1相匹配。当锗硅层16的高度与所述源/漏扩散层40的深^^相匹配Bt^ 够了。 ^^iA^扩散层的形成的顺序无关。例如，所述锗硅层16具有10到 20nm的厚度。当所述锗絲16具有更大的厚度时，SiGe层16的顶部錄变 得离所述衬底10的顶表面太近，而JLit个高度妨碍了接通电t另一方面，当 所述锗硅层16具有更小的厚度时，减小截止漏电流的^变#^小。接下来，柳愤序在所述半"Wt底10上形^^斤鄉一Wl^^ 20、 所^置,FG以及掩^H"料15的材料。所^置 1 FG包括两种材料。 即，所i^置^^LFG的虚线上的上层(凸起)由锗硅层26构成，而虚线下的 下层(基部)由多晶硅层25构成。接下来，如图4中所示，通itf it^斤錄置Wl FG、所錄一 ^ 膜20、所述^^层17以;S^斤述锗絲16,形成^^所述"f^^体ll的多 个沟槽12'例如，^^J所述掩^N"料15作为掩模，通过RIE'姊成所^i勾槽 12。例如，蚀刻气体为SF6或C4Fs。所述锗硅层26的蚀刻速率比多晶硅层25的快。即，所述锗硅层26与蚀刻 气^W比所述多晶硅蜃25高的AJI率。结果，在所^i勾槽12的阵列方向Dw 中的结构的截面中，所述锗硅层26被^iW'J边蚀刻，并J^斤述锗娃层26的 UL形成为比所述多晶絲25的狄小。结果，所鄉置嫩FG的上部的宽 度比所ii^置^LFG的下部的狄小。另夕卜，所述锗船16的蚀刻速率比所述^^层17和所述"f"l^:体11 的蚀刻速率快。结果，在所述方向Dw的结构的截面中，所述锗^:16被^ Ak^刻，并J^斤述凹进部分C形成于所述有源区AA的""#的部分中。如上所述，所鄉置 1 FG和有源区AA可以在形^/斤i4i勾槽的相同的蚀刻工序中形成。接下来，如图5中所示所i^^体17淀积形成于所iiM)槽12内。例如， 所ii^^体17包括氧^^0 4it^^'J子中，所i^fe^体17淀积剖所鄉置 ^IFG的Ji^面。此后，回蚀所i^^体17到所i^f置^lFG的侧壁的中 部(例如，到所述多晶硅层25的Ji^面高度)。通itit种回蚀，也移除了图4 中所示的^"##料15。接下来，所鄉^r^^M30形絲所鄉置嫩FG的Ji4面和侧面上。 然后，控制栅电极CG的材料淀积在所it^二栅电极30上。由于所ii^^体 17被回魁!]浮置WIFG的侧壁的中部，所以所迷控制栅电极CG的材料以自 对准的方式被引AfiJ相邻的浮置WLFG的侧面之间，另外，如图6A中所示，^^Jit^^M^RIE'^^]所述控制栅电极CG ^"浮置WLFG。图6A示出了在沟道"ML^向dl的结构的元件截面图。M 一工序中，所i^置^felFG为每^NHt单元MC而^H^化(individualize )。 接下来，杂质被离子-iA^所ii^源区AA中并退火，从而形錄m41以及 源/漏扩絲40。如图2B中所示，淀积狱层19。 jH^t， 4线/^的方鄉成 接触和布线，从而完成所ii^器跳用于RIE的气M自包含卣^L素的气体，并且合it^自用于制造"f^ 体的气体。在为每^N!"^单元MC而^^置舰FG^N^化的工序中，当4^1 財蚀刻锗硅的'^k^速率的蚀刻气体时，形成如图6B中所示的所鄉置舰 FG，如同在Dw方向的蚀刻。才M^本实施例，^L^衞目对于硅的衬比例，#<^1^^锗硅的蚀刻选择 速率形成所ii^置,FG和凹进部分C。因此，在形成SH的RIE工序中， 所述倒T形的浮置^8^lFG和凹iW分C都可以形成。即，##本实施例的制 造方法，STI、倒T形的浮置WIFG以及有源区AA的凹进部分C可以在一 个RIE工序中同时形成。如Ji^斤述，根据本实施例的制造，器的方法与传统 的制造賴器的方法相匹S&，并且可以^^l贿的工艺容易^ii行。才娥本实施例，在方向Dw的结构的截面中，所i^f置WlFG的上侧的狄比所鄉置 1 FG的下侧的狄小。因此，可以形成m^駭所鄉置^LFG的薄膜。结果，所it^制栅电极CG可以容易地填^^相邻浮置 1 FG之间的足够深的位置。如图7中所示，一^U兑，所述;^jL漏电流拟E^斤述有源区AA的表面特 定^JL Dc的位置流动。；0^斤周知的是，歸所ii^！ Dc絲于所錄源区 AA的杂质分布,^Sit常所述氣ih漏电流的艰lDc在与形M所ii^/漏区中的 源/漏扩絲40的'^JL相同或更深的位置。才娥本实施例，所述凹进部分C设 置于与所i^源区AA内a漏电流流动的^r相同JJ^的位置，结果，可以 消除在所述有源区AA的侧壁附近流动的^jh漏电流。更M地，所述凹进部分C形^所述有源区AA的表面下10nm或更深 的深度处。^^k ，所述凹进郎分C形^^^斤述有源区AA的表面20nm到 30nm的深度，由于所述源7漏扩散层40的深彭E^斤述有源区AA的表面为大约 20nm，因此所述凹i^P分C形;^与所述源/漏扩散层40相同的^。所述凹 进部分C的开口t^和^^别为大约9nm。重要的是注意到即使当所述凹进 部分C形^y^E^斤述有源区AA的表面10nm或更深(20nm到30nm)时，对 于通it/斤述有源区AA表面的接通电流的流动没有不利的影响。接通电琉^E 所^源区AA的表面小于10nm的浅位置流动。因此，当所述凹进部分C形 M比所述有源区AA表面深的位置时，所i^^通电流不^^减小。当所i^置WlFG的底部^JLW3 "&^7实质上等于所述有源区AA的 Ji4面的奴W0时，或者当W3i5^大于W0时，即，当所鄉置WLFG 和所述有源区AA的相面对的面积没有减小时，所述4^漏电流不增加。因此， 当提供所述凹i^分C时，可以充^W小所述肚漏电流。即，可以通欲 合所迷倒T形的浮置WlFG和所述凹进部分C改善所述S因lt (第二实施例)在图8中所示的根提第二实施例的NAND快闪，器200中，在方向Dw 的结构的截面中所^置^IFG形成为梯形。根悟第二实施例NAND快闪存 储器的^#构与根提第一实施例的那些结构相同。所i^置WLFG的上侧和下侧是平e^,并且下侧的3tlW3大于上侧 的^JL W2。当所述下侧的M W3 ^^7实质上等于所述有源区AA的上侧 的WLWO时，或当W3iS^;大于W0时，所述截止漏电流不增加。因此， 当提供所述凹进部分C时，如同在第一实施例中一样，所述^漏电^^f圣变 捧艮小。结果，可以减小所述截止漏电流。通常，当调，刻条件时，所i^置,FG的侧壁变^i锥形(forwardtapered shape )。即，所i^置WlFG的侧面的宽度>^01部到底部变大。作为调整所iiJL锥体的倾斜角e的另-~#方法，可以引入^ L素(例如 锗)。例如，包含在淀积气体中的锗的:^^比率在淀积所錄置 1#料工序的 开始时^^低，并且之后，辦混合比率^^逐渐变大。结果，在所鄉 置舰FG的底^^l^^低，并且向着上部变大。选择与辦AJI率比与 硅的^JI率高的蚀刻气体。按照这种配置，所iiiL锥体的倾斜角e变大。才^t第二实施例的M制i^T法可以与^^第一实施例的所述制il^r法相 同。结果，从第二实施例可以获得务似于第一实施例的效果。 (第三实施例)在图9中所示的才娘第三实施例的NAND快闪M器300中，在方向Dw 的结构的截面中，所^置^feLFG的底部(基部)形成为渐变的锥形。才娥 第三实施例的NAND快闪^器的，结构与根据第一实施例的那些结构相 同。所ii^置Wl FG的下侧的^JL W3比所^置*^1 FG的上侧的￡>1 W2宽。当所述下侧的t^ W3 "&^7实质上等于所述有源区AA的上侧的宽 度W0时，或当W3"&^大于W0时，所述肚漏电;;Wt加。因此，当提 供所述凹进部分C时，如同在第一实施例中一样，可以减小所述^漏电流。为了调整所^f置,FG的基部的正锥体的倾斜角e， ^^定积^斤述浮置 栅^f料的工序开始时，减小包含在所必定积气体中的锗的混合比率，并且之 后，iW增加锗的^^比率。在淀积工序的中间，所述锗的^^比率为常数。 ^^照it一配置，^|^1在所^置 FG的J^部的;^部为4氐，并且向所述 JJp的上部变大。另夕卜，^J^斤i^f置WlFG的凸出部的锗的 ^7常数。结 果，在形成图4中所述沟槽12的时候，仅^^斤it^部的侧面被蚀刻而a渐变 的锥体。##第三实施例的其他制^法可以与#^第一实施例的所述制^法相 似。结果，从第三实施例可以获得类似于第一实施例的效果。图10示出了所i^f置 1 FG的自电位VFG和所#散层40中流动的 漏电流Id之间的关系。图10示出了^^I图7中所示具有凹进部分C的^ft单 元MC的结果。可以AUl个图中知道当所述^l电压VFG为大约-0,75V时， 所ii^ft单元MC变为^ih状态。Ail个图可知，才娥第一到第三实施例的Id小于才H^贿例子的Id。这 :^At根椐第一到第三实施例的所述截止漏电流小于^^传统例子的截止漏电 流。才條第一到第三实施例，所述凹进部分c形成于所述截止漏电流流动的位置，靠近所述有源区AA的侧壁。结果，可以防止所述^漏电流的增加。另一方面，##这些实施例，在方向Dw的结构的截面中，所^置, FG的底部的t^W3等于或大于所i^源区AA的上侧的t^W0。结果，由 于所i^置Wl FG的M面面对所述有源区AA的^Kh^面，因此所述截 止漏电流不^t加。如Ji^斤述，当具有^^部的浮置WIFG与所述有源区AA 的凹进部分C相结合时，可以^^^ft单元MC的S因数较小。结果，可以改^l"所ii^^单元Mc的^Nr性。对于賴域^^A员来说，附加的优点^HI^A^易躯'J的。因此，本发 明在痴艮宽的方面不限于这里示出以及说明的M的细节以及^4性的实施例。因此，可以不脱离由所附;M'J要求以及其等同的^M^方案所限定的本发明的总体发明构思的^N申和范围而作出M^c
权利要求
1、一种非易失性半导体存储器器件，包括半导体衬底；多个元件隔离区，形成在所述半导体衬底中；元件形成区，设置于相邻的元件隔离区之间，所述元件形成区在所述元件形成区的侧表面中具有凹进部分，使得在沿着元件隔离区的相邻方向的截面中所述元件形成区的上表面之下的部分的宽度小于所述元件形成区的上表面的宽度；第一栅极绝缘膜，设置于所述元件形成区上；浮置栅极，设置于所述第一栅极绝缘膜上；第二栅极绝缘膜，设置于所述浮置栅极的上表面和侧表面上；以及控制栅电极，隔着所述第二栅极绝缘膜设置于所述浮置栅极的所述上表面和侧表面上，其中在沿着所述元件隔离区的相邻方向的所述截面中，所述浮置栅极的上侧的宽度小于所述浮置栅极的下侧的宽度。
2、 才M^5U，J^"求1的^K其中所^置Wl具有第一第二元素，并^^斤*置 1的第一元素的^* 在所^f置Wl的上部》b^下部高。
3、 ^!^5U，]J^求2的^K其中 所^一元素为锗，而所^^^iL素为硅。
4、 #^^'澳求l的IW，其中所鉼置舰形成为倒T形。
5、 ^^^^J^求4的IW，其中所迷倒T形的浮置Wl的上部的凸出部由锗硅构成，而所*置 1的下 部的基部由多晶硅构成。
6、 ##似'漆求1的M，其中所^置Wl形成为梯形，并_0^斤*置 1的上侧和下侧平行。
7、 ^^拟，JJ^求l的m，其中 所^t^W成区包括第"^第二元素，并且在沿着所述元件隔离区的相邵方向的所述截面中，所述第-元素的含量比率在形成所述凹送绑分的深度处最大。
8、椒居权利要求7的器件，其中所述第叶元素为锗，而所述第二元素为毯
9、才助酥呀日要求1的器件，还包括设置于所述浮置栅极的两侧的扩散层，其中在沿着所述元件隔离区的相邻方向的所递截面中，形成所述凹团绑分的深度等于或深于在所述浮置栅极的末端处所述扩散层的深度。
10、才助酥呀月要求1的器件，其中所过洲卜易失性半导体存储器器件为NAND快闪存储器.
11、-种制造非易失性半导体存储器器件的方法，包拾在半导体衬底止形成第叫栅极绝缘膜；在所述第叫栅极绝缘膜上淀积浮置栅极材粉通过穿通所述浮置栅极材料和第川栅极绝缘膜形成到达所述半导体衬底的多个沟槽，同时性刻所述浮置栅极的狈味面以形阅孚置栅极，以使在沿着所述沟槽的阵列方向的截面中所述浮置栅极的上侧的宽度小于所述浮置栅极的下侧的宽度，并且同时形成元件形成区，在所述元件形成区的狈昧面具有凹州娜分，侧寻在沿着所述沟槽的阵列方向的截面中所述元件形成区的上表面之下的部分的宽度小于所述元件形成区的上表面的宽度；通过在所述沟槽内填充绝缘体形成元件隔离区；在所述浮置栅极的上表面承咖味面上形成第二栅极绝缘膜；以及在所述第二翎极绝缘膜..上淀积控制栅电极利喇、
12、才助酥呀悟求n的方法，其中在淀积所邀孚置栅极材料时，在所述第-栅极绝缘膜上淀积下层材料，接下来在所述下层材料止淀积上层材料，所述上层材料与所述浮置栅极材料的蚀刻气体的反应率比所述下层材料与所述浮置栅极材料的蚀刻气体的反应率高，并且在形成所也句槽时，蚀刻所述上层材料和所述下层材料，羌民蚀刻所澎孚置栅极的狈味面，以使在.沿着所述沟槽的阵列方向的截面中，所述浮置栅极的上侧的宽度小于所述浮置栅极下侧的宽度。
13、 才^^M'JJ^求11的方法，其中在淀树鄉置 #料时，在淀树斤鄉置 1#料的工序开始时包含在所ii^定积气体中的第一元素的混合比率被i5^;低于所錄二元素的混合比 率，并且^，所i^一元素的濕合比率i^f增加并JL;斤i^二无素的濕合比 率，减小，所^二元素与扭刻气体的A^率比所i^一元素与^fei^气体的 雄顿，在形成所必勾槽时， >所鄉置 1的所述,'滚面，以^^沿着所iiJ勾 槽的阵列方向的截面中所#置栅汰的上侧的^^变得比所#置栅級的下侧 的H小。
14、 ^!I^U'J^求13的方法，其中 所*一元素为锗，而所絲二元素为歧
15、 才M^5U'J要求11的方法，其中向所述"^f"^t底中^A^^L素，以在所述^Wt底中形成引入了所 ^^L素的濕r^层，所^^L素与所述^N^H"底的蚀刻气体的A^率比 所述^Wt底与所述^H^t底的蚀刻气体的AJL率高，在形成所必勾槽时，通过穿珊鄉置舰、所錄一Wi&4M、所述 半"f^Mt底以;S^斤ii^^层，形成到ii^斤i^a^层之下的所述"f^H"底的沟槽，并且在沿着所述沟槽的阵列方向的截面中，所ii^^N^成区的侧面的宽度净皮形 成为小于在所必^^^is^f所^L件形成区的J^面的t^。
16、 # ^']^求15的方法，其中 所述^Wt底为硅衬底，而所i^^L素为锗。
17、 推据^f，J^求11的方法，其中在形成所鄉置 1^,在所錄置舰的两侧形錄絲，并且 形#所^^^件形成区,'滚面上的所述凹进部分等于或深于在所*置栅 极的^的所ii^M的^^。
18、 根据拟，JJNUl的方法，其中 所述非易失性^f^M^器糾为NAND快闪絲器。
19、 才M^^'J^求11的方法，其中所5iit件形成区和所^置W^P在同"H^刻工序中形成。
全文摘要
本发明涉及一种非易失性半导体存储器及其制造方法，该存储器包括在有源区(AA)的侧面中有凹进部分的元件形成区，使得在沿着STI的相邻方向的截面中在AA的上表面之下的部分的宽度小于AA的上表面的宽度；位于AA上的第一栅极绝缘膜；位于第一栅极绝缘膜上的浮置栅极；位于所述浮置栅极的上表面和侧表面上的第二栅极绝缘膜；以及隔着所述第二栅极绝缘膜位于所述浮置栅极的上表面和所述侧表面上的控制栅极，其中在沿着STI的相邻方向的截面中所述浮置栅极的上侧的宽度小于其下侧的宽度。
文档编号H01L21/336GK101257025SQ200710169178
公开日2008年9月3日 申请日期2007年11月7日 优先权日2006年11月7日
发明者渡边浩志 申请人:株式会社东芝