专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及收纳在系统级封装(以下称为"SiP")内的动态随机存 取存储器(以下称为"DRAM")等的半导体存储装置，例如与多个位对 应的数据输入输出用的焊盘、电源供给用的焊盘以及进行数据写入/读出 等的控制的输入输出控制电路等的布局结构。
背景技术：
以往，作为具有与多个位对应的数据焊盘的半导体存储装置的布局 例，例如有如下文献等中记载的布局。
专利文献1日本特开平7—202145号公报
专利文献2日本特幵平8—316436号公报
在专利文献1中记载了一种半导体集成电路装置，该装置通过在外 周侧的接合焊盘与外部区域之间配置输出块来消除剩余区域，縮小芯片 尺寸。并且，在专利文献2中记载了一种半导体存储装置，该装置使邻 接的2个N沟道型MOS晶体管(以下称为"NMOS")的源极公共连接， 减少芯片上的NMOS的专有面积来縮小芯片尺寸。
图2是示出专利文献1、 2等中记载的现有的半导体存储装置的例子 的概略布局图。
该半导体存储装置的整体呈芯片状，具有大致方形的基板10。在基 板10上，在外周的一边附近配置有进行数据存储的存储器阵列部11。该 存储器阵列部11由多个存储器单元构成，整体形状采用横宽U、纵宽 L2的大致方形。在与存储器阵列部11对置的一边附近，沿着该一边配置 有进行数据输入输出的多个数据焊盘12 (二12 — l 12—n)。
该多个数据焊盘12呈大致方形，经由数据线15与未作图示的控制 半导体存储装置的外部电路连接。并且，经由发送数据的信号布线16，
沿着多个数据焊盘12，与配置在其内侧的多个输入输出控制电路13 (二
13 — l 13—n)连接。
多个输入输出控制电路13是控制所输入的数据，控制经由信号布线 17向存储器阵列部11写入并从存储器阵列部11经由信号布线17读出的 数据，并输出该数据的电路，具有由未作图示的输出用的NMOS和P沟 道型MOS晶体管(以下称为"PMOS")构成的互补型MOS晶体管(以 下称为"CMOS")。该多个输入输出控制电路13经由信号布线17与存储 器阵列部11连接，并经由用于进行电源供给的电源布线18与电源焊盘 14—1、 14一2连接。
电源焊盘14—1、 14一2是接受来自外部电源的电源供给的端子，呈 大致方形，沿着多个数据焊盘12的附近的一边配置。并且，电源焊盘14 一l、 14—2经由电源线19与未作图示的外部电源的电源电压端子VDD、 VSS连接。
下面，对图2的半导体存储装置的动作进行说明。 数据从未作图示的控制半导体存储装置的外部电路经由多个数据焊 盘12被输入到多个输入输出控制电路13。所输入的数据由输入输出控制 电路13控制，并被写入到存储器阵列部14。所写入的数据由输入输出控 制电路13读出。所读出的数据经由数据焊盘12被输出到未作图示的CPU 等的外部电路。
然而，在图2的半导体存储装置中，具有以下课题。 尽管通过半导体制造工序的细微化，可縮小存储器阵列部11的布局 尺寸，然而关于被引线接合的数据焊盘12，由于受到引线接合装置的机 械制约，因而不能缩短表示数据焊盘12—1和12—2之间的距离的焊盘 间距。
为了解决该课题，提出了利用例如专利文献1的技术。在该专利文 献1中，考虑了使多个数据焊盘12采用外周侧和内周侧的2级结构，来 縮短焯盘形成区域12S的横宽。然而，在采用2级结构的情况下，焊盘 形成区域12S的纵宽倍增，芯片尺寸增大。为了縮小芯片尺寸，考虑了 縮短数据焊盘12与输入输出控制电路13的距离。
然而，尽管可利用剩余区域来縮短外周侧的数据焊盘12与输入输出 控制电路13的距离，然而由于没有剩余区域，因而縮短内周侧的数据焊
盘12与输入输出控制电路13的距离是困难的。并且，具有以下课题， 即当数据焊盘12与输入输出控制电路13的距离近时，由于来自数据 焊盘12的噪音影响而使输入输出控制电路13的电气特性劣化。因此， 解决上述课题是困难的。
发明内容
本发明的半导体存储装置具有存储器阵列部，其配置在大致方形 的基板上，并由进行数据存储的多个存储器单元构成；多个第1焊盘， 其在上述基板的外周的一边附近沿着该一边配置；多个第2焊盘，其沿 着上述多个第1焊盘配置在其内侧；多个第l输出晶体管，其分别配置 在上述多个第1焊盘的附近，并将来自上述存储器阵列部的读出数据分 别输出到上述多个第1焊盘；以及多个第2输出晶体管，其分别配置在 上述多个第2焊盘的附近，并将来自上述存储器阵列部的读出数据分别 输出到上述多个第2焊盘。
上述第1输出晶体管由第1互补型晶体管构成，上述第2输出晶体 管由第2互补型晶体管构成，上述第1互补型晶体管由第1导电型的第1 晶体管和第2导电型的第2晶体管构成，上述第2互补型晶体管由第1 导电型的第3晶体管和第2导电型的第4晶体管构成。
根据本发明的半导体存储装置，沿着多个第1焊盘在其内侧配置多 个第2焊盘，并在第1焊盘和第2焊盘的附近配置第1晶体管、第2晶 体管、第3晶体管以及第4晶体管，从而没有剩余区域，可缩小芯片尺 寸。
图1是示出本发明的实施例1中的半导体存储装置的概略布局图。 图2是示出现有的半导体存储装置的例子的概略布局图。 图3是示出图1中的输入输出控制电路30的图。
图4是示出本发明的实施例2中的半导体存储装置的概略布局图。
具体实施例方式
1在半导体存储装置中具有存储器阵列部，其配置在基板上，并进 行数据存储；多个第1焊盘，其沿着上述基板的外周的一边配置；多个 第2焊盘，其沿着上述多个第1焊盘配置在其内侧；多个第1晶体管， 其分别配置在上述多个第1焊盘的附近；多个第2晶体管，其针对上述 多个第1焊盘配置在与上述多个第1晶体管对置的位置上；多个第3晶 体管，其分别配置在上述多个第2焊盘的附近；以及多个第4晶体管，
其针对上述多个第3焊盘配置在与上述多个第2晶体管对置的位置上。
实施例1
(实施例1的结构)
图1 (a)、 (b)是示出本发明的实施例1中的半导体存储装置的概略 布局图，该图(a)是示出半导体存储装置的图，以及该图(b)是X部 分的放大图。
该半导体存储装置由例如DRAM构成，其整体呈芯片状，具有大致 方形的基板20。在基板20上，在外周的一边附近配置有进行数据存储的 存储器阵列部21。该存储器阵列部21呈大致方形，并由存储有数据的存 储器单元块21a (二21a—l 21a—n)以及根据地址信息选择存储器单元 块21a的子阵列块21b (二21b—l 21b—n)构成，
子阵列块21b，尽管省略了内部结构的图示，然而具有根据行地 址信息选择存储器单元块21a的行地址解码器，根据列地址信息选择存 储器单元块21a的列地址解码器，以及将存储在存储器单元块21a内的 数据放大到逻辑电平来输出的读出放大器等。并且，子阵列块21b经由 用于进行数据发送的信号布线26，与沿着存储器阵列部21配置的多个输 入输出控制电路30 (=30—1 30—n)连接。
多个输入输出控制电路30是控制所输入的数据，控制向存储器阵列 部11写入并从存储器阵列部11读出的数据，并输出该数据的电路。多 个输入输出控制电路30经由信号布线25与第1焊盘(例如数据焊盘)
22a (=22a—l 22a—n)和第2焊盘(例如数据焊盘)22b (二22b — l 22b—n)连接，并经由电源布线27与电源焊盘23 — 1、 23—2连接。
多个数据焊盘22a在与存储器阵列部21对置的一边附近，沿着该一 边配置，并具有大致长方形的形状，以使引线接合的接合位置具有裕量。 多个数据焊盘22a经由信号布线25与第1晶体管(例如PMOS) 27a (= 27a—l 27a—n)和第2晶体管(例如NMOS) 28a ( =28a—1 28a—n) 连接，是针对未作图示的控制半导体存储装置的外部电路，经由数据线 24进行数据输入输出的端子。
多个数据焊盘22b沿着多个数据焊盘21a配置在其内侧，呈大致正 方形，针对未作图示的控制半导体存储装置的外部电路，经由数据线24 进行数据输入输出。该多个数据焊盘22b经由信号布线25与第3晶体管 (例如PMOS) 27b (二27b—l 27b—n)和第4晶体管(例如NMOS) 28b (二28b—l 28b—n)连接。
NMOS28a、 28b配置在数据焊盘22a、 22b之间，与信号布线25连 接，是用于输出数据的元件。
PMOS27a、 27b配置在数据焊盘22a、 22b的附近、且针对数据焊盘 22a、 22b与NMOS 28a、 28b对置的位置上，NMOS 28a、 28b与信号布 线25连接，是用于输出数据的元件。PMOS 27a、 27b由于沟道长度扩宽， 以便以与NMOS28a、 28b相同的电压驱动，因而形状比NMOS 28a、 28b 大。
电源焊盘23 — 1、 23—2是接受来自外部电源的电源供给的端子，呈 大致方形，沿着多个数据焊盘22a的附近的一边配置。该电源焊盘23 — 1 、 23 — 2经由电源线28与未作图示的外部电源的电源电压端子VDD、 VSS 连接。
图3 (a)、 (b)是示出图1中的输入输出控制电路30的图，该图(a) 是示出输入输出控制电路30的概略电路结构的图，以及该图(b)是示 出输入输出控制电路30的概略布局的图。
输入输出控制电路30具有输出控制信号的控制电路33。该控制电 路33与输入缓冲器31、写入驱动器32、读出放大器34以及输出缓冲器
35连接，并配置在输入输出控制电路30的中央。输入缓冲器31是根据 控制信号保持从数据焊盘22a所输入的数据的电路，其输出侧连接有写 入驱动器32，输入缓冲器31配置在数据焊盘22a侧。写入驱动器32是 根据控制信号驱动保持在输入缓冲器31内的数据并将该数据写入到存储 器阵列部21内的电路，配置在输入缓冲器31与存储器阵列部32之间。
读出放大器34是根据控制信号读取存储在存储器阵列部21内的数 据并将该数据放大来输出的电路，其输出侧连接有输出缓冲器35，读出 放大器34配置在与输入缓冲器31对置的位置上。输出缓冲器35是根据 控制信号保持从存储器阵列部21所读出的数据的电路，其输出侧连接有 PMOS 27a、 PMOS 27b、 NMOS 28a以及NMOS 28b，输出缓冲器35配 置在与写入驱动器32对置的位置上。
(实施例1的动作)
数据从未作图示的控制半导体存储装置的外部电路经由多个数据焊 盘22a、 22b被输入到多个输入输出控制电路30。所输入的数据根据控制 信号被保持在输入缓冲器31内。所保持的数据根据控制信号由写入驱动 器32驱动，并被输出到存储器阵列部21。所输出的数据根据地址信息被 写入和存储在由存储器阵列部21内的行地址解码器和列地址解码器所选 择的存储器单元块21a内。
所存储的数据根据控制信号由读出放大器34放大并读取。所读取的 数据根据控制信号被保持在输出缓冲器35内。所保持的数据根据控制信 号被输出到PMOS 27a、 PMOS 27b、 NMOS 28a以及NMOS 28b。当数据 是"L"时，PMOS27a、 27b处于导通状态，所输出的数据被输出到数据 焊盘22a、 22b。当数据是"H"时，NMOS 28a和NMOS 28b处于导通 状态，数据不被输出。
(实施例1的效果)
根据本实施例1的半导体存储装置，沿着多个数据焊盘31a在其内 侧配置进行数据输入输出的多个数据焊盘31b，在数据焊盘31a、 31b的 附近配置PMOS 36a、 PMOS 36b、 NMOS 37a以及NMOS 37b，因而具有 以下(A) (D)的效果。
(A) 可縮短数据焊盘27a、 27b的焊盘形成区域的横宽。因此，没 有剩余区域，可縮小芯片尺寸。
(B) 由于在多个数据焊盘22a与多个数据焊盘22b的焊盘间配置了 NMOS 28a、 28b，因而在多个数据焊盘22a和多个数据焊盘22b的焊盘 间没有剩余区域，多个数据焊盘22a和输入输出控制电路30的焊盘间距 缩短，可缩小芯片尺寸。
(C) 输入输出控制电路30和存储器阵列部35的布线縮短，布线的 电阻值降低，从而可实现数据转发的高速化。
(D) 由于将PMOS 36a、 PMOS 36b、 NMOS 37a以及丽OS 37b 与输入输出控制电路30分离来配置，因而可减少噪音影响。
实施例2
(实施例2的结构)
图4是示出本发明的实施例2中的半导体存储装置的概略布局图， 对与表示实施例1的图1中的要素公共的要素附上公共符号。
该半导体存储装置由例如DRAM构成，其整体呈芯片状，具有与实 施例1的基板20不同的基板20A。基板20A与实施例1的不同点是，取 代电源焊盘23 — 1、 23 — 2而设置有多个电源焊盘41a (二41a—l 41a— n)和多个电源焊盘41b (二41b—l 41b—n)，并且设置有多个静电放电 保护元件(以下称为"ESD，，) 42a (二42a—1 42a—n)、 ESD 42b (二42b 一l 42b—n)、 ESD43a(二43a—l 43a—n)以及ESD 43b ( 二43b—1 43b—n)。
多个电源焊盘41a配置成在各焊盘间配置二个数据焊盘31a，并具有 大致长方形的形状，以使引线接合的接合位置具有裕量。该电源焊盘41a 是接受来自外部电源的电源供给的端子，经由电源线28与未作图示的外 部电源的电源电压端子连接，并与PMOS36a、 NMOS 37a、 ESD 42a以 及输入输出控制电路32连接。
多个电源焊盘41b在各焊盘间配置二个数据焊盘31b，并针对多个 电源焊盘41a，在其配置方向错开l个焊盘来配置，具有大致正方形的形 状。该电源焊盘41b是接受来自外部电源的电源供给的端子，经由电源线28与未作图示的外部电源的电源电压端子连接，并与PMOS 36b、 NMOS 37b、 ESD 42b以及输入输出控制电路32连接。
ESD 42a、 42b配置在电源焊盘41a、 42b的附近，是保护半导体存 储装置不受静电影响的元件。ESD 43a、 43b配置在数据焊盘31a、 31b 的附近，与数据焊盘31a、 31b连接，是保护半导体存储装置不受静电影 响的元件。
(实施例2的动作)
本实施例2的半导体存储装置的动作与实施例1的半导体存储装置 的动作相同。
(实施例2的效果)
根据本实施例2的半导体存储装置，在多个数据焊盘31a、 31b的焊 盘间配置多个电源焊盘41a、 42b，并且设置ESD42a、 42b、 43a、 43b，
因而除了实施例1的效果以外，还具有以下效果。
通过在相同方向以电源线28、数据线24、数据线24、电源线28这
种形式拉出，可减少数据间的互感，具有减少反向数据输出时由电感引 起的输出变弱的效果。
并且，通过设置ESD42a、 42b、 43a、 43b，可保护半导体装置不受
静电影响。
(变形例)
本发明不限于上述实施例1、 2，可实现各种利用方式或变形。作为 该利用方式或变形例，例如有以下(1) (5)的利用方式或变形例。
(1) 在实施例l、 2中，以DRAM为例作了说明，然而还能应用于 静态随机存取存储器等的半导体存储装置。
(2) 在实施例1、 2中，数据焊盘31a、 31b和电源焊盘41a、 41b
的形状是长方形或正方形，然而只要是大致方形的形状即可。
(3) 在实施例1、 2中，可以在配置有数据焊盘31a、 31b的一边的
对边附近配置无连接的接合假焊盘。通过对接合假焊盘实施接合，可防 止在接合时芯片倾斜。
(4) 在实施例l、 2中，作为输出用的晶体管，使用了PMOS36a、 PMOS36b、 NMOS37a以及NMOS37b，然而可以使用CMOS。
(5)在实施例2中，多个电源焊盘41b针对多个电源焊盘41a的配 置方向错开1个焊盘来配置，然而可以反方向错开。
权利要求
1.一种半导体存储装置，其特征在于，该半导体存储装置具有存储器阵列部，其配置在大致方形的基板上，并由进行数据存储的多个存储器单元构成；多个第1焊盘，其在上述基板的外周的一边附近沿着该一边配置；多个第2焊盘，其沿着上述多个第1焊盘配置在其内侧；多个第1输出晶体管，其分别配置在上述多个第1焊盘的附近，并将来自上述存储器阵列部的读出数据分别输出到上述多个第1焊盘；以及多个第2输出晶体管，其分别配置在上述多个第2焊盘的附近，并将来自上述存储器阵列部的读出数据分别输出到上述多个第2焊盘；上述第1输出晶体管由第1互补型晶体管构成，上述第2输出晶体管由第2互补型晶体管构成，上述第1互补型晶体管由第1导电型的第1晶体管和第2导电型的第2晶体管构成，上述第2互补型晶体管由第1导电型的第3晶体管和第2导电型的第4晶体管构成。
2. 根据权利要求1所述的半导体存储装置，其特征在于，上述第l 晶体管和上述第2晶体管配置在相对于上述第1焊盘对置的位置上，上 述第3晶体管和上述第4晶体管配置在相对于上述第2焊盘对置的位置 上。
3. 根据权利要求1或2所述的半导体存储装置，其特征在于，上述 各第1焊盘和上述各第2焊盘的尺寸不同。
4. 根据权利要求1 3中的任一项所述的半导体存储装置，其特征 在于，上述多个第2焊盘相对于上述多个第1焊盘的配置方向错开配置。
5. 根据权利要求1 4中的任一项所述的半导体存储装置，其特征 在于，上述第1焊盘是数据输入输出用的第1焊盘，上述第2焊盘是数 据输入输出用的第2焊盘；该半导体存储装置设置有多个输入输出控制电路，该多个输入输出 控制电路配置在上述第2焊盘的内侧，控制来自上述第1和第2焊盘的输入数据向上述存储器阵列部的写入，并控制来自上述存储器阵列部的 读出数据向上述第1和第2输出晶体管的输出。
6.根据权利要求1 5中的任一项所述的半导体存储装置，其特征 在于，在上述多个第1焊盘中的各第1焊盘之间分别配设有1个或多个第1电源焊盘，而且在上述多个第2焊盘中的各第2焊盘之间分别配设 有1个或多个第2电源焊盘。
全文摘要
本发明提供一种半导体存储装置，其削减芯片平面上的剩余区域，缩小芯片尺寸。进行数据输入输出的多个数据焊盘(22a)在基板(20)的外周的一边附近沿着该一边配置，并且沿着多个数据焊盘(22a)在其内侧配置有进行数据输入输出的多个数据焊盘(22b)。用于输出数据的NMOS(28a、28b)配置在数据焊盘(22a、22b)之间，并且用于输出数据的PMOS(27a、27b)配置在数据焊盘(22a、22b)的附近与NMOS(28a、28b)对置的位置。
文档编号H01L27/02GK101197365SQ200710188798
公开日2008年6月11日 申请日期2007年11月20日 优先权日2006年12月5日
发明者那须信敬 申请人:冲电气工业株式会社