半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及可在使用在一个封装中实现性能、品质、工艺等特征不同
的多个半导体芯片的多芯片封装(MCP: Multi-Chip Package)的半导体 器件中应用的如下技术
能够进行高密度安装的技术
能够进行三维安装的技术
能容易地与通用的半导体器件(CPU、 DSP、 DRAM、 Flash存储器、 电源、驱动器、特制LSI、模拟IC)、电子部件等连接的技术
(不需要最短距离连接、高速化、降低噪声、最佳连接、连接技术秘
密)
，灵活技术(芯片的组合的自由度高、封装后能成为多芯片，即密封 半导体芯片后或在印刷基板上安装半导体芯片后能成为多芯片结构的技 术)
背景技术：
近年来，随着大规模集成电路(LSI, Large Scale Integration)的 高功能化、高性能化，面向特定用途的半导体工艺、电路元件逐步多样化。 其结果，为了实现高密度安装、成本降低，正加大推进LSI化系统整体的 系统级芯片(S0C， System 0n Chip)。但是，为了在同一芯片中实现系统 所需的各种各样的功能、性能的SOC的研发中，由于需要通过l芯片、即 相同的工艺实现模拟电路和数字电路的混在、高速电路和低速电路的混 在、高耐压电路和低耐压电路的混在、高功率电路和低功率电路的混在、 特制电路和通用电路(CPU、 DSP、 DRAM、 Flash存储器、电源、驱动器、 特制LSI、模拟IC、电子部件等)的混在等，最佳的工艺不同的各种各样 的电路、即性能、品质、成本相反的电路，就需要很大的研发投资和长的 研发时间。作为解决这些问题的手段，在多品种少量生产中可使用MCP结构的半导体器件。为此，提案有各种各样的MCP结构的半导体器件。
例如，在专利文献1中，公开了重合多个半导体芯片以使半导体芯片 的表面彼此相对，将多个半导体芯片结合在2层叠层结构上的芯片上芯片 结构的半导体器件。在此发明中，特征为准备形成了预定的布线图形的绝 缘膜，使第1半导体芯片和第2半导体芯片重合以便将上述绝缘膜夹在中 间，能够使电极配置间隔不同的各个半导体芯片重合结合。
此外，在专利文献2中，特征为在用柔软电缆一连串地连接多个基板
的状态下将它们相互层叠，同时在各基板中在至少彼此相对的面上分别安
装半导体芯片，并且使多个基板在这些半导体芯片相互间粘接保持；以及 在配置在最外层的基板上设置用于在母板上进行安装的外部连接端子；能 够使不导致半导体芯片直接接触的情况下使相互间隔为最小限度，同时能 够通过配置在最外层的基板的外部连接端子将半导体模块安装在母板上。
此外，在专利文献3中，提供一种小型并且薄型、可层叠的精细间隔 球阵歹ij (FBGA， Fin印itch Ball Grid Array)型半导体器件，其特征在 于具有在一主表面及另一主表面的两面上形成了多个布线的封装基板； 搭载在此封装基板的一主表面上、与形成在该一主表面上的布线电连接的 半导体芯片；覆盖该半导体芯片和形成在一主表面上的布线的一部分的密 封用树脂；沿上述封装基板的另一主表面的周边设置的加固框；连接到形 成在上述封装基板的一主表面上的布线的多个凸起；通过上述封装基板的 通孔连接一主表面的布线和另一主表面的布线的通孔布线；以及在上述封 装基板的另一主表面上搭载用的焊接区部。即，由于设置了多个搭载用焊 接区部，所以就能够在1个半导体器件的安装面积上安装多个半导体器 件，除实现向小型化外形尺寸的平面方向的高密度化外，还能够实现向三 维方向的高密度化。
此外，在专利文献4中，特征为，具有在第1面上设置第1半导体芯 片、在作为第1面的相反面的第2面上配置外引线的封装基板，在封装基 板的第2面上配置第2半导体芯片；通过在一个封装基板的两面上配置第 l及第2半导体芯片，在提高半导体器件的安装效率的同时，还将半导体 器件的占有面积降低到CSP的程度。并且，通过夹持封装基板接近地配置 第1半导体芯片和第2半导体芯片，来缩短第1半导体芯片和第2半导体芯片的布线距离，由此可使半导体器件的性能提高。
此外，在专利文献5中，特征为通过使引线指示结构、形成了比引线 的厚度高的突起电极的相同尺寸的第2半导体元件相对、将突起电极与第 1半导体元件的电极连接，来在连接到引线指示结构上的引线等的第1半
导体元件之上层叠安装多个半导体元件；能够不受各个半导体元件的形
状、位置关系的制约，进行多种形状的半导体元件的层叠安装。
此外，在专利文献6中，其特征为第1半导体芯片相互连接在基板上
的第1导电性描图上、并且封装本体被形成在第1半导体芯片及上述描图
的一部分的周围，第2半导体芯片相互连接在基板的第2面上的第2描图 上、第2封装本体被形成在第2半导体芯片及上述描图的一部分的周围， 同时在第2封装本体的周围的第2描图的露出部分连结焊料球、对各半导 体芯片确立外部电压及地连接；能够不增大完全地进行封装的装置的尺 寸、以低价格实现多芯片模块，此外能以低价格提供小型的外铸模形多芯 片半导体器件。
在专利文献7中，能够提供层叠所希望的半导体芯片并薄型化了的叠 层封装，该叠层封装是由具备上封装及下封装的多个叠层封装构成的多芯 片封装，其特征为，上封装及下封装包括具有在中央开放的凹处及金属 图形的连接基板，安装在连接基板上的至少一个半导体芯片，形成在连接 基板上的多个金属图形，电连接键合焊盘和连接基板焊盘的多个焊接线-， 各封装通过上封装的连接基板与下封装电连接。
此外，在专利文献8中，提供一种即使是在上部芯片与下部芯片相比 非常大的情况下也不会发生释放延迟这样的、具备下部芯片的安装空间的
多芯片封装，其特征为包括包含在上表面上形成的多个基板键合焊盘的 基板；安装在上述基板上的至少一个第l半导体芯片；具备在下表面上设 置至少一个第1半导体芯片的至少1个三维空间、利用上述至少一个三维 空间以包含上述至少一个第1半导体芯片的状态安装在上述基板上的至 少一个第2半导体芯片。并且，下部芯片能够从上部芯片隔离，即使在设 置了多个下部芯片的情况下，也能够防止该干涉。
专利文献1: JP特开2000-252408号公报
专利文献2: JP特开2003-133518号公报专利文献3: JP特开2000-243867号公报 专利文献4: JP特开H10-284544号公报 专利文献5: JP特开H08-125112号公报 专利文献6: JP特开H06-077398号公报 专利文献7: JP特开2005-005709号公报 专利文献8: JP特开2005-203776号公报
但是，在上述的现有MCP结构的半导体器件中，除必须研发MCP专用 的半导体芯片，开发专用封装耗费工作量，耗费与开发常规的半导体器件 相同的时间和工作量外，还存在与SOC相比价格显著提高这样的问题，在 封装密封后不能安装或更换所希望的半导体芯片这样的问题，和MCP结构 的半导体器件必须由半导体芯片构成、无法使用通用的半导体器件这样的 问题。并且，使用通用的半导体器件构成电路的情形，由于半导体器件的 数量越多，电路的安装面积就越大、半导体器件间的布线距离就越长，所 以会因布线的寄生电容、线圈成分、电阻成分的增大、混入噪声而产生电 信号的劣化，或导致不需要辐射的增大，具有所谓耗电增大的问题。
此外，在专利文献3中，虽然能够在封装密封后层叠多个半导体器件， 但由于需要将用于在母基盘等印刷基板上安装的焊接区部设置在半导体 芯片的外周部，所以存在所谓封装尺寸的最佳的小型化困难的问题。

发明内容
本发明目的在于，提供一种通过使用通用的半导体器件容易地实现 MCP结构的半导体器件来实现大幅縮短开发时间、降低开发投资的成本， 以及即使在MCP封装密封后也能自由地安装或交换所希望的半导体芯片 或半导体器件的技术。并且由于使用通用的半导体器件能够使电路的安装 面积最小化，能够使半导体器件间的布线距离最短，所以能够实现电信号 的品质性能保证和低耗电量，以及能够实现不需要辐射的降低。
为达成上述目的，权利要求1所述的半导体器件，是利用封装部件密 封半导体芯片、和自该半导体芯片向周边引出的多个外部连接端子的可编 程逻辑半导体器件或运算处理用半导体器件；其特征在于，在第l布线基 板上形成用于与安装该半导体器件的印刷基板等电连接的第1外部连接端子，在第2布线基板上形成用于电连接该半导体器件和第2半导体器件
的第2外部连接端子。通过进行这样的构成，由于使用上述第2外部连接 端子与第2半导体器件连接，所以即使在该半导体器件的封装密封后或安
装在母板等印刷基板上后，也可容易地实现多芯片结构。并且，由于使用 通用的半导体器件能够最小化电路的安装面积，能够使半导体器件间的布
线距离最短，所以能够实现电信号的品质性能的保证和低耗电量，以及能
够实现不需要辐射的降低。此外，由于能够在第2半导体器件中使用通用 的半导体器件，所以就能够实现大幅缩短开发时间，降低开发投资的成本。
权利要求2所述的半导体器件，是利用封装部件密封半导体芯片、和 自该半导体芯片向周边引出的多个外部连接端子的可编程逻辑半导体器 件或运算处理用半导体器件；其特征在于，包括用于与安装该半导体器件 的印刷基板等电连接的第1外部连接端子，以及用于电连接上述半导体器 件和第2半导体器件的第2外部连接端子；上述第1及第2外部连接端子 用引线框构成。通过进行这样的构成，由于使用上述第2外部连接端子与 第2半导体器件连接，所以即使在该半导体器件的封装密封后或安装在母 板等印刷基板上后，也可容易地实现多芯片结构。并且，由于使用通用的 半导体器件能够最小化电路的安装面积，能够使半导体器件间的布线距离 最短，所以能够实现电信号的品质性能的保证和低耗电量，以及能够实现 不需要辐射的降低。此外，由于能够在第2半导体器件中使用通用的半导 体器件，同时还能够用引线框构成第1及第2外部连接端子，所以就能够 实现大幅縮短开发时间，降低开发投资的成本。
权利要求3所述的半导体器件，是利用封装部件密封半导体芯片、和 自该半导体芯片向周边引出的多个外部连接端子的可编程逻辑半导体器 件或运算处理用半导体器件；其特征在于，包括用于与安装该半导体器件 的印刷基板等电连接的第1外部连接端子，以及用于电连接上述半导体器 件和第2半导体器件的第2外部连接端子；上述第1连接端子用引线框构 成，上述第2外部连接端子被形成在布线基板上。通过进行这样的构成， 由于使用上述第2外部连接端子与第2半导体器件连接，所以即使在该半 导体器件的封装密封后或安装在母板等印刷基板上后，也可容易地实现多 芯片结构。并且，由于使用通用的半导体器件能够最小化电路的安装面积，能够使半导体器件间的布线距离最短，所以能够实现电信号的品质性能的 保证和低耗电量，以及能够实现不需要辐射的降低。此外，由于能够在第 2半导体器件中使用通用的半导体器件，同时还能够用引线框构成第1外 部连接端子，所以就能够实现大幅缩短开发时间，降低开发投资的成本。 权利要求4所述的半导体器件，是利用封装部件密封半导体芯片、和 自该半导体芯片向周边引出的多个外部连接端子的可编程逻辑半导体器 件或运算处理用半导体器件；其特征在于，包括用于与安装该半导体器件
的印刷基板等电连接的第1外部连接端子，以及用于电连接该半导体器件
和第2半导体器件的第2外部连接端子；上述第1连接端子被形成在布线
基板上，上述第2外部连接端子用引线框构成。通过进行这样的构成，由 于使用上述第2外部连接端子与第2半导体器件连接，所以即使在该半导 体器件的封装密封后或安装在母板等印刷基板上后，也可容易地实现多芯 片结构。并且，由于使用通用的半导体器件能够最小化电路的安装面积， 能够使半导体器件间的布线距离最短，所以能够实现电信号的品质性能的 保证和低耗电量，以及能够实现不需要辐射的降低。此外，由于能够在第 2半导体器件中使用通用的半导体器件，同时还能够用引线框构成第2外 部连接端子，所以就能够实现大幅缩短开发时间，降低开发投资的成本。 权利要求5所述的半导体器件，是利用封装部件密封半导体芯片、和 自该半导体芯片向周边引出的多个外部连接端子的可编程逻辑半导体器 件或运算处理用半导体器件；其特征在于，包括用于与安装该半导体器件 的印刷基板等电连接的第1外部连接端子，以及用于电连接该半导体器件 和第2半导体器件的第2外部连接端子；上述第1及第2外部连接端子被 形成在同一柔性布线基板上；以及弯曲该柔性布线基板，在该半导体器件 的下面配置上述第1外部连接端子，在该半导体器件的上面配置上述第2 外部连接端子。通过进行这样的构成，由于使用上述第2外部连接端子与 第2半导体器件连接，所以即使在该半导体器件的封装密封后或安装在母 板等印刷基板上后，也可容易地实现多芯片结构。并且，由于使用通用的 半导体器件能够最小化电路的安装面积，能够使半导体器件间的布线距离 最短，所以能够实现电信号的品质性能的保证和低耗电量，以及能够实现 不需要辐射的降低。此外，由于能够在第2半导体器件中使用通用的半导体器件，同时第1及第2外部连接端子被形成在同一柔性布线基板上，所 以就能够实现大幅縮短开发时间，降低开发投资的成本。
权利要求6所示的半导体器件，根据在权利要求1或权利要求3乃至 权利要求5所述的半导体器件，其特征在于，在构成该半导体器件的布线
基板上安装1个或多个半导体芯片。通过进行这样的构成，由于能够在构 成该半导体器件的布线基板上安装多个半导体器芯片，所以在实现缩小封 装面积、降低封装成本的同时，还能够减小安装该半导体器件的电路基板 面积，能够实现电路基板的低成本。
权利要求7所述的半导体器件，根据权利要求1所述的半导体器件， 其特征在于，具有在构成该半导体器件的第1或第2布线基板的任意一个 或两个中设置凹部、将半导体芯片容纳在此凹部内的结构，在该布线基板 的凹部内安装l个或多个半导体芯片。通过进行这样的构成，由于能够直 接连接第1布线基板和第2布线基板，不需要连接部件，所以在实现小型、 薄型化的同时，还能实现封装成本降低。
权利要求8所述的半导体器件，根据权利要求1或权利要求7所述的 半导体器件，其特征在于，具有第1外部连接端子的第1布线基板和具有 第2外部连接端子的第2布线基板由柔性布线基板连接。通过进行这样的 构成，由于预安装第1及第2布线基板和柔性布线基板，所以在能够削减 半导体封装组装工序的作业工时的同时，还能够使第1及第2布线基板成 为任意的形状，并能够在第1及第2布线基板上自由地配置半导体芯片。
权利要求9所述的半导体器件，根据权利要求5所述的半导体器件， 其特征在于，具有在构成该半导体器件的柔性布线基板中轧纹状地设置凹 部、将半导体芯片容纳在此凹部内的结构，在该柔性布线基板的凹部内安 装1个或多个半导体芯片。通过进行这样的构成，由于能够在柔性布线基 板上预先安装半导体芯片(例如轧纹编带)，所以能够削减半导体封装组 装工序的作业工时。并且，由于可将半导体芯片安装在柔性布线基板的凹 部内，所以就能够防止半导体封装组装工序中的半导体芯片的损伤。
权利要求10所述的半导体器件，根据权利要求1至权利要求9所述 的半导体器件，其特征在于，第2外部连接端子具有形成用于与作为第2 半导体器件的内置闪存存储器、DRAM、 SRAM的存储器用的半导体器件连接的间隔排列(nXm的排列，n: 2以上的自然数、m: 2以上的自然数) 及间隔宽度的结构，上述间隔宽度为lmm以下。通过进行这样的构成，能 够在该半导体器件(内置闪存存储器微机、DSP、 CPU、可编程逻辑LSI等) 上层叠搭载内置闪存存储器或DRAM、 SRAM的存储器用的半导体器件，能
够制作半导体器件作为标准品，不必制造多种多样的存储容量的半导体器 件。即，通过制作几个标准品，组合它们，就能够实现多种多样的存储容 量的半导体器件。由此，能够容易地低价地进行通用的半导体器件的开发， 并且能够低价地实现多芯片结构的半导体器件。
权利要求11所述的半导体器件，根据权利要求1至权利要求10所述 的半导体器件，其特征在于，具有以相同的间隔排列(nXm的排列，n: 2以上的自然数、ni: 2以上的自然数)及间隔宽度形成第1及第2外部连 接端子的结构。由于使作为第2半导体器件的存储器用半导体器件与该半 导体器件的结构相同，就能够层叠搭载多个存储器用半导体器件，能够以 叠层结构实现总线路径。此外，为了增大半导体器件的电路规模和激化开 发竞争，縮短开发时间，即使是民用设备、移动电话等，也会逐步使用可 编程逻辑LSI (FPGA、 PLD等)，通过使可编程逻辑LSI成为该半导体器件 的结构，由于通过使用作为第2半导体器件的各种IP、存储器便可容易 地制作多芯片结构，所以能够大幅缩短开发时间和降低成本。
发明效果
根据本发明相关的半导体器件，即使是在该半导体器件的封装密封后 或安装在母板等印刷基板上后，也能使用通用的半导体器件容易地实现多 芯片结构。并且，能够容易地进行第2半导体器件的交换。
例如，在构成了利用封装部件密封了成为母体的半导体芯片、和从该 半导体芯片向周边引出的多个外部连接端子的半导体器件之后，能够根据 需要在上述半导体封装上安装通用部件(CPU、 DSP、 DRAM、 Flash存储器、 电源、驱动器、特制LSI、模拟IC、电子部件等)，能够实现符合高速CPU、 低耗电CPU、大容量/中容量/小容量存储器等用途的多芯片封装。g卩，能 够进行在对应高级机种、中级机种、低价机种等变更的印刷基板组装工序 中的安装，能够期待有效的商品开发和制造工序的成本削减。此外，在MCP结构的半导体器件中，有必要分别检査构成MCP的半导
体芯片。但是，由于通常检査所有的功能是困难的，所以MCP结构的半导 体器件，比单一芯片的半导体器件合格率劣化的可能性高。通过在第2半
导体器件中使用品质检查完毕的通用半导体器件，就能够提高合格率、进 行有效的生产。
此外，由于能够以与上述半导体器件的最短距离安装通用部件，所以 能够实现信号处理的高速化、高密度安装化，并且，通过縮短半导体芯片 间的布线距离，来减少因噪声混入和信号延迟导致的误工作，就能够期待 提高可靠性。并且，由于通过缩短半导体芯片间的布线距离，能够减少驱 动电流，所以能期待耗电量的下降。


图1是本发明的实施方式1相关的半导体器件的平面图及剖面图。
(1)为顶视图、(2)为A-A'剖面图。
图2是本发明的实施方式2相关的半导体器件的剖面图。 图3是本发明的实施方式3相关的半导体器件的剖面图。 图4是本发明的实施方式4相关的半导体器件的剖面图。 图5是本发明的实施方式5相关的半导体器件的剖面图。 图6是本发明的实施方式6相关的半导体器件的剖面图。 图7是本发明的实施方式7相关的半导体器件的剖面图。 图8是本发明的实施方式8相关的半导体器件的剖面图。 图9是本发明的实施方式9相关的半导体器件的剖面图。 图IO是本发明的实施方式IO相关的半导体器件的剖面图。
符号说明
101半导体芯片 102框体(封装部件)
103布线基板 104第2半导体器件
105印刷基板 106连接半导体芯片和布线基板的凸
焊接线109引线框 110半导体元件用焊盘
111外部连接端子用焊盘(第2外部连接端子) 201半导体芯片 202框体(封装部件)
203第l布线基板
204外部连接端子用焊盘(第l外部连接端子) 205外部连接端子用焊盘(第2外部连接端子) 206印刷基板 207连接半导体芯片和布线基板的凸
208第2布线基板 301半导体芯片
302框体(封装部件) 303印刷基板
304引线框(第l外部连接端子)
305引线框(第2外部连接端子)
306焊接线 307焊接线
401半导体芯片 402框体(封装部件)
403布线基板
404外部连接端子用焊盘(第l外部连接端子) 405引线框(第2外部连接端子)
406印刷基板 407连接半导体芯片和布线基板的凸
408焊接线 501半导体芯片
502框体(封装部件) 503柔性布线基板
504外部连接端子用焊盘(第l外部连接端子)
505外部连接端子用焊盘(第2外部连接端子)
506印刷基板 507连接半导体器件和布线基板的凸
601半导体芯片 602框体(封装部件)
603布线基板
604外部连接端子用焊盘(第l外部连接端子) 605外部连接端子用焊盘(第2外部连接端子) 606印刷基板 607连接半导体器件和布线基板的凸起
701半导体芯片 702第l布线基板 703半导体元件用焊盘
704外部连接端子用焊盘(第l外部连接端子) 705外部连接端子用焊盘(第2外部连接端子)
706印刷基板 707连接半导体器件和布线基板的凸
起
708连接半导体芯片和第l布线基板的凸起
709第2布线基板 710半导体芯片
801半导体芯片 802框体(封装部件) 803第1布线基板
804外部连接端子用焊盘(第l外部连接端子) 805外部连接端子用焊盘(第2外部连接端子)
806印刷基板 807连接半导体器件和布线基板的凸
起
808第2布线基板 809柔性布线基板
901半导体芯片 902框体(封装部件) 903柔性布线基板
904外部连接端子用焊盘(第l外部连接端子) 905外部连接端子用焊盘(第2外部连接端子)
906印刷基板 907连接半导体器件和布线基板的凸
起
1001具有本发明的结构的第l半导体器件
1002层叠搭载在第1半导体器件上的具有本发明的结构的第2半导 体器件
1003层叠搭载在第2半导体器件上的具有本发明的结构的第3半导 体器件
1004层叠搭载在第3半导体器件上的具有本发明的结构的第4半导 体器件
1005 印刷基板优选实施方式
接着，根据附图，说明本发明的实施方式相关的半导体器件。但是， 本发明并不限定于本实施方式。 (实施方式l)
图1是本发明实施方式1相关的半导体器件的顶视图及剖面图。图1
所示的半导体器件，是利用封装部件102密封半导体芯片101、和从半导 体芯片101向周边引出的多个外部连接端子的半导体器件，包括用于与安 装该半导体器件的印刷基板105等电连接的第1外部连接端子108，以及 用于电连接该半导体器件和第2半导体器件104的第2外部连接端子111; 具有第1外部连接端子108用引线框构成，第2外部连接端子111被形成 在布线基板上的结构。
此外，用封装部件102密封布线基板103，在布线基板103的上表面 侧形成外部连接端子用焊盘作为用于与第2半导体器件104电连接的第2 外部连接端子lll。并且，在布线基板103的下表面侧形成用于与搭载的 半导体芯片101的电极元件连接的半导体元件用焊盘110。具有在半导体 元件用焊盘110上通过凸起106电连接半导体芯片101的结构。并且，具 有用于电连接半导体器件和印刷基板105的第1外部连接端子108用引线 框构成，引线框通过焊接线107与半导体芯片101或布线基盘103电连接 的结构。
此外，由于能够在布线基板103的表面、背面安装第2半导体器件 104和半导体芯片101，所以就能够以最短距离进行连接，能够使信号的 通信速度高速化，进行高密度安装。
此外，第2半导体芯片104通过引线框109电连接到作为第2外部连 接端子lll的外部连接端子用焊盘上。由此，就能够在印刷基板安装工序 中将第2半导体芯片104搭载在该半导体器件上。
基于上述说明，由于使用第2外部连接端子111与第2半导体器件连 接，所以即使在该半导体器件的封装密封后或安装在母板等印刷基板上 后，也可容易地实现多芯片结构。并且，由于即使使用通用的半导体器件 也能形成叠层结构，能够最小化电路的安装面积，能够使半导体器件间的布线距离最短，所以能够实现电信号的品质性能的保证和低耗电量，以及 能够实现不需要辐射的降低。此外，由于能够在第2半导体器件中使用通 用的半导体器件，所以就能够实现开发时间的大幅缩短和降低开发成本。 并且，由于第1外部连接端子108能够用引线框构成，所以能够实现材料
费的成本降低。
(实施方式2)
图2是本发明的实施方式2相关的半导体器件的剖面图。图2所示的 半导体器是利用封装部件202密封半导体芯片201、和自半导体芯片201 向周边引出的多个外部连接端子的半导体器件，其具有在第1布线基板 203上形成用于与安装该半导体器件的印刷基板206等电连接的第1外部 连接端子204，在第2布线基板208上形成用于电连接该半导体器件和第 2半导体器件的第2外部连接端子205的结构。
即，具有形成外部连接端子用焊盘作为用于电连接该半导体器件和印 刷基板206的第1外部连接端子204，通过凸起207连接外部连接端子用 焊盘和印刷基板206的结构。并且，具有形成外部连接端子用焊盘作为用 于与第2半导体器件电连接的第2外部连接端子205的结构。
在此，能够使用凸起207或引线键合在布线基板203或布线基板208 上安装半导体芯片201。此外，电连接布线基板203和布线基板208。由 于能够使用凸起207或引线键合将半导体芯片201连接到在与第2半导体 器件或印刷基板206的连接性方面具有品质稳定的条件的布线基板203或 布线基板208上，所以能够实现品质稳定的多芯片结构。
基于上述说明，由于使用第2外部连接端子205与第2半导体器件连 接，所以即使在该半导体器件的封装密封后或安装在母板等印刷基板上 后，也可容易地实现多芯片结构。并且，由于即使使用通用的半导体器件 也能形成叠层结构，能够最小化电路的安装面积，能够使半导体器件间的 布线距离最短，所以能够实现电信号的品质性能的保证和低耗电量，以及 能够实现不需要辐射的降低。此外，由于能够在第2半导体器件中使用通 用的半导体器件，所以就能够实现开发时间的大幅缩短和开发成本的降 低。
(实施方式3)图3是本发明实施方式3相关的半导体器件的剖面图。图3所示的半
导体器件，是利用封装部件302密封半导体芯片301、和从半导体芯片301 向周边引出的多个外部连接端子的半导体器件，包括用于与安装该半导体 器件的印刷基板303等电连接的第1外部连接端子304，以及用于电连接 该半导体器件和第2半导体器件的第2外部连接端子305;具有用引线框 构成上述第1及第2外部连接端子的结构。
艮口，具有利用引线框构成用于电连接该半导体器件和印刷基板303 的第1外部连接端子304，该引线框通过焊接线306与半导体芯片301电 连接的结构。并且，具有利用引线框构成用于与第2半导体器件电连接的 第2外部连接端子305，该引线框通过焊接线307与半导体芯片301电连 接的结构。
基于上述说明，由于使用第2外部连接端子305与第2半导体器件连 接，所以即使在该半导体器件的封装密封后或安装在母板等印刷基板上 后，也可容易地实现多芯片结构。并且，由于即使使用通用的半导体器件 也能形成叠层结构，能够最小化电路的安装面积，能够使半导体器件间的 布线距离最短，所以能够实现电信号的品质性能的保证和低耗电量，以及 能够实现不需要辐射的降低。此外，由于能够在第2半导体器件中使用通 用的半导体器件，同时还能够用引线框构成第1及第2外部连接端子，所 以能够实现材料费的成本降低。基于以上的结构，能够实现开发时间的大 幅縮短和开发投资的成本降低。 (实施方式4)
图4是本发明实施方式4相关的半导体器件剖面图。图4所示的半导 体器件，是使用封装部件402密封半导体芯片401、和从半导体芯片401 向周边引出的多个外部连接端子的半导体器件，包括用于与安装该半导体 器件的印刷基板406等电连接的第1外部连接端子404，以及用于电连接 该半导体器件和第2半导体器件的第2外部连接端子405;具有第1外部 连接端子404被形成在布线基板403上，用引线框构成第2外部连接端子 405的结构。
艮口，在图4 (a)中具有形成外部连接端子用焊盘作为用于电连接该 半导体器件和印刷基板406的第1外部连接端子404，通过凸起407连接外部连接端子用焊盘和印刷基板406的结构。半导体芯片401通过凸起与
布线基板403连接。并且，具有利用引线框构成用于与第2半导体器件电 连接的第2外部连接端子405，该引线框通过焊接线408与布线基板403 电连接的结构。
此外，在图4 (b)中，半导体芯片401通过焊接线与布线基板403 连接。并且，具有利用引线框构成用于与第2半导体器件电连接的第2外 部连接端子405，该引线框通过焊接线408与半导体芯片401电连接的结
A 基于上述说明，由于使用第2外部连接端子405与第2半导体器件连 接，所以即使在该半导体器件的封装密封后或安装在母板等印刷基板上 后，也可容易地实现多芯片结构。并且，由于即使使用通用的半导体器件 也能形成叠层结构，能够最小化电路的安装面积，能够使半导体器件间的 布线距离最短，所以能够实现电信号的品质性能的保证和低耗电量，以及 能够实现不需要辐射的降低。此外，由于能够在第2半导体器件中使用通 用的半导体器件，同时还能够用引线框构成第2外部连接端子405，所以 能够实现材料费的成本降低。基于以上的结构，能够实现开发时间的大幅 縮短和开发投资的成本降低。 (实施方式5)
图5是本发明实施方式5相关的半导体器件剖面图。图5所示的半导 体器件，是使用封装部件502密封半导体芯片501、和从半导体芯片501 向周边引出的多个外部连接端子的半导体器件，包括用于与安装该半导体 器件的印刷基板506等电连接的第1外部连接端子504，以及用于电连接 该半导体器件和第2半导体器件的第2外部连接端子505;具有在同一柔 性布线基板503上形成上述第1及第2外部连接端子；以及弯曲该柔性布 线基板503，在该半导体器件的下表面配置上述第1外部连接端子504， 在该半导体器件的上表面配置上述第2外部连接端子505的结构。
艮口，在图5 (a)中具有形成外部连接端子用焊盘作为用于电连接该 半导体器件和印刷基板506的第1外部连接端子504，通过凸起507连接 外部连接端子用焊盘和印刷基板506的结构。并且，具有形成外部连接端 子用焊盘作为用于与第2半导体器件电连接的第2外部连接端子505，在同一柔性布线基板503的同一表面上形成第1外部连接端子504及第2外 部连接端子505的结构。
此外，在图5 (b)中，还存在具有在同一柔性布线基板503的不同 的表面上形成第1外部连接端子504及第2外部连接端子505的结构的情 形。
基于上述说明，由于使用第2外部连接端子505与第2半导体器件连 接，所以即使在该半导体器件的封装密封后或安装在母板等印刷基板上 后，也可容易地实现多芯片结构。并且，由于即使使用通用的半导体器件 也能形成叠层结构，能够最小化电路的安装面积，能够使半导体器件间的 布线距离最短，所以能够实现电信号的品质性能的保证和低耗电量，以及 能够实现不需要辐射的降低。此外，由于能够在第2半导体器件中使用通 用的半导体器件，同时还能够在同一柔性布线基板503上形成第1及第2 外部连接端子，所以能够实现开发时间的大幅縮短和开发投资的成本降 低。
(实施方式6)
图6是本发明实施方式6相关的半导体器件剖面图。图6所示的半导 体器件，具有根据图1的半导体器件，在构成该半导体器件的布线基板 603上安装1个或多个半导体芯片的结构。
艮口，具有在构成该半导体器件的布线基板603的第1面(上表面)形 成用于连接第2半导体器件的外部连接端子用焊盘605的结构。并且具有 在布线基板603的第2面(下表面)形成用于连接1个或多个半导体芯片 601的半导体元件用焊盘608的结构。此外，具有利用引线框构成用于电 连接该半导体器件和印刷基板606的第1外部连接端子604，该引线框通 过焊接线607与布线基板603电连接，半导体芯片601通过凸起或焊接线 连接到布线基板603的结构。
基于上述说明，由于能够在构成该半导体器件的布线基板上安装多个 半导体器芯片，所以在实现縮小封装面积、降低封装成本的同时，还能够 减小安装该半导体器件的电路基板面积，能够实现电路基板的成本降低。 (实施方式7)
图7是本发明实施方式7相关的半导体器件剖面图。图7所示的半导体器件，具有根据图2的半导体器件，在构成该半导体器件的第1布线基
板702或第2布线基板709任意一个或两个中设置凹部、将半导体芯片 701容纳在此凹部内的结构，具有在第1或第2布线基板的凹部内安装1 个或多个半导体芯片的结构。
艮口，在图7 (a)中，具有在第1布线基板702中设置凹部、将半导 体芯片701容纳在此凹部中的结构，具有在第l布线基板702的凹部内形 成用于与半导体芯片的电极元件连接的半导体元件用焊盘703，并且在半 导体元件用焊盘703上电连接半导体芯片701的结构。并且，具有在具有 凹部的第1布线基板702的上部层叠具有第2外部连接端子705的第2布 线基板709的结构，具有第1布线基板702和第2布线基板709电连接的 结构。
此外，具有在第1布线基板702的凹部下面形成外部连接端子用焊盘 704作为用于电连接该半导体器件和印刷基板706的第1外部连接端子， 通过凸起707连接外部连接端子用焊盘704和印刷基板706的结构。并且 具有在第2布线基板709的上表面上形成外部连接端子用焊盘705作为用 于与第2半导体器件电连接的第2外部连接端子的结构。
在图7 (b)中，具有在第1布线基板702和第2布线基板709中设 置凹部，将半导体芯片701和半导体芯片710容纳在此凹部内的结构，具 有半导体芯片701和半导体芯片710通过凸起或焊接线与第1或和第2布 线基板连接的结构。
通过进行这样的构成，由于能够直接连接第1布线基板702和第2 布线基板709，不需要连接部件，所以能縮短半导体制造工序进行有效的 生产。并且封装面积变小、与现有的封装相比能够实现小型、薄型化，同 时还能实现封装的成本降低。 (实施方式8)
图8是本发明实施方式8相关的半导体器件剖面图。图8所示的半导 体器件，具有根据图2或图7的半导体器件，用柔性布线基板809连接具 有第1外部连接端子804的第1布线基板803和具有第2外部连接端子 805的第2布线基板808的结构。
通过形成这种结构，由于预先安装第1及第2布线基板和柔性布线基板809，所以在能够削减半导体封装组装工序的作业工时的同时，还能够
使第1及第2布线基板成为任意的形状，并能够在第1及第2布线基板上 自由地配置半导体芯片801。 (实施方式9)
图9是本发明实施方式9相关的半导体器件剖面图。图9所示的半导 体器件，具有根据图5的半导体器件，在构成该半导体器件的柔性布线基 板903中轧纹状地设置凹部、将半导体芯片901容纳在此凹部内的结构， 具有在柔性布线基板903的凹部内安装1个或多个半导体芯片的结构。
通过形成这种结构，由于能够在柔性布线基板903上预先安装(例如 轧纹编带)半导体芯片901，所以能够削减半导体封装组装工序的作业工 时。并且，由于可将半导体芯片901安装在柔性布线基板903的凹部内， 所以就能够防止半导体封装组装工序中的半导体芯片901受损伤。 (实施方式IO)
图io是本发明实施方式io相关的半导体器件剖面图。图IO所示的
半导体器件1001的第2外部连接端子具有形成用于与作为第2半导体器 件的内置闪存存储器、DRAM、 SRAM的存储器用的半导体器件连接的间隔 排列(nXm的排列，n: 2以上的自然数、m: 2以上的自然数)及间隔宽 度的结构，上述间隔宽度为lmm以下。通过进行这样的构成，能够在该半 导体器件(内置闪存存储器微机、DSP、 CPU、可编程逻辑LSI等)上层叠 搭载内置闪存存储器、DRAM、 SRAM的存储器用半导体器件，能够制作该 半导体器件作为标准品，不必制造多种多样的存储容量的半导体器件。即， 通过制作几个标准品，组合它们，就能够实现多种多样的存储容量的半导 体器件。在此，对于用于与通用的半导体器件连接的间隔排列及间隔宽度 而言，例如，使用在 JEITA (Japan Electronics and Information Technology Industries Association)、 E工A (Electronic Industries Alliance)、 ISO (International Organization for Standardization) 等标准中所规定的内容。
此外，虽然近年来内置闪存存储器、DRAM、 SRAM的S0C、 MCP结构的 半导体器件正逐步普及，但与本发明的半导体器件相比较可知其成本高。 即，S0C结构的情形，多数情况下其芯片面积的50% 80%被存储器所占，与通用的半导体器件相比，在芯片单价高的SOC中芯片面积的增大会使得 成本大幅增加使竞争力显著减弱。此外，MCP结构的情形，有必要采购裸
芯片的存储器芯片，由于采购这些通常有困难、且各厂家间的芯片尺寸和
连接端子没有互换性，所以除必须符合各厂家的专用的MCP外，还由于存
储器芯片购入厂家间没有竞争，所以就成为导致高成本的重要原因。
基于上述说明，通过形成本发明的结构的半导体器件，就能够容易低 价地进行通用的半导体器件的开发，并且能够低价地实现多芯片结构的半 导体器件。
并且，第2半导体器件1002在具有内置闪存存储器、DRAM、 SRAM的 结构的同时，还具有以相同的间隔排列及间隔宽度形成第1及2外部连接 端子的结构。通过使第2半导体器件1002即存储器用半导体器件与该半 导体器件的结构相同，就能够层叠搭载多个存储器用半导体器件，就能够 以叠层结构实现总线路径。在图10的实施例中表示了，在第2半导体器 件1002上层叠搭载第3半导体器件1003，并且在第3半导体器件1003 上层叠搭载第4半导体器件1004的多芯片结构的半导体器件。
此外，虽然为了增大半导体器件的电路规模和激化开发竞争，縮短开 发时间，即使是民用设备、移动电话等，也会逐步使用可编程逻辑LSI (FPGA、 PLD等)，但这些可编程逻辑LSI与在SOC、 MCP中使用的半导体 芯片相比，除芯片面积是十倍 几十倍、且高价格外，还伴随高功能化推 进将各种IP、存储器等内置于可编程逻辑LSI中，其结果是由于进一步 增大芯片面积而不能避免高价格化的状况。因此，通过使可编程逻辑LSI 成为该半导体器件的结构，由于通过使用作为第2半导体器件的各种IP、 存储器便可容易地制作多芯片结构，所以能够大幅縮短开发时间和降低成 本。
工业上的可利用性
近年来，随着LSI (Large Scale Integration)的高功能化、高性 能化，面向特定用途的半导体工艺、电路元件多样化，虽然为了实现高密 度安装、成本降低，正加大推进使系统整体LS工化的技术；但本发明提供 一种使用通用的半导体器件就能容易地实现MCP结构的半导体器件，以及即使在MCP封装密封后也能自由安装所希望的半导体器件的技术；通过利
用本发明的技术，在构成利用封装部件密封成为母体的半导体芯片、和从 该半导体芯片向周边引出的多个外部连接端子的半导体器件后，能够根据
需要在上述半导体封装上安装通用部件(CPU、 DSP、 DRAM、 Flash存储器、 电源、驱动器、特制LSI、模拟IC、电子部件等)，能够实现符合高速CPU、 低耗电CPU、大容量/中容量/小容量存储器等用途的多芯片封装。即，能 够进行在对应高级机种、中级机种、低价机种等变更的印刷基板组装工序 中的安装，能够期待商品开发的效率和制造工序的成本削减。
此外，在检査构成MCP的半导体芯片方面，由于通常检査所有的功能 是困难的，所以MCP结构的半导体器件，比单一芯片的半导体器件合格率 劣化的可能性高，但由于通过利用本发明的技术，能够在第2半导体器件 中使用品质检査完毕的通用半导体器件，所以就能够提高合格率、进行有 效的生产。
此外由于通过利用本发明的技术，能够以与上述半导体器件的最短距 离安装通用部件，所以能够实现信号处理的高速化、高密度安装化，并且， 通过縮短半导体芯片间的布线距离，来减少因噪声混入或信号延迟导致的 误工作，能够期待提高可靠性。并且，由于通过縮短半导体芯片间的布线 距离，能够减少驱动电流，所以也能期待耗电量的下降。
权利要求
1、一种半导体器件，是利用封装部件密封半导体芯片、和自该半导体芯片向周边引出的多个外部连接端子的可编程逻辑半导体器件或运算处理用半导体器件，在第1布线基板上形成用于与安装该半导体器件的印刷基板等电连接的第1外部连接端子，在第2布线基板上形成用于电连接该半导体器件和第2半导体器件的第2外部连接端子。
2、 一种半导体器件，是利用封装部件密封半导体芯片、和自该半导 体芯片向周边引出的多个外部连接端子的可编程逻辑半导体器件或运算 处理用半导体器件，该半导体器件包括:用于与安装该半导体器件的印刷基板等电连接的 第1外部连接端子，以及用于电连接该半导体器件和第2半导体器件的第2外部连接端子；上述第1及第2外部连接端子由引线框构成。
3、 一种半导体器件，是利用封装部件密封半导体芯片、和自该半导 体芯片向周边引出的多个外部连接端子的可编程逻辑半导体器件或运算 处理用半导体器件，该半导体器件包括:用于与安装该半导体器件的印刷基板等电连接的第1外部连接端子，以及用于电连接该半导体器件和第2半导体器件的第2外部连接端子；上述第1外部连接端子由引线框构成，上述第2外部连接端子被形成在布线基板上。
4、 一种半导体器件，是利用封装部件密封半导体芯片、和自该半导体芯片向周边引出的多个外部连接端子的可编程逻辑半导体器件或运算 处理用半导体器件，该半导体器件包括:用于与安装该半导体器件的印刷基板等电连接的第1外部连接端子，以及用于电连接该半导体器件和第2半导体器件的第2外部连接端子；上述第1外部连接端子被形成在布线基板上，上述第2外部连接端子 由引线框构成。
5、 一种半导体器件，是利用封装部件密封半导体芯片、和自该半导 体芯片向周边引出的多个外部连接端子的可编程逻辑半导体器件或运算 处理用半导体器件，该半导体器件包括:用于与安装该半导体器件的印刷基板等电连接的 第1外部连接端子，以及用于电连接该半导体器件和第2半导体器件的第 2外部连接端子；上述第1及第2外部连接端子被形成在同一柔性布线基板上;弯曲该 柔性布线基板，在该半导体器件的下面配置上述第1外部连接端子，在该 半导体器件的上面配置上述第2外部连接端子。
6、 根据权利要求1或权利要求3 5中任一项所述的半导体器件，其特征在于，在构成该半导体器件的布线基板上安装1个或多个半导体芯片。
7、 根据权利要求1所述的半导体器件，其特征在于， 在构成该半导体器件的第1或第2布线基板的任意一个或两个中设置凹部、将半导体芯片容纳在此凹部内，在该布线基板的凹部内安装l个或 多个半导体芯片。
8、 根据权利要求1或7所述的半导体器件，其特征在于，具有第1外部连接端子的第1布线基板和具有第2外部连接端子的第 2布线基板用柔性布线基板连接。
9、 根据权利要求5所述的半导体器件，其特征在于， 在构成该半导体器件的柔性布线基板中轧纹状地设置凹部、将半导体芯片容纳在此凹部内，在该柔性布线基板的凹部内安装1个或多个半导体 心片。
10、 根据权利要求1 9中任一项所述的半导体器件，其特征在于， 第2外部连接端子具有形成用于与作为第2半导体器件的内置闪存存储器或DRAM、 SRAM的存储器用半导体器件连接的间隔排列(nXm的排列， n: 2以上的自然数、m: 2以上的自然数)及间隔宽度的结构，上述间隔 宽度为lmm以下。
11、根据权利要求1 10中任一项所述的半导体器件，其特征在于， 以相同的间隔排列(nXm的排列，n: 2以上的自然数、m: 2以上的 自然数)及间隔宽度形成第1及第2外部连接端子。
全文摘要
本发明提供一种可编程逻辑半导体器件或运算处理用半导体器件，利用封装部件(102)密封半导体芯片(101)和自上述半导体芯片(101)向周边引出的多个外部连接端子，其中该半导体器件包括用于与安装该半导体器件的印刷基板(105)等电连接的第1外部连接端子(108)；以及用于电连接上述半导体器件和第2半导体器件(104)的第2外部连接端子(111)。通过使用第2外部连接端子(111)与第2半导体器件(104)连接，即使在该半导体器件的封装密封后或在母板等布线基板上进行安装后，也能容易地实现多芯片结构。据此，提供一种使用通用的半导体器件就能容易地实现MCP结构的半导体器件以及即使在MCP封装密封后也能自由安装所希望的半导体器件的技术。
文档编号H01L25/10GK101461061SQ20078002027
公开日2009年6月17日 申请日期2007年5月30日 优先权日2006年5月31日
发明者水上俊彦 申请人:水上俊彦