非易失性存储元件及其制造方法

专利名称：非易失性存储元件及其制造方法
技术领域：
本发明涉及适于精细化和高速化的非易失性存储元件及其制造方法。
背景技术：
近年来，伴随着数字技术的发展，便携信息设备和信息家电等的 电子设备更进一步高功能化。伴随着这些电子设备的高功能化，所使 用的半导体元件的精细化和高速化加速推进。在其中作为存储部的材 料使用了能够以低消耗电力高速读写的铁电膜等的非易失性存储元件 的用途正在迅速扩大。
并且，由于将可变电阻膜作为存储部的材料使用的非易失性存储 元件能够仅用电阻变化元件构成存储元件，所以期待更进一步的精细 化、高速化和低耗电化。
但是，在将可变电阻膜作为存储部的材料使用的情况下，例如， 需要通过电脉冲的输入等，使电阻值从高电阻向低电阻、或者从低电 阻向高电阻在两值之间明确区别，并且稳定地进行变化。
公开了用于为了实现该稳定的电阻变化的动作而利用超巨磁电阻
(CMR)材料等的存储器电阻材料来保证充分的电阻状态的变化的非 对称存储器单元的结构及其制造方法(例如，参照专利文献l、 2)。该 非对称存储器单元包含以下步骤而形成形成具有第一面积的下部电 极的步骤；形成置于下部电极上的电脉冲变动电阻(EPVR)材料的步 骤；以及形成置于EPVR层上、具有比第一面积小的第二面积的上部 电极的步骤。当将电极的大小像这样取为非对称的电极结构时，通过 适当选择流到非对称存储器单元的电流的大小，能够仅使与比下部电 极面积小的上部电极邻接的EPVR材料的电流密度变高并引起电阻变 化。这样做，非对称存储器单元因其电极的非对称结构通过来自外部 的电压施加或者电流施加而能够稳定地持续引起电阻变化。另外，还示出了将存储器存储元件和控制元件沿水平方向延伸而 构成，使存储器存储元件的截面积形成得比控制元件的截面积小，由 此存储器存储元件能够以比控制元件低的能量级别改变状态(例如参
照专利文献3)。利用这样的结构，实现经济的、大容量的存储器结构。 专利文献1:日本特开2004-349691号公报 专利文献2:日本特开2005-175461号公报 专利文献3:日本特开2004-6777号公报

发明内容
但是，在专利文献l、 2所示的例子中，可预测当推进精细化时会 在EPVR层中相邻的下部电极和上部电极之间发生串扰的问题。而且， 包括已精细化时在内，使电阻变化元件的电阻变化的驱动电压的施加 方法也没有具体地表示。
另外，在专利文献3所示的例子中，关于使电阻变化元件的电阻 变化的驱动电压的施加方法，虽然示出用截面积比电阻变化元件大的 控制元件进行驱动的情况，但是没有示出对不足100nm的工艺规则 (process rule)成为主体的精细化工艺具有相容性的存储元件的结构。
另外，在电阻变化元件与二极管串联连接的情况下，由二极管能 够驱动的电流量小，存在二极管不能对电阻变化元件供给必要充分的 电流的情况。
因此，为了解决上述问题，需要适当地配置有二极管的非易失性 存储元件，上述二极管具备对现有和将来的精细化工艺具有相容性并 适合量产工艺的结构，而且能够稳定地对精细的电阻变化元件供给必 要充分的电流。
鉴于解决上述问题，本发明的目的是提供适当地连接了具有对量 产工艺有相容性的结构的精细的电阻变化元件、和对该电阻变化元件 供给必要充分的电流的二极管的非易失性存储元件的结构及其制造方 法。
为了达成上述目的，本发明的非易失性存储元件，其包括衬底； 在所述衬底上形成的层间绝缘膜；电阻变化元件，其具有被所述层间 绝缘膜覆盖的下部电极、在比所述下部电极距离衬底远的一侧设置的
7上部电极、和存在于所述上部电极和所述下部电极之间的可变电阻膜； 和二极管，其具有在比所述上部电极距离衬底远的一侧以与所述上部 电极串联连接的方式设置的第一电极、在比所述第一电极距离衬底远 的一侧设置的第二电极、和存在于所述第一电极和所述第二电极之间 的绝缘层或者半导体层，其中，在所述层间绝缘膜中以在相对于所述 衬底的主面大致垂直的方向上贯通所述层间绝缘膜而到达所述下部电 极的方式形成接触孔，所述可变电阻膜被埋入所述接触孔，当以所述 绝缘层或者所述半导体层与所述第一电极接触的部分的面积为第一面 积、所述可变电阻膜与所述上部电极接触的部分的面积为第二面积、 所述可变电阻膜与所述下部电极接触的部分的面积为第三面积时，所 述第一面积比所述第二面积和所述第三面积的至少一方大。
在上述结构中，非易失性存储元件，以与在CMOS工艺等中使用 的布线工序等同的精细化的半导体工艺制作，在电阻变化元件的制作 中也可以不对可变电阻膜使用固有的特殊的半导体工艺。因此，与推 进精细化的半导体工艺相容性好，能够以使用的工艺的工艺规则的最 小尺寸制作可变电阻膜，因此能够通过与不足lOOnm的工艺规则成为 主体的精细化工艺具有相容性的量产工艺制作。
而且，邻接的电阻变化元件之间由层间绝缘膜分离，能够从与电 阻变化元件在层叠方向上串联连接的二极管施加必要充分的电流，所 以非易失性存储元件能够不发生串扰地稳定地重复电阻变化。
在上述非易失性存储元件中，可以是所述第一面积比所述第二面 积大，可以是所述第一面积比所述第三面积大，可以是所述第二面积 比所述第三面积大。
在上述非易失性存储元件中，可以是所述可变电阻膜以向所述下 部电极去呈锥状变细的方式构成。
在上述结构中，使得可变电阻膜与下部电极的界面上的电流密度 变高，更加容易引起电阻状态的变化。而且通过增大邻接的下部电极 间的距离，能更加可靠地防止串扰。而且，由于使所施加的电流有效 地集中在上部电极来提高电流密度，所以能更加可靠地实现电阻变化 元件的电阻变化。
在上述非易失性存储元件中，可以是所述接触孔以向所述下部电
8极去呈锥状变细的方式构成。
在上述结构中，通过将接触孔的形状形成为锥形状，能够更容易 地减小可变电阻膜与下部电极的界面的面积。可变电阻膜与下部电极 的界面上的电流密度变高，能更容易引起电阻状态的变化。
在上述非易失性存储元件中，可以是所述上部电极的至少一部分 被埋入所述接触孔，也可以是所述上部电极的一部分凸状地埋入所述 可变电阻膜的中央部。
在上述结构中，能够更加紧密地集成电阻变化元件，能够进一步 提高可变电阻膜与上部电极的密合性。
在上述非易失性存储元件中，所述上部电极和所述第一电极被埋 入所述接触孔。
在上述结构中，通过将上部电极和第一电极埋入接触孔内，能实 现二极管的元件分离，能够不需附加复杂的工序，将进行了元件分离 的二极管集成化。在该情况下，即使绝缘层或者半导体层没有被分离， 只要上部电极和第一电极被埋入接触孔内而被分离，非易失性存储元 件就能够进行与绝缘层或者半导体层被电分离而进行了元件分离的结 构相同的动作。
在上述非易失性存储元件中，可以是所述上部电极和所述第一电 极是一个共用电极，也可以是所述共用电极以向所述可变电阻膜去呈 锥状变细的方式构成。
在上述结构中，能够实现更加紧密地集成化的非易失性存储元件。
在上述非易失性存储元件中，所述二极管为MIM (Meta-InsuIator-Meta)二极管、MSM (Meta-Semiconductor-Metal)
二极管或者肖特基二极管。
在上述结构中，能够对电阻变化元件施加必要充分的电流。 在上述非易失性存储元件中，可以是当将所述绝缘层或者半导体
层与所述第一电极接触的面作为第一接触面时，所述第一接触面为凹
面、凸面或者凹凸面。
在上述结构中，由于第一接触面能够立体地在可变电阻膜的上部
的一定区域中形成，所以能够取得较大的第一面积。并且，由于在一
定区域中使二极管的有效面积增大，所以能够进一步提高二极管的电流驱动能力。
在上述非易失性存储元件中，可以是当将所述可变电阻膜与所述 上部电极接触的面作为第二接触面时，所述第二接触面为凹面、凸面 或者凹凸面。
在上述结构中，能够进一步提高可变电阻膜和上部电极的密合性。 另外，本发明的非易失性存储元件阵列，是具备多个上述非易失 性存储元件的非易失性存储元件阵列，所述下部电极以在与所述衬底 的主面平行的第一平面内相互平行地延伸的方式被形成多个，所述第 二电极以在与所述第一平面平行的第二平面内相互平行地延伸并且与 所述多个下部电极立体交叉的方式被形成多个，以与所述多个下部电 极和所述多个第二电极的立体交叉点分别对应地介于下部电极和第二 电极之间的方式设置可变电阻膜，由此，与所述立体交叉点分别对应 地形成有上述非易失性存储元件。
在上述结构中，高集成且实用性高的交叉点型的非易失性存储元
件，如上所述，能够通过与不足100nm的工艺规则成为主体的精细化 工艺具有相容性的量产工艺制作。而且，邻接的电阻变化元件之间由 层间绝缘膜分离，能够从在上部邻接的二极管施加必要充分的电流， 因此能够不发生串扰地稳定地重复电阻变化，
另外，本发明的非易失性存储元件的制造方法，包括在衬底上 形成下部电极的下部电极形成工序；在所述下部电极上形成可变电阻 膜的电阻膜形成工序；在所述可变电阻膜上形成上部电极的上部电极 形成工序；在所述上部电极上形成第一电极的第一电极形成工序；在 所述第一电极上形成绝缘层或者半导体层的绝缘层或者半导体层形成 工序；和在所述绝缘层或者半导体层上形成第二电极的第二电极形成 工序，所述电阻膜形成工序包括形成覆盖所述下部电极的层间绝缘 膜的工序；在所述下部电极上形成贯通所述层间绝缘膜的接触孔的孔 形成工序；和在所述接触孔埋入所述可变电阻膜的埋入工序，当以所 述绝缘层或者所述半导体层与所述电极接触的部分的面积为第一面 积、所述可变电阻膜与所述上部电极接触的部分的面积为第二面积、 所述可变电阻膜与所述下部电极接触的部分的面积为第三面积时，所 述第一面积比所述第二面积和所述第三面积的至少一方大。通过上述结构，电阻变化元件和非易失性存储元件，如上所述，
能够通过与不足100nm的工艺规则成为主体的精细化工艺具有相容性 的量产工艺制作。而且，邻接的电阻变化元件之间由层间绝缘膜分离， 能够从在上部邻接的二极管施加必要充分的电流，所以能够制作能够 不发生串扰地稳定地重复电阻变化的元件。
另外，非易失性存储元件阵列的制造方法，是使用了上述非易失 性存储元件的制造方法的交叉点型的非易失性存储元件阵列的制造方 法，所述下部电极形成工序是以在与所述衬底的主面平行的第一平面 内相互平行地延伸的方式形成下部电极的工序，所述第二电极形成工 序是以在与所述第一平面平行的第二平面内相互平行地延伸并且与所 述多个下部电极立体交叉的方式形成的工序。
通过该结构，高集成且实用性高的交叉点型的非易失性存储元件， 如上所述，能够通过与不足lOOrrni的工艺规则成为主体的精细化工艺 具有相容性的量产工艺制作。而且，邻接的电阻变化元件之间由层间 绝缘膜分离，能够从在上部邻接的二极管施加必要充分的电流，所以 能够制作能够不发生串扰地稳定地重复电阻变化的元件。
另外，在上述非易失性存储元件的制造方法中，所述孔形成工序 以向所述下部电极去呈锥状变细的方式形成所述接触孔。
通过该结构，能够增加邻接的下部电极间的距离，以更加可靠地 防止串扰的结构制作。而且，使所施加的电流高效率地集中而提高电 流密度，所以能够进行制作使得电阻变化更加可靠地实现。
本发明的上述目的、其它目的、特征和优点，参照附图从以下的 适当的实施方式的详细说明中可以明确。
本发明的非易失性存储元件呈如下结构，电阻变化元件和二极管 在层叠方向上串联连接，构成电阻变化元件的可变电阻膜被埋入贯通 第一层间绝缘膜而在下部电极上形成的第一接触孔中。并且，构成为 与二极管的第一电极接触的第一面积比可变电阻膜与上部电极接触的 第二面积大。
通过构成为这样的结构，通过与在CMOS工艺等中使用的布线工 序相同的精细化的半导体工艺制作，在电阻变化元件的制作中也可以 不对可变电阻膜使用固有的特殊的半导体工艺。因此，与推进精细化
ii的半导体工艺的相容性好，能够以使用的工艺的工艺规则的最小尺寸
制作可变电阻膜，因此能够使用与不足100nm的工艺规则成为主体的 精细化工艺和具有相容性的量产工艺，制作本发明的非易失性存储元 件。而且，邻接的电阻变化元件之间由层间绝缘模分离，能够由与上 部邻接的二极管施加必要充分的电流，所以本发明的非易失性存储元 件能够不发生串扰地稳定地重复电阻变化。
此外，本发明的非易失性存储元件呈第一面积比第二面积大的结 构，所以最适当地连接了具有电流驱动能力的比较大的二极管和精细 化至工艺规则的电阻变化元件。
另外，在交叉点型的非易失性存储元件中，能够进行电分离使得 抑制包括二维邻接的可变电阻膜的可变电阻元件之间的串扰，所以能 够得到与上述说明相同的效果。
此外，通过使用本发明的非易失性存储元件，取得能够谋求便携 信息设备或者信息家电等的电子设备更加小型化 薄型化的效果。


图1是表示本发明的第一实施方式中的非易失性存储元件的图， (a)是非易失性存储元件的示意截面图，(b)是将(a)的结构简化 的非易失性存储元件的变形例的示意截面图。
图2是从衬底表面观察本发明的第一实施方式的交叉点型的非易 失性存储元件阵列的结构的示意结构图。
图3是图2的非易失性存储元件阵列的示意截面图，(a)是从箭 头方向观察A-A线的截面的示意截面图，(b)是从箭头方向观察C-C 线截面的示意截面图。
图4 (a)至(d)是表示本发明的第一实施方式中的工艺流程的工 序截面图。
图5 (a)至(d)是表示本发明的第一实施方式中的工艺流程的工 序截面图。
图6是本发明的第二实施方式中的非易失性存储元件的示意截面 图，(a)是将上部电极形成为锥状的截面形状的非易失性存储元件的 示意截面图，(b)是将上部电极的一部分埋入第一接触孔的上部的非易失性存储元件的示意截面图。
图7是本发明的第三实施方式中的非易失性存储元件的示意截面 图，(a)是在锥状的第一接触孔中埋入可变电阻膜和上部电极的示意 截面图，(b)是从(a)的D方向观察的示意截面图。
图8是本发明的第四实施方式中的非易失性存储元件的示意截面 图，(a)是在上部电极的上部中央形成有凸部的非易失性存储元件的 示意截面图，(b)是在上部电极的上侧面形成有凹凸面的非易失性存 储元件的示意截面图。
图9是本发明的第五实施方式中的非易失性存储元件的示意截面 图，(a)是在可变电阻膜的上部中央形成有凹部的非易失性存储元件 的示意截面图，(b)是在可变电阻膜的上部的面形成有凹凸面的非易 失性存储元件的示意截面图。
图IO是本发明的第六实施方式中的非易失性存储元件的示意截面图。
图11是本发明的第七实施方式中的非易失性存储元件的示意截面图。
符号说明 10衬底
IK 52、 61可变电阻膜
12、 12a、 12b、 12c、 12d、 12e、 12f、 12g、 12h下部电极
13、 53、 63上部电极 14电阻变化元件
15绝缘层(半导体层) 16第一电极
17、 17a、 17b、 17c、 17d、 17e、 17f、 17g、 17h第二电极
18 二极管
19第一层间绝缘膜
20、 30、 45、 50、 55、 60、 65、 70、 75非易失性存储元件 40非易失性存储元件阵列
21、 51第一接触孔 22第一面积
1323第二面积
24第三面积
25第二层间绝缘膜
26第三层间绝缘膜
27、 42第二接触孔
41衬底表面
54凸部
56、 62凹部
57、 59、 66凹凸面 58第一接触面
64第二接触面
具体实施例方式
以下，参照附图对本发明的优选实施方式进行说明。此外，附图 中标注相同符号的部分有时省略说明。 (第一实施方式)
图1~图5是表示本发明的第一实施方式的图。图1 (a)表示本实 施方式的非易失性存储元件20的示意截面图。图1 (b)是表示将非易 失性存储元件20的结构简化后的变形例的非易失性存储元件30的示 意截面图。
如图1 (a)所示非易失性存储元件20包括在衬底IO之上形成 的、可变电阻膜11被下部电极12和上部电极13所夹的电阻变化元件 14;和与该电阻变化元件14在层叠方向上串联连接，绝缘层15或者 半导体层15 (绝缘层15或者半导体层15是指由绝缘体或者半导体构 成的层。也可称作二极管层)被下部的第一电极16和上部的第二电极 17所夹的二极管18。并且，可变电阻膜11贯通覆盖下部电极12的第 一层间绝缘膜19，被埋入在下部电极12上形成的第一接触孔21。并 且，呈二极管18的绝缘层15或者半导体层15与第一电极16接触的 第一面积22比可变电阻膜11与上部电极13接触的第二面积23大的 结构。
图1 (b)所示的非易失性存储元件30是简化了图1 (a)所示的
14非易失性存储元件20的结构的元件，呈电阻变化元件14的上部电极 13和二极管18的第一电极16为共用的共用电极的结构。即，呈在图 1 (b)中电阻变化元件14的上部电极13兼用作二极管18的第一电极 16的结构。
并且，在图1 (a)和图1 (b)中，呈可变电阻膜11与上部电极 13接触的第二面积23比可变电阻膜11与下部电极12接触的第三面积 24大的结构。
此外，第二面积23和第三面积24的大小关系并没有特别的限定。 只要第一面积22比第二面积23和第三面积24的至少一方大即可。即， 与第二面积23和第三面积24中任意一个较小的面积相比，第一面积 22较大即可。但是，如果考虑后述的蚀刻等的工序，则在形成接触孔 的阶段使第三面积24较小是高效率的。因此，优选第三面积24比第 二面积23小。
通过形成这样的结构，二极管侧的电极面积变大，其结果是二极 管的电极比电阻变化膜的下部电极大，能够得到对电阻变化元件较高 的驱动力。
而且，由于高效率地使所施加的电流集中而提高电流密度，因此 能够进行制作使得电阻变化更可靠地实现。
可以推测上述效果与电阻变化元件的动作原理有关系。即，在电 阻变化元件中，电阻状态的变化在电极与可变电阻膜的界面发生的情 况日趋明了。依据上述见解，使在电极和可变电阻膜的界面上产生足 够高的电流密度或者电压，在使电阻状态的变化可靠地发生上是有效 的。为了使高的电流密度或者电压发生，使界面的面积更小是有效的。 由于不论在哪一界面上电流的总量都不变，所以在与第二面积23和第 三面积24中更小一方对应的界面上，电流密度和电压变得更高，电阻 状态容易变化。由此，电阻变化元件的电阻状态是否发生变化，由可 变电阻膜和在上下的电极的界面上面积更小的一方发生的电流密度或 电压来规定，其界面的面积越小，电阻状态越容易变化。另一方面， 二极管的电流容量大致与二极管的电极面积成比例。通过使电阻变化 元件的电极面积(电极与可变电阻膜的界面的面积)相对于二极管的 电极面积更小，能够较高地保持二极管的电流容量，并且使电阻变化元件的电阻状态更可靠地变化。
这样的结构的非易失性存储元件20、 30，其电阻变化元件14和二 极管18形成在衬底IO上，其周围和上部由第一层间绝缘膜19、第二 层间绝缘膜25和第三层间绝缘膜26包围覆盖。
另外，在图1 (a)和(b)中，上部电极13被埋入贯通第二层间 绝缘膜25的第二接触孔27中，由此在电阻变化元件14和二极管18 邻接配置的情况下，能实现二极管18的元件分离。
通过形成这样的结构，非易失性存储元件20，能实现二极管18 的元件分离，能够不需附加复杂的工序使被元件分离的二极管18集成 化。在该情况下，即使绝缘层15或者半导体层15没有被分离，只要 上部电极13被埋入第二接触孔27内而被分离，非易失性存储元件20 就能够进行与绝缘层15或者半导体层15被电分离而进行了元件分离 的结构相同的动作。另外，通过与在CMOS工艺等中使用的布线工序 等同的精细化的半导体工艺制作，在电阻变化元件的制作中也可以不 对可变电阻膜使用固有的特殊的半导体工艺。因此，由于能够与推进 精细化的半导体工艺的和相容性良好、并以使用的工艺的工艺规则的 最小尺寸制作可变电阻膜，所以能够通过在对不足lOOnm的工艺规则 成为主体的精细化工艺具有相容性的量产工艺制作。
在非易失性存储元件20工作时，在电阻变化元件14的可变电阻 膜11中，经由二极管18从上部电极13对下部电极12施加电脉冲。 通过该电脉冲的施加，可变电阻膜11作为存储部表示出其电阻值增加 或者减少的特性。另外，由于形成第二面积23比第三面积24大、第 一面积22比第二面积23大的结构，所以能够从上部的二极管18对可 变电阻膜11供给使电阻值增加或者减少时必要充分的电流值。而且， 由于邻接的电阻变化元件14之间由第一层间绝缘膜19分离，所以能 够没有串扰并稳定地重复电阻变化。并且，通过该电阻值的变化，进 行信息的记录或者读出。
这样，通过与电阻变化元件14在其层叠方向上串联地连接了二极 管18的结构，能够适当地利用二极管特性进行对电阻变化元件14的 信息的改写和读出。g口，当在电阻变化元件14中改写信息时，对包括 二极管14的非易失性存储元件20施加比较大的电压，使二极管14在低电阻状态下工作。这时，由于二极管14处于低电阻状态，所以在施
加电压的二极管14中的电压下降少，能够高效率地对电阻变化元件14 施加电压，所以能够稳定地使电阻变化。另一方面，当读取电阻变化 元件14的信息时，对非易失性存储元件20施加比较小的电压，使二 极管14在高电压状态下工作。这时，施加电压的二极管14中的电压 下降大，能够稳定地对电阻变化元件14施加适当大小的电压，读出其 电阻值。这时，噪声电压经由电源线附加在施加电压上，几乎被二极 管14吸收，所以能够使得不发生将电阻变化元件14的电阻值错误地 改写等的误动作。
图2表示由图1 (a)或者(b)所示的非易失性存储元件的结构构 成了交叉点型的非易失性存储元件阵列40的情况下的、从半导体芯片 的衬底表面41观察的示意结构图。在图2中非易失性存储元件阵列40 呈衬底上的下部电极12、和与该下部电极12在此成直角地交叉的条纹 状的第二电极17夹着成为存储部的可变电阻膜11的结构。这里，例 如示出8根下部电极12 (12a、 12b、 12c、 12d、 12e、 12f、 12g、 12h) 和8根第二电极17 (17a、 17b、 17c、 17d、 17e、 17f、 17g、 17h)。并 且在它们交叉的部位可变电阻膜11被下部电极12和上部电极13夹着 配置而构成电阻变化元件14，作为整体构成多个条纹状的存储部。
换言之，非易失性存储元件阵列40，以在与衬底10的主面平行的 第一平面内相互平行地延伸的方式形成多个下部电极12，以在与第一 平面平行的第二平面内相互平行地延伸并且与多个下部电极12立体交 叉的方式形成多个第二电极17，以与多个下部电极12和多个第二电极 的立体交叉点分别对应地存在于下部电极和第二电极之间的方式设置 可变电阻膜，由此与立体交叉点分别对应地形成非易失性存储元件14。
图3 (a)是表示对以图1 (b)所示的非易失性存储元件的基本结 构为基础而以图2的交叉点型构成的非易失性存储元件阵列40在A-A 线的截面从箭头方向观察的示意截面图。图3 (b)是表示同样以图1 (b)所示的非易失性存储元件的基本结构为基础而以图2的交叉点型 构成的非易失性存储元件阵列40在C-C线的截面从箭头方向观察的示 意截面图。B所表示的以虚线包围的区域中的结构相当于成为上述基 本结构的存储器单元。在图3 (a) (b)中表示该存储器单元排列有8个的例子。存储器单元由被下部电极12和上部电极13所夹的可变电阻膜11构成的电阻变化元件14、和由兼作第一电极的上部电极13 (共用电极)和第二电极17b所夹的、这里例如由绝缘层构成的二极管18构成。图3 (a)和图3 (b)是从相互正交的位置观察的非易失性存储元件阵列40的示意截面图，可知条纹形状的下部电极12和条纹形状的第二电极17大致成直角地交叉，夹着它们之间的可变电阻膜ll。
并且，二极管18为了对电阻变化元件14供给充分必要的电流，成为二极管18的大小的参考值的第一面积22构成得比作为电阻变化元件14的大小的参考值的第二面积23大。另外，为了进一步降低邻接的存储器单元间的串扰，第三面积24构成得比第二面积23小，但也可以构成为与第二面积23相同的面积。
另外，非易失性存储元件阵列40，由于上部电极13被埋入第二层间绝缘膜25的第二接触孔27中所以能实现二极管18的元件分离，能够不用附加复杂的工序，将已被元件分离的二极管18集成化。在该情况下，即使绝缘层15或者半导体层15在邻接的存储器单元之间没有被分离，只要上部电极13被埋入第二接触孔27内而被分离，非易失性存储元件阵列40就能够进行与绝缘层15或者半导体层15被分离而进行了元件分离的结构相同的动作。
与图l (a)和(b)同样地在图2和图3中，构成该多个存储部的可变电阻膜11经由二极管18从上部电极13对下部电极12施加电脉冲。通过该电脉冲的施加，可变电阻膜ll作为存储部表示出使其电阻值增加或减少的特性。而且，通过该电阻值的变化，能进行信息的记录或者读出。
因此，通过与电阻变化元件14在其层叠方向上串联连接了二极管18的结构，能够适当地利用二极管特性进行向电阻变化元件14的信息的改写和读出。即，当在电阻变化元件14改写信息时，对包括二极管14的非易失性存储元件阵列40施加比较大的电压，使二极管14在低电阻状态下工作。这时，由于二极管14处于低电阻状态，所以施加电压的二极管14上的电压下降少，能够高效率地对电阻变化元件14施加电压，所以能够稳定地使电阻变化。另一方面，当读取电阻变化元
18件14的信息时，将比较小的电压施加在非易失性存储元件阵列40上，使二极管14在高电阻状态下工作。这时，施加电压的二极管14上的电压下降大，能够将适当大小的电压稳定地施加于电阻变化元件14，读出其电阻值。这时，即使噪声电压经由电源线附加在施加电压上，由于几乎被二极管14吸收，所以能够使得几乎不发生将电阻变化元件14的电阻值错误地改写等的误动作。
接着，作为本实施方式的一例，表示图1 (b)所示的非易失性存储元件30的制造方法。在图4 (a)到图4 (d)和图5 (a)到图5 (d)中按顺序示出非易失性存储元件30的工艺流程。即，本实施方式的非易失性存储元件的制造方法包括在衬底IO上形成下部电极12的下部电极形成工序；在下部电极12上形成可变电阻膜11的电阻膜形成工序；在可变电阻膜11上形成上部电极13的上部电极形成工序；在上部电极13上形成绝缘层15或者半导体层15的工序；和在绝缘层15或者半导体层15上形成第二电极17的第二电极形成工序。此外，在本实施方式中也可以附加在上部电极13上形成图1 (a)所示的第一电极16的工序，但是在非易失性存储元件30中，由于上部电极13与第一电极16共用地构成，所以省略该工序的说明。
并且，电阻膜形成工序包括形成覆盖下部电极12的第一层间绝缘膜19的工序；在下部电极12上形成贯通第一层间绝缘膜19的第一接触孔21的孔形成工序；和在第一接触孔21中埋入可变电阻膜11的埋入工序。并且，进一步，在本实施方式的非易失性存储元件的制造方法中，绝缘层15或者半导体层15与上部电极13接触的第一面积22形成得比可变电阻膜11与上部电极13接触的第二面积23大。关于这样构成的制造方法，依照图4和图5所示的工艺流程按顺序进行说明。
如图4 (a)所示，例如，在Si材料的衬底10上利用蒸镀法和蚀刻法以宽度0.1 um、厚度0.1 u m并以沿规定方向伸张的方式形成由Al材料构成的下部电极12。然后，利用CVD法等将掺氟的氧化膜作为第一层间绝缘膜19覆盖衬底10和下部电极12以厚度200nm进行淀积。
然后，如图4 (b)所示，例如利用干式蚀刻法在下部电极12上贯通第一层间绝缘膜19而形成直径80nm的第一接触孔21。该第一接触孔21，通过利用溅射法供给过渡金属的氧化膜材料，例如用由Fe304构成的电阻变化材料形成被埋入的可变电阻膜ll，该材料如图4 (b)所示在第一层间绝缘膜19上也层状地淀积。
接着，如图4 (c)所示，使用CMP (化学机械研磨)技术除去在第一层间绝缘膜19上淀积的可变电阻膜11直至第一层间绝缘膜19的表面露出为止，仅残留在第一接触孔21之中淀积的物质。然后，如图
4 (d)所示，在被平坦化的可变电阻膜11和第一层间绝缘膜19上，例如通过CVD法等将厚度0.1 P m的掺氟的氧化膜作为第二层间绝缘膜25而淀积。
然后，如图5 (a)所示，例如通过干式蚀刻法将直径100nm的第
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绝缘膜19上。然后，利用溅射法，例如将Al材料埋入该第二接触孔27中，在第二层间绝缘膜25上作为上部电极13的材料层状地形成后，如图5 (b)所示，利用CMP技术除去第二层间绝缘膜25上的电极材料。然后，在上部电极13和第二层间绝缘膜25之上，例如利用溅射法形成10nm的SiN膜和0.1um的Al材料后，如图5 (c)所示覆盖上部电极13形成宽度180nm的线状的由SiN膜构成的绝缘层15和由Al材料构成的第二电极17。
此外，在以上的工艺中，形成图1 (a)所示的结构的情况，如图
5 (b)所示那样，利用CMP技术除去第二层间绝缘膜25上的电极材料后，将电极材料回蚀(etchback)并挖掘一些之后，将二极管用的下部电极A1用溅射埋入，再次通过CMP平坦化。并且，在二极管的下部电极(第一电极)16和第二层间绝缘膜25之上，例如利用溅射法形成10nm的SiN膜和O.lpm的Al材料后，覆盖二极管的下部电极16形成宽度180nm的线状的由SiN膜构成的绝缘层15和Al材料构成的第二电极17。
并且，覆盖绝缘层15和第二电极17，在第二层间绝缘膜25之上利用CVD法等作为厚度0.4um的掺氟的氧化膜如图5 (d)所示形成第三层间绝缘层26。通过这样做，形成非易失性存储元件30，在电阻变化元件14之上形成二极管18。这时决定整流元件18的电流供给能力的第一面积22为0.0079 um2，比第二面积23的0.0050 u 1112大。另
20外，通过使第三面积24比第二面积23小，在非易失性存储元件30例如作为交叉点型的非易失性存储元件的存储单元使用时，能够使邻接的存储单元之间分离而抑制串扰等。
通过以上的工艺流程，制造非易失性存储元件30。在本实施方式中所示的制造工艺，例如以与CMOS等的精细化的半导体平面工艺相同的掩模工艺制作，在电阻变化元件14的制作中没有对可变电阻膜11使用固有的特殊的半导体工艺。因此，与推进精细化的半导体工艺的相容性好，能够以所使用的工艺的工艺规则的最小尺寸制作可变电阻膜11。
能够确认，在如此制作的非易失性存储元件30中，在使上部电极的材料为Pt (厚度50nm)、下部电极的材料为Pt (厚度50nm)、作为可变电阻膜使用Fe304 (厚度100nm)、在第二电极17和下部电极12之间交替地施加极性不同的电脉冲(士4.3V)时，交替地显示的高电阻值和2.5KQ的低电阻值。这些动作确认了在将上述电脉冲设定为脉冲宽度100nsec、电压土4.3V而交替极性施加的情况下，能够1000次以上连续高速并且交替地稳定地获得上述高电阻值和低电阻值。在电阻变化元件14的上下电极之间(12、 13之间)施加3.3V电压，在二极管18的上下电极之间(16、 17之间)施加1V电压。由此，在使如本实施方式那样的、串联连接了二极管18和电阻变化元件14的存储元件动作的情况下，在二极管18的上部电极(第二电极)17和电阻变化元件14的下部电极12之间施加4.3V电压。
如上所述的非易失性存储元件30的制法，对如图2和图3所示的交叉点型的非易失性存储元件阵列40也能够同样应用进行制作。艮P，交叉点型的非易失性存储元件阵列40通过在衬底10上形成条纹形状的下部电极12的工序、在下部电极12上形成可变电阻膜11的电阻膜形成工序、和在可变电阻膜11上形成条纹状的上部电极13的上部电极形成工序形成电阻变化元件14的结构。并且，包括在该电阻变化元件14上形成绝缘层15或者半导体层15的工序；和在绝缘层15或者半导体层15上形成第二电极17的第二电极形成工序。并且，电阻膜形成工序包括形成覆盖下部电极12的第一层间绝缘膜19的工序；在下部电极12上形成贯通第一层间绝缘膜19的第一接触孔21的孔形
21成工序；和在第一接触孔21中埋入可变电阻膜11的埋入工序。并且，下部电极形成工序形成条纹形状的下部电极12，上部电极形成工序或者第二电极形成工序，在与条纹形状的下部电极12交叉的方向上形成有条纹形状的上部电极13或者第二电极17。
并且，绝缘层15或者半导体层15与上部电极13接触的第一面积22形成得比可变电阻膜11与上部电极13接触的第二面积23大。
通过该制造方法，能够实现如图2所示的在正交的方向上例如以0.22 U m的间距具有以非易失性存储元件30的结构作为存储器单元的8 X 8个存储器单元的交叉点型的非易失性存储元件阵列40。在本实施方式的非易失性存储元件阵列40中，在与条纹形状的下部电极12交叉的方向上形成有条纹形状的第二电极17。关于非易失性存储元件阵列40的工艺流程也能够以与图4和图5所示的内容相同的内容实现。
此外，本实施方式中作为布线材料使用了 Al，也可以使用在半导体工艺中使用的W、 Pt和Cu，而且，作为电极材料使用了 Al，但是也可以使用作为其它的电极材料的Cu、 Pt、 TiN、 TaN和TiAlN等。
另外，在本实施方式中，表示了作为二极管使用了以SiN膜作为绝缘层、以Al作为上部电极和下部电极的MIM(Metal-Insulator-Metal)结构的MIM二极管，但是也可以使用以Si膜作为半导体层、用Pt作为上部电极和下部电极的MSM (Metal-Semiconductor-Metal)结构的MSM二极管。
并且，也可以是被埋入的电极为Pt、半导体层为Si形成肖特基接触、相反侧的上部电极为Al并与Si形成了欧姆接触的肖特基二极管，也可以是其它的二极管结构，例如PN结二极管等。(第二实施方式)
图6是表示本发明的第二实施方式的图。本实施方式与第一实施方式的不同点为对电阻变化元件14的上部电极13的截面形状做了研究，由此提高非易失性存储元件的性能。即，图6 (a)表示等电阻变化元件14的上部电极13的截面形状形成为锥形(向可变电阻膜11去呈锥状变细的形状，与衬底10的主面平行地剖切的截面向衬底10去渐渐变小的形状)的非易失性存储元件45。图6 (b)是表示上部电极13的截面形状的一部分被埋入第一接触孔21的上部的结构的非易失性存储元件50。非易失性存储元件50的上部电极13的一部分与可变 电阻膜11 一起被埋入第一接触孔21。而且，上部电极的一部分被埋入 贯通第二层间绝缘膜25的第二接触孔27。另外，在如图6 (a)和(b) 中，与第一实施方式同样地，呈二极管18的绝缘层15或者半导体层 15与第一电极16接触的第一面积22比可变电阻膜11与上部电极13 接触的第二面积23大的结构。
图6 (a)的非易失性存储元件45通过将上部电极13的截面形状 形成为锥形，能够使大量的电流从在比电阻变化元件14大的区域形成 而提高电流驱动力的二极管18流到电阻变化元件14，提高非易失性存 储元件45的电性能。另外，通过实际有效地扩大二极管18的形成区 域、即有效面积，能够适当地降低二极管18上的电阻，正确地检测电 阻变化元件14的高电阻状态或者低电阻状态。
为了制造该非易失性存储元件45，可以在使用第一实施方式中说 明的图4 (a)到图4 (d)的工艺流程之后，代替在图5 (a)中将第二 接触孔27制作为圆柱状，通过用化学反应性更强的R正等进行蚀刻制 作图6 (a)的圆锥台形状的第二接触孔42。在该第二接触孔42中应 用第一实施方式所示的如图5所示的工艺流程形成上部电极13，能够 实现非易失性存储元件45。
另一方面，图6 (b)的非易失性存储元件50，通过将上部电极13 的一部分埋入第一接触孔19，提高可变电阻膜11和上部电极13的密 合性并在第二面积23中聚集电荷而有效地对可变电阻膜11施加电流 来提高性能。为了制造该非易失性存储元件50，在使用第一实施方式 中说明的图4 (a)到图4 (c)的工艺流程之后，进一步利用CMP技 术除去第一接触孔21的上部的可变电阻膜11的一部分。
通过CMP进行研磨来平坦化直至第一层间绝缘膜19露出为止， 然后，通过使用仅对电阻变化膜ll进行蚀刻的液体(例如，稀硫酸) 进行湿式蚀刻，由此仅除去可变电阻膜ll的上部的一部分。这样做之 后通过实施图4 (d)和图5 (a)到图5 (d)的工艺流程，能够制作非 易失性存储元件50。
通过形成如上所述的本实施方式的结构，能够提高可变电阻膜11 和上部电极13的密合性，使大量的电流从提高了电力驱动力的二极管
2318流到电阻变化元件14。 (第三实施方式)
图7是表示本发明的第三实施方式的图。本实施方式，和第一与 第二实施方式，如图7 (a)所示，可变电阻膜52和上部电极53的截 面形状为锥形(向下部电极12去锥状地变细的形状，与衬底10的主 面平行地剖切的截面向衬底10去渐渐变小的形状)，并且可变电阻摸 52和上部电极53形成在贯通第一层间绝缘膜19的第一接触孔51中。 图7 (b)表示从图7 (a)的D方向观察的非易失性存储元件55的示 意截面图。在该第三实施方式中，与第一、第二实施方式同样地，呈 二极管18的绝缘层15或者半导体层15与第一电极16接触的第一面 积22比可变电阻膜52与上部电极53接触的第二面积23大的结构。 利用图7的结构，来自二极管18的施加电流聚集在第一面积22上， 并集中在更小的第二面积23上，经由可变电阻膜52而集中在比第二 面积23更小的第三面积24上并到达下部电极12。 g卩，通过将第一层 间绝缘膜19中的第一接触孔51的截面形状形成为在深度方向上呈锥 形状变狭窄(向下部电极12去呈锥状变细的形状，当从衬底10的厚 度方向观察时向衬底10去渐渐变小的形状)，埋入在其中的可变电阻 膜51的截面形状也被形成为在深度方向上呈锥形状变狭窄。并且，通 过在该锥形状的第一接触孔51的上部埋入上部电极53，能省略第一和 第二实施方式中所示的第二层间绝缘膜，所以能够更进一步简化制造 工序。
此外，为了形成截面形状被形成为在深度方向上呈锥形状变狭窄 的第一接触孔51，可以如在第二实施方式中说明的那样，在蚀刻第一 层间绝缘膜19时使用化学反应性强的RIE等的制造工艺进行制作。另 外，在该锥形的第一接触孔51内埋入可变电阻膜52和上部电极53的 工序能够按照如下所述制作。
用可变电阻膜52埋入在层间绝缘膜19通过蚀刻形成的第一接触 孔51之后，使用CMP技术除去第一层间绝缘膜19的上部的可变电阻 膜。并且，利用CMP技术除去被埋入第一接触孔51中的可变电阻膜 52的上部的一部分后将上部电极53埋入直至第一层间绝缘膜19上， 利用CMP技术除去第一层间绝缘膜19上的上部电极材料并进行平坦化。通过这样做，在第一接触孔51内埋入可变电阻膜52并在其上部 埋入上部电极53。
另外，，如果除去如上所述的在一层的层间绝缘膜19中形成锥状 的第一接触孔51并在其内部埋入可变电阻膜52和上部电极53的工序， 其它的制造工艺同样能够应用如上述的第二实施方式中说明的那样的 图4、图5的工艺。
通过形成为如上所述的本实施方式的结构，使邻接的下部电极12 之间的距离增大，由此能够更加可靠地防止串扰。这通过与图3 (b) 的对比可以明白。而且，由于可变电阻膜52在深度方向上呈锥形状变 狭窄，所以能够使施加的电流高效率地集中而提高电流密度，能够更 加可靠地实现可变电阻元件14的电阻变化。 (第四实施方式)
图8是表示本发明的第四实施方式的图。本实施方式是第一实施 方式中说明的图l (b)的非易失性存储元件30的变形例。SP，在图8 (a)和(b)中例示的非易失性存储元件60、 65，其电阻变化元件14 的结构与图1 (b)基本相同，但在图8 (a)中，在电阻变化元件14 的上部电极13的上部形成有台阶的凸部54和平坦部(凹部)56 (即， 在上部电极13的上部中央形成凸部54)，另外，在图8 (b)中在上部 电极13的上表面通过蚀刻等损伤而形成有凹凸面57。因此，呈绝缘层 15或者半导体层15与第一电极16或者上部电极13接触的第一接触面 58成为凹面、凸面或者凹凸面的结构。
图8 (a)的非易失性存储元件60，将电阻变化元件14的上部电 极13的中央部作为圆柱状的凸部54残留，将凸部54的周围呈环状地 蚀刻。在这样的形状的上部电极13之上，例如沿着上部电极13的上 部的凹凸层叠绝缘层15，在该绝缘层15上填埋其凹部淀积了第二电极 17之后使用CMP进行平坦化，以尽残留可变电阻膜11的上部附近的 方式通过蚀刻等除去其它区域。这时，绝缘层15与第一电极16接触 的第一面积22以凹凸面构成，因此构成得比可变电阻膜11与上部电 极13接触的第二面积23大。其它的制造工艺，同样地应用如上述的 第二实施方式中说明的那样的图4、图5的工艺，由此能够制作本变形 例的非易失性存储元件60。通过构成为这样的结构，非易失性存储元件60能够提高上部电极
13的上部与绝缘层15的下部的密合性，并且大量的电流从提高了电流 驱动力的二极管18经由第一接触面22流到电阻变化元件14。因此， 能够使所施加的电流高效率地集中而提高电流密度，能更加可靠地实 现可变电阻元件14的电阻变化。另外，如图8 (a)所示，二极管18 的第二电极17与绝缘层15接触的面也形成为凹凸面59，由此能够提 高二极管18的电流驱动能力。
图8 (b)的非易失性存储元件65，在电阻变化元件14的上部电 极13的上表面形成有凹凸面57。在该凹凸面57上，例如淀积绝缘层 15，在通过该淀积形成的绝缘层15上也在表面形成与上部电极13的 上表面同样的凹凸。淀积第二电极17使得该绝缘层15的凹凸面被填 埋之后利用CMP进行平坦化，与图8 (a)同样地，以仅残留可变电阻 膜ll的上部附近的方式通过蚀刻除去其它的区域。这时，由于绝缘层 15与第一电极16接触的第一面积22以凹凸面构成，所以构成得比可 变电阻膜11与上部电极13接触的第二面积23大。其它的制造工艺， 同样地应用如在上述的第二实施方式中说明的那样的图4、图5的工 艺，由此能够制造本变形例的非易失性存储元件60。
通过构成为这样的结构，非易失性存储元件65，能够提高上部电 极13的上部与绝缘层15的下部的密合性，并且大量的电流从提高了 电流驱动力的二极管18经由第一接触面22流到电阻变化元件14。因 此能够使所施加的电流高效率地集中而提高电流密度，更加可靠地实 现可变电阻元件14的电阻变化。另夕卜，如图8 (b)所示，如果二极管 18的第二电极17与绝缘层15接触的面也形成凹凸面59，能够进一步 提高二极管18的电流驱动能力。 (第五实施方式)
图9是表示本发明的第五实施方式的图。本实施方式是作为第二 实施方式说明的图6 (a)的非易失性存储元件45的变形例。gp，图9 (a)和(b)中例示的非易失性存储元件70、 75，呈可变电阻膜61与 上部电极63接触的第二接触面64为凹面、凸面或者凹凸面的结构。 这时，在圆柱状的第一接触孔21之中形成的可变电阻膜61的上部的 第二接触面64，在图9 (a)中在可变电阻膜61的中央呈圆柱状形成凹面，在图9 (b)中使可变电阻膜61的上表面通过蚀刻等损伤而以凹 凸面构成，因此作为第二接触面64的面积的第二面积23构成得比可 变电阻膜61的下部的第三面积24大。此外，在图9 (a) (b)的情况 下，与上述的各实施方式同样地，第一面积22构成得比第二面积23 大。
图9 (a)的非易失性存储元件70，呈在下部电极12上的可变电 阻膜61的上部形成有圆柱状的凹部62并在其凹部62中嵌入有凸状的 上部电极63的结构。通过在容易制作的圆柱状的第一接触孔21之中 的可变电阻膜61的上部制作凹部，能够使第二面积64比第三面积24 大。通过构成这样的结构，非易失性存储元件70能够提高可变电阻膜 61的上部与上部电极63的下部的密合性，并且使大量的电流从提高了 电力驱动力的二极管18经由第二接触面64流到电阻变化元件14。因 此，能够使所施加的电流高效率地集中而提高电流密度，能更加可靠 地实现可变电阻元件14的电阻变化。此外，可变电阻膜61的上部的 凹部62的形成，能够通过基于光刻的蚀刻迸行。
同样地，图9 (b)的非易失性存储元件75，呈在下部电极12上 的可变电阻膜61的上部形成有凹凸面66并在其凹凸面66嵌入有下表 面为凹凸状的上部电极63的结构。通过在容易制作的圆柱状的第一接 触孔21之中的可变电阻膜61的上部制作凹凸面66，能够使第二面积 64比第三面积24大。通过构成这样的结构，非易失性存储元件75能 够提高可变电阻膜61的上部与上部电极13的下部的密合性，并且使 大量的电流从提高了电流驱动力的二极管18经由第二接触面64流到 电阻变化元件14。因此，能够使所施加的电流高效率地集中而提高电 流密度，能更加可靠地实现可变电阻元件14的电阻变化。此外，可变 电阻膜61的上部的凹凸面66的形成，能够通过基于光刻的蚀刻速度 快的蚀刻进行。
(第六实施方式)
图IO是表示本发明的第六实施方式的图。本实施方式是作为第二 实施方式说明的图6 (a)的非易失性存储元件45的变形例。gp，在图 10中例示的非易失性存储元件80中，可变电阻层11构成为其截面形 状呈锥形状(向下部电极12去呈锥状变细的形状，与衬底10的主面平行地剖切的截面向衬底IO去渐渐变小的形状)。并且，上部电极13
(第一电极16)构成为，其截面形状呈锥形状(向可变电阻层11去呈 锥状变细的形状，与衬底10的主面平行地剖切的截面向衬底10去渐
渐变小的形状)。
可变电阻层11的上述形状，通过贯通第一层间绝缘膜19的第一 接触孔72以当从衬底10的厚度方向观察时向衬底10去渐渐变小的方 式形成而实现。
上部电极13 (第一电极16)的上述形状，通过贯通第二层间绝缘 膜25的第二接触孔71以当从衬底10的厚度方向观察时向衬底10去 渐渐变小的方式形成而实现。
在该非易失性存储元件80的制造中，可以在第一实施方式中说明 的从图4 (a)到图4 (d)的工艺流程中，利用基于化学反应更强的RIE 等的蚀刻制作图10的圆锥台形状的第一接触孔72后，代替在图5 (a) 中将第二接触孔制作为圆柱状，利用化学反应更强的RIE等进行蚀刻 由此制作图10的圆锥台形状的第二接触孔71。通过对该第二接触孔 71应用第一实施方式中表示的图5所示的工艺流程形成上部电极13 (第一电极16)，能够实现非易失性存储元件80。
在本实施方式中，以不同的工艺形成第一接触孔72和第二接触孔 71。为了使上部电极13 (第一电极16)的下端面可靠地覆盖可变电阻 膜ll，使该下端面的面积比可变电阻膜11的上端面的面积(第二面积) 大。另外，由于绝缘层15或者半导体层15以覆盖上部电极13 (第一 电极16)的方式形成，所以第一面积22与上部电极13 (第一电极16) 的上端面的面积相等。
在如上所述的结构中，由于第一接触孔72和第二接触孔71都以 当从衬底10的厚度方向观察时向衬底10去渐渐变小的方式形成，因 此被埋入这些接触孔内的可变电阻膜11和上部电极13 (第一电极16) 必然以呈锥形状的方式形成。由此，第一面积22必然比第二面积23 大，第二面积23必然比第三面积24大。因此，第一面积22必然比第 三面积24大。B卩，在本实施方式中，接触孔以当从衬底10的厚度方 向观察时向衬底IO去渐渐变小的方式形成，能够容易地调整电极界面 的面积的大小关系。
28(第七实施方式)
图11是表示本发明的第七实施方式的图。本实施方式是作为第二
实施方式说明的图6 (a)的非易失性存储元件45的变形例。即，在图 11中例示的非易失性存储元件90中，可变电阻层11构成为，其截面 形状呈锥形状(向下部电极12去呈锥状变细的形状，与衬底10的主 面平行地剖切的截面向衬底10去渐渐变小的形状)。并且，上部电极 13 (第一电极16)构成为，其截面形状呈锥形状(向可变电阻层11去 呈锥状变细的形状，与衬底10的主面平行地剖切的截面向衬底10去 渐渐变小的形状)。本实施方式在上部电极13 (第一电极16)的下端 面的面积与可变电阻膜11的上端面的面积相等这一方面与第六实施方 式不同。
可变电阻层11的上述形状，通过贯通第一层间绝缘膜19的第一 接触孔74以当从衬底10的厚度方向观察时向衬底10去渐渐变小的方 式形成而实现。
上部电极13 (第一电极16)的上述形状，通过贯通第二层间绝缘 膜25的第二接触孔73以当从衬底10的厚度方向观察时向衬底10去 渐渐变小的方式形成而实现。
在该非易失性存储元件卯的制造中，在衬底10之上按顺序层叠 第一层间绝缘膜19和第二层间绝缘膜25，此后使用基于化学反应性强 的RIE等的蚀刻， 一次制作图10的圆锥台形状的第一接触孔74和第 二接触孔73。通过用比第一层间绝缘膜19容易后退的材料形成第二层 间绝缘膜25，能够比第一接触孔74平缓地形成第二接触孔73的内侧 的斜面。作为层间绝缘膜的材料，例如能够对第一层间绝缘膜19使用 Si02，对第二层间绝缘膜25使用SiN。
通过在第一接触孔74中应用第一实施方式表示的图4所示的工艺 流程形成可变电阻层11之后在第二接触孔73中使用第一实施方式表 示的图5所示的工艺流程形成上部电极13 (第一电极16)，能够实现 非易失性存储元件90。
在本实施方式中，由于由同一工艺形成第一接触孔74和第二接触 孔73，所以上部电极13 (第一电极16)的下端面的面积与可变电阻膜 11的上端面的面积相等。由于绝缘层15或者半导体层15以覆盖上部电极13 (第一电极16)的方式形成，所以第一面积22与上部电极13 (第一电极16)的上端面的面积相等。
在如上所述的结构中，由于第一接触孔74和第二接触孔73都以 当从衬底10的厚度方向观察时向衬底10去渐渐变小的方式形成，所 以可变电阻膜11和上部电极13 (第一电极16)也都必然以呈锥形状 的方式形成。因此，第一面积22必然比第二面积23大，第二面积23 必然比第三面积24大，第一面积22必然比第三面积24大。即，在本 实施方式中，通过将接触孔以从衬底10的厚度方向观察时向衬底10 去渐渐变小的方式形成，能够容易地调整电极界面的面积的大小关系。
此外，能够确认，在从第二到第五实施方式中，在制作的非易失 性存储元件45、 50、 55、 60、 65、 70、 75中使用？6304作为可变电阻 膜、在第二电极17和下部电极12之间交替地施加极性不同的电脉冲
(士4.3V)时，交替地表示IIKQ的高电阻值和2.5KQ的低电阻值。 这些动作确认了在将上述电脉冲设定为脉冲宽度100nsec、电压+3. 3V 和-3. 3V而交替极性地施加的情况下，能够1000次以上连续高速地并 且交替地稳定地获得高电阻值和低电阻值。在电阻变化元件14的上下 电极之间(12、 63之间)施加了3.3V的电压，在二极管18的上下电 极之间(16、 17之间)施加了 IV的电压。由此，在使如本实施方式 那样的、串联连接了二极管18和电阻变化元件14的存储器元件动作 的情况下，在二极管18的上部电极(第二电极)17和电阻变化元件 14的下部电极12之间施加4.3V电压。
根据上述说明，对本领域技术人员来说，本发明的很多的改良和 其它的实施方式是清楚的。因此，上述说明仅作为例示解释，将实行 本发明的最佳方式以教授为目的提供给本领域技术人员。只要不脱离 本发明的精神，能够实质上改变其结构以及/或者功能的详细状况。
产业上的利用可能性
本发明提供实现高集成化和高稳定动作的大容量的非易失性存储 元件及其制造方法，在便携信息设备和信息家电等的电子设备的小型 化，薄型化方面有用。
权利要求
1. 一种非易失性存储元件，其包括衬底；在所述衬底上形成的层间绝缘膜；电阻变化元件，其具有被所述层间绝缘膜覆盖的下部电极、在比所述下部电极距离衬底远的一侧设置的上部电极、和存在于所述上部电极和所述下部电极之间的可变电阻膜；和二极管，其具有在比所述上部电极距离衬底远的一侧以与所述上部电极串联连接的方式设置的第一电极、在比所述第一电极距离衬底远的一侧设置的第二电极、和存在于所述第一电极和所述第二电极之间的绝缘层或者半导体层，所述非易失性存储元件的特征在于在所述层间绝缘膜中以在相对于所述衬底的主面大致垂直的方向上贯通所述层间绝缘膜而到达所述下部电极的方式形成接触孔，所述可变电阻膜被埋入所述接触孔，当以所述绝缘层或者所述半导体层与所述第一电极接触的部分的面积为第一面积、所述可变电阻膜与所述上部电极接触的部分的面积为第二面积、所述可变电阻膜与所述下部电极接触的部分的面积为第三面积时，所述第一面积比所述第二面积和所述第三面积的至少一方大。
2. 根据权利要求l所述的非易失性存储元件，其特征在于 所述第一面积比所述第二面积大。
3. 根据权利要求l所述的非易失性存储元件，其特征在于 所述第一面积比所述第三面积大。
4. 根据权利要求l所述的非易失性存储元件，其特征在于 所述第二面积比所述第三面积大。
5. 根据权利要求1所述的非易失性存储元件，其特征在于 所述可变电阻膜以向所述下部电极去呈锥状变细的方式构成。
6. 根据权利要求l所述的非易失性存储元件，其特征在于 所述接触孔以向所述下部电极去呈锥状变细的方式构成。
7. 根据权利要求1所述的非易失性存储元件，其特征在于-所述上部电极的至少一部分被埋入所述接触孔。
8. 根据权利要求l所述的非易失性存储元件，其特征在于 所述上部电极和所述第一电极被埋入所述接触孔。
9. 根据权利要求l所述的非易失性存储元件，其特征在于 所述上部电极和所述第一电极是一个共用电极。
10. 根据权利要求8所述的非易失性存储元件，其特征在于 所述共用电极以向所述可变电阻膜去呈锥状变细的方式构成。
11. 根据权利要求l所述的非易失性存储元件，其特征在于所述二极管为MIM二极管、MSM二极管或者肖特基二极管
12. 根据权利要求5所述的非易失性存储元件，其特征在于所述上部电极的一部分在所述可变电阻膜的中央部呈凸状被埋入。
13. 根据权利要求1所述的非易失性存储元件，其特征在于 当将所述绝缘层或者半导体层与所述第一电极接触的面作为第一接触面时，所述第一接触面为凹面、凸面或者凹凸面。
14. 根据权利要求1所述的非易失性存储元件，其特征在于 当将所述可变电阻膜与所述上部电极接触的面作为第二接触面时，所述第二接触面为凹面、凸面或者凹凸面。
15. —种非易失性存储元件阵列，具备多个权利要求1所述的非 易失性存储元件，其特征在于-所述下部电极以在与所述衬底的主面平行的第一平面内相互平行 地延伸的方式被形成多个，所述第二电极以在与所述第一平面平行的第二平面内相互平行地 延伸并且与所述多个下部电极立体交叉的方式被形成多个，以与所述多个下部电极和所述多个第二电极的立体交叉点分别对 应地介于下部电极和第二电极之间的方式设置可变电阻膜，由此，与所述立体交叉点分别对应地形成有权利要求1所述的非 易失性存储元件。
16. —种非易失性存储元件的制造方法，其包括在衬底上形成下部电极的下部电极形成工序在所述下部电极上形成可变电阻膜的电阻膜形成工序； 在所述可变电阻膜上形成上部电极的上部电极形成工序；在所述上部电极上形成第一 电极的第一 电极形成工序； 在所述第一电极上形成绝缘层或者半导体层的绝缘层或者半导体 层形成工序；和在所述绝缘层或者半导体层上形成第二电极的第二电极形成工序，所述电阻膜形成工序包括 形成覆盖所述下部电极的层间绝缘膜的工序；在所述下部电极上形成贯通所述层间绝缘膜的接触孔的孔形成工 序；禾口在所述接触孔埋入所述可变电阻膜的埋入工序，当以所述绝缘层或者所述半导体层与所述电极接触的部分的面积 为第一面积，所述可变电阻膜与所述上部电极接触的部分的面积为第 二面积，所述可变电阻膜与所述下部电极接触的部分的面积为第三面积时，所述第一面积比所述第二面积和所述第三面积的至少一方大。
17. —种非易失性存储元件阵列的制造方法，所述非易失性存储 元件阵列是使用了权利要求16所述的非易失性存储元件的制造方法的交叉点型的非易失性存储元件阵列，其特征在于所述下部电极形成工序是使得在与所述衬底的主面平行的第一平 面内相互平行地延伸地形成多个下部电极的工序，所述第二电极形成工序是使得在与所述第一平面平行的第二平面 内相互平行地延伸并且与所述多个下部电极立体交叉地形成的工序。
18. 根据权利要求16所述的非易失性存储元件的制造方法，其特征在于所述孔形成工序是以向所述下部电极去呈锥状变细的方式形成所 述接触孔的工序。
全文摘要
本发明的非易失性存储元件(20)包括在衬底(10)之上形成的、可变电阻膜(11)被下部电极(12)和上部电极(13)所夹的电阻变化元件(14)；和与该电阻变化元件(14)在层叠方向上串联连接、绝缘层(15)或者半导体层(15)被下部的第一电极(16)和上部的第二电极(17)所夹的二极管(18)而构成。并且，可变电阻膜(11)被埋入在下部电极(12)上形成的第一接触孔(21)。并且，呈二极管(18)的绝缘层(15)或者半导体层(15)与第一电极(16)接触的第一面积(22)比可变电阻膜(11)与上部电极(13)接触的第二面积(23)和可变电阻膜(11)与下部电极(12)接触的第三面积(24)的至少一方大的结构。
文档编号H01L27/10GK101501850SQ20078002960
公开日2009年8月5日 申请日期2007年9月21日 优先权日2006年10月16日
发明者三河巧, 高木刚 申请人:松下电器产业株式会社