专利名称：半导体装置的制造方法
技术领域：
本发明涉及一种半导体装置的制造方法，特别是涉及具有紫外线擦除型 非异失性存储单元的半导体装置的制造方法。
背景技术：
紫外线搭v除型EPROM是通过照射紫外线而能够擦除电写入的信息的存 储器，以单体或其它半导体集成电路、例如内装于微机内的形态形成于半导 体才十底上。在形成有这种EPROM的半导体衬底上多形成有氮化硅膜作为钝化膜， 形成有聚酰亚胺膜作为封装的应力缓冲材料。但是，这些氮化硅膜、聚酰亚 胺膜由于具有紫外线不能透过的性质，故当存在于EPROM区域上时，不能 进行EPROM的信息擦除。因此，要将EPORM区域上的这些膜蚀刻除去。 另外，为减少工序数，在将引线接合用的焊盘电极上的氮化硅膜等蚀刻除去 时，同时将EPROM区域上的这些膜蚀刻除去。需要说明的是，紫外线擦除型EPROM记载于专利文献1中。专利文献1:特开2005-243127号公报但是，在将焊盘电极上的氮化硅膜等蚀刻除去时，为使焊盘电极完全露 出而进行过量蚀刻。于是，在EPROM区域，层间绝缘膜被消去，导致位于 焊盘电极的下层的配线层露出。当配线层露出时，产生EPROM的可靠性因 水分的侵入等而劣化的问题。另外，由于露出后的配线层受到蚀刻损伤，故 也产生配线层的电阻变化的问题。发明内容本发明提供一种半导体装置的制造方法，该半导体装置具备包含紫外 线擦除型存储单元和与该存储单元连接的配线层的存储区域；覆盖所述存储 单元及所述配线层的层间绝缘膜；经由所述层间绝缘膜在所述配线层的上层 离开所述存储区域而形成的外部连接电极，该半导体装置的制造方法的特征在于，包括在所述外部连接电极及所述层间绝缘膜上形成使紫外线透过的 蚀刻阻止膜的工序；将所述外部连接电极上的所述蚀刻阻止膜选择性地蚀刻 除去，并在所述存储单元上残留所述蚀刻阻止膜的工序；在所述蚀刻阻止膜 上及除去了所述蚀刻阻止膜的所述外部连接电极上形成不使紫外线透过的保 护膜的工序；将所述外部连接电极上及存储区域上的保护膜选择性地蚀刻除 去的工序。根据本发明，在蚀刻紫外线不能透过的保护膜时，利用蚀刻阻止膜来防 止存储区域的层间绝缘膜被消去。由此，由于存储区域的配线层不会露出， 故可防止配线电阻的变动或可靠性劣化。
图1是说明本发明实施例的半导体装置的制造方法的剖面图 图2是说明本发明实施例的半导体装置的制造方法的剖面图 图3是说明本发明实施例的半导体装置的制造方法的剖面图 图4是说明本发明实施例的半导体装置的制造方法的剖面图 图5是说明本发明实施例的半导体装置的制造方法的剖面图 图6是说明本发明实施例的半导体装置的制造方法的剖面图 图7是说明本发明实施例的半导体装置的制造方法的平面图 图8是说明本发明实施例的半导体装置的制造方法的剖面图 图9是存储单元的等效电路图。符号说明I 半导体衬底2A、 2B、 2C 层间绝缘膜 10 4册极绝缘膜II 浮置栅12 漏极扩散层13 源极线扩散层14 位线15 LOCOS膜16控制栅线扩散层 17、 18 通^各孔19控制栅线金属层20 焊盘电极21 氧化膜22 开口部23 氮化硅膜24 聚酰亚胺膜25 抗蚀剂膜 CM金属帽层 MC 存储单元具体实施方式
下面，参照附图对本发明实施例的半导体装置的制造方法进行说明。 如图1所示，在P型半导体衬底1上的EPPOM区域形成有存储单元MC。 实际上虽然有多个存储单元MC，但是在图1中只是示意性地表示有一个存储 单元MC的浮置栅11 ( 7口一于—y夕、'歹一 卜)。该半导体装置由三层金属处 理形成，第一金属层1M、第二金属层2M、第三金属层3M在存储单元MC 的浮置栅11上分别在其间夹着层间绝缘层2A、 2B、 2C形成。层间绝缘层2A、 2B、 2C例如由TEOS膜/SOG膜/TEOS膜的层叠膜(膜厚约950nm )构成， 其被平坦化。另外，层间绝缘层2A、 2B、 2C具有使紫外线透过的性质。参照图7、图8说明存储单元MC的构造。图7是存储单元MC的平面 图，表示彼此相邻地左右对称配置的两个存储单元MC。图8是沿着图7的 X-X线的剖面图。在P型半导体衬底1上，经由栅极绝缘膜IO形成有由多晶硅等构成的浮 置栅ll。与浮置栅ll相邻，在P型半导体衬底1上形成有N +型漏极扩散层 12 (K、1^0拡散層)、N +型源极线扩散层13 (乂一7，一y拡散層)。在 浮置栅11上形成有层间绝缘膜2A。在N+型漏极扩散层12上的层间绝缘膜 2A上形成有接触孔C,且形成有通过该接触孔C与漏极扩散层12连接的位 线14。另外，在半导体衬底l上，与源极线扩散层13同样地将N +型控制栅线 扩散层16条状地形成。浮置栅11横穿L0C0S膜15并延伸到N +型控制栅 线扩散层16上。浮置栅11和N +型控制栅线扩散层16在其间夹着栅极绝缘膜10电容耦合。另夕卜，控制栅线扩散层16 (〕y卜口一》^'一卜，一 y拡散 層)由于其电阻高，故在控制栅线扩散层16上形成有通过通路孔17与其连 接的第一层金属层1M，进而形成有通过通路孔18与该第一层金属层1M连 接的第二金属层2M。这些第一金属层1M、第二金属层2M形成控制栅线金 属层19。控制栅线金属层19和控制栅线扩散层16—体地成为控制栅线。该 存储单元MC由图9中的等效电路图表示。在向该存储单元MC写入信息时，对位线14施加高电压，流过沟道电流。 于是，该沟道电流得到的热电子被注入浮置栅11。由此，通过晶体管阙值电 压增高而写入信息，另外，在擦除写入存储单元MC的信息时，对存储单元 MC照射紫外线。通过取出注入到浮置栅ll的电子，使晶体管的阈值电压还 原，将信息擦除。如图1所示，自EPROM区域分离，形成由第三金属层3M构成的引线 接合用的焊盘电极20。焊盘电极20为半导体衬底1上形成的未图示的电路的 输入输出用焊盘。另外，焊盘电极20例如由厚度450nm的铝层和覆盖该铝层 表面的厚度30nm的金属帽层CM形成。金属帽层CM是用于防止构图第三 金属层3M时的曝光引起的反射的防反射层，例如由TiN层(氮化钛层)构 成。而且，覆盖焊盘电极20,在整个面上形成膜厚约300nm的氧化膜21 (例 如氧化硅膜、TEOS膜)。该氧化膜21具有使紫外线透过的性质。之后，如图2所示，选择性地蚀刻氧化膜21，形成开口部22,使焊盘电 极20露出。此时，EPROM区域上的氧化膜21 (在之后的蚀刻工序中作为蚀 刻阻止膜起作用) 一直残留。另外，通过过量蚀刻将焊盘电极20的金属帽层 CM除去。这是为了降低接合线和焊盘电极20的接触电阻。其次，如图3所示，通过CVD法在氧化膜21上及其开口部22内堆积膜 厚约400nm的氮化硅膜23,接着，在该氮化硅膜23上涂敷膜厚约3jum的聚 酰亚胺膜24。氮化硅膜23作为钝化膜起作用。氮化硅膜23之下的氧化膜21 也作为緩解氮化硅膜23引起的应力的緩冲剂起作用。聚酰亚胺膜24作为緩 解封装引起的应力的緩冲材料使用。其次，如图4所示，在聚酰亚胺膜24上形成抗蚀剂膜25,通过进行曝光-显 影，在EPROM区域上及焊盘电极20上形成开口。然后，以该构图后的抗蚀 剂膜25为掩模，蚀刻聚酰亚胺膜24。之后，如图5所示，将抗蚀剂膜25除 去。其次，如图6所示，以聚酰亚胺膜24为掩模，将氮化硅膜23蚀刻除去， 使焊盘电极20再次露出。此时，EPROM区域的氮化硅膜23被完全除去。由 此，对焊盘电极20正常地进行引线接合，同时将在EPROM区域紫外线不能 透过的氮化硅膜23、聚酰亚胺膜24除去，因此，可利用紫外线将蓄积于浮置 栅11的存储单元MC的信息擦除。在蚀刻上述氮化硅膜23时，在EPROM区域，下层的氧化膜21也被消 去若干，但由于该氧化膜21作为蚀刻阻止膜起作用，故可防止其下层的层间 绝缘膜2C被消去而导致控制栅线金属层19露出。由此，可防止控制栅线金 属层19的配线电阻的变动或可靠性劣化。需要说明的是，本实施例中以三层金属处理为例进行了说明，但只要是 焊盘电极20比存储区域的配线层更靠上层的处理，就可以同样地应用。另夕卜， 只要存储单元MC是紫外线擦除型存储单元，就可以是其它构造(例如堆栈 型构造)的存储单元。
权利要求
1、一种半导体装置的制造方法，该半导体装置具备包含紫外线擦除型存储单元和与该存储单元连接的配线层的存储区域；覆盖所述存储单元及所述配线层的层间绝缘膜；经由所述层间绝缘膜在所述配线层的上层离开所述存储区域而形成的外部连接电极，该半导体装置的制造方法的特征在于，包括在所述外部连接电极及所述层间绝缘膜上形成使紫外线透过的蚀刻阻止膜的工序；将所述外部连接电极上的所述蚀刻阻止膜选择性地蚀刻除去，并在所述存储区域上残留所述蚀刻阻止膜的工序；在所述蚀刻阻止膜上及除去了所述蚀刻阻止膜的所述外部连接电极上形成不使紫外线透过的保护膜的工序；将所述外部连接电极上及存储区域上的所述保护膜选择性地蚀刻除去的工序。
2、 如权利要求1所述的半导体装置的制造方法，其特征在于，所述蚀 刻阻止膜为氧化硅膜，所述保护膜包含氮化硅膜。
3、 如权利要求2所述的半导体装置的制造方法，其特征在于，所述保 护膜包含聚酰亚胺膜。
全文摘要
一种半导体装置的制造方法，防止存储区域的配线层的露出，且防止配线电阻的变动及可靠性劣化。在焊盘电极(20)及层间绝缘膜(2C)上形成SiO<sub>2</sub>膜(21)作为使紫外线透过的蚀刻阻止膜。之后，将焊盘电极(20)上的SiO<sub>2</sub>膜(21)选择性蚀刻除去，在EPROM区域上残留SiO<sub>2</sub>膜(21)。之后，在SiO<sub>2</sub>膜(21)上及除去了SiO<sub>2</sub>膜(21)的焊盘电极(20)上形成氮化硅膜(23)及聚酰亚胺膜(24)作为紫外线不能透过的保护膜。之后，将焊盘电极(20)上及EPROM区域上的氮化硅膜(23)及聚酰亚胺膜(24)选择性地蚀刻除去。此时，由于SiO<sub>2</sub>膜(21)作为蚀刻阻止膜起作用，因此，可防止SiO<sub>2</sub>膜(21)下层的层间绝缘膜(2C)被消去而导致控制栅线金属层(19)露出。
文档编号H01L27/115GK101236930SQ200810002638
公开日2008年8月6日 申请日期2008年1月14日 优先权日2007年1月31日
发明者山田裕, 森川成洋, 稻叶裕一 申请人:三洋电机株式会社;三洋半导体株式会社