专利名称：：半导体装置及其制造方法
技术领域：
：本发明涉及到一种具有沟槽栅极构造的半导体装置及其制造方法。本发明请求基于2007年6月7日在日本提出的No.2007-151597号的优先权，因而其内容包含在本发明中。
背景技术：
：半导体装置一般是在半导体基板表面上形成n型扩散层、栅极绝缘膜、栅电极的构造，但随着ULSI(UltraLargeScaleIntegration,超大规模集成电路)器件的微型化，短沟道(channel)效果的问题变得明显。短沟道效果是指，随着栅极长度变短，源电极和漏电极接近时，由于硅是传导性较强的半导体，因此即使关闭栅极，在源极和漏极之间也产生泄漏电流的现象(穿通/punchthrough)。作为避免这种短沟道效果问题的手段，沟槽栅极技术引起人们的关注。沟槽栅极技术是指，下挖栅极布线下的Si基板，形成沟槽(trench)，将栅极嵌入到该沟槽中，从而即使在相同的栅极占有面积下也可延长沟道长度。这种现有的具有沟槽嵌入型的栅电极的半导体装置的截面构造如图16所示。半导体装置101中，在一对沟槽型元件分离部102之间形成晶体管构造T。具体而言，在具有p型阱层103a和沟道掺杂层103b的半导体基板103的表面，形成作为源极区域或漏极区域的n型扩散层104。并且，在半导体基板103及n型扩散层104中形成沟槽105，通过该沟槽105隔开n型扩散层104的源极区域和漏极区域。进一步，在含有沟槽105的内面的n型扩散层104和元件分离部102上，形成栅极绝缘膜106。并且，在沟槽105中嵌入栅电极107。栅电极107经由栅极绝缘膜106嵌入到沟槽105。这样一来，在n型扩散层104的源极区域和漏极区域之间，经由栅极绝缘膜106形成栅电极107。并且，源极区域、漏极区域上分别形成电极108、109。进一步，栅极绝缘膜106上形成硅氧化膜110，电极108、109及栅电极107配置得嵌入到该硅氧化膜110中。因此，利用沟槽栅极技术，通过具有沟槽嵌入型的栅电极的半导体装置101，成为栅电极107嵌入到沟槽105的构造，从而可通过沟槽的深度控制实际的沟道长度，和现有的刨平型的半导体装置相比，可获得较高的阈值电压Vth。但是，在现有的沟槽栅极技术中，在形成沟槽105的工序中，如图17所示，用等离子蚀刻对沟槽205加工时，对于图17(a)所示的平面视图形状的长椭圆型的活性区域K，在形成沟槽205时，如图17(c)所示，在元件分离部102旁边容易形成Si飞边103c，存在该Si飞边103c作为寄生沟道作用的问题。作为缓和这种Si飞边103c的方法，已知化学蚀刻、氢退火处理。例如，专利文献l(日本专利特开2001-351895号公报)中记载了以下方法通过利用氟酸和硝酸的混合液进行湿式处理及短时间热处理的化学蚀刻，改善沟槽的形状。并且，专利文献2(日本专利特开2003-229479号公报)、专利文献3(日本专利特开2004-140039号公报)及专利文献4(日本专利特开2005-142265号公报)中记载了通过氢退火处理使沟道内壁平坦化的方法。但是，在干式蚀刻后的沟槽中，进行各向同性的化学蚀刻以缓和Si飞边时，如图18(b)及图18(c)所示，沟槽205的底部205b变为圆形，因此无法完全排除其影响。并且，这种情况下，因侧面蚀刻过多，图18(a)的A1-A1'线方向截面的沟槽形状恶化。之后，如图19所示去除掩模后形成沟槽205，但沟槽205的截面形状大致为圆形，深度方向的中央部以圆形下凹，因此沟槽的上部205a变为向内侧尖锐突起的形状。并且，在这种状态下制造的晶体管如图20所示，经由栅极绝缘膜206将栅电极207嵌入到沟槽205，以构成晶体管201，因此在沟槽上部205a中电场易集中，并且尺寸变动的风险变大。并且，如果进行氢烘烤(在氢气氛围中进行90(TC左右的加热)，如图18(d)所示，以沟槽底部305b为平坦部，可基本完全去除Si飞边，但A1-A1'线方向的截面形状同样变为接近圆形，去除掩模并同样制造出晶体管后，在沟槽上部电场易集中，并且尺寸变动的风险变大。
发明内容本发明鉴于以上问题，其目的在于提供一种可将加工沟槽栅极晶体管的沟槽时产生的飞边有效去除的同时使沟槽的形状最佳化、并不会产生寄生沟道、泄漏电流的半导体装置及其制造方法。为了实现上述目的，本发明采用以下构造。本发明的半导体装置，其特征在于，具有沟槽栅极晶体管，该沟槽栅极晶体管中，在半导体基板上至少具有由元件分离绝缘膜包围了周围的活性区域；在上述活性区域内，两端部与上述元件分离绝缘膜相接设置的沟槽；经由栅极绝缘膜形成在上述沟槽中的栅电极；和形成在上述沟槽附近的扩散层，上述沟槽包括位于上述半导体基板的一个面上的开口部；位于上述元件分离绝缘膜侧，并与上述开口部连接的一对第1内壁；位于上述活性区域侧，并与上述开口部连接的一对第2内壁；和位于上述开口部的对面，与上述第1内壁及上述第2内壁连接的底部，上述第2内壁的截面轮廓线大致为直线状，上述沟槽内部副生的飞边被去除或减少。并且，在本发明的半导体装置中优选上述第2内壁的截面轮廓线的中间沟槽宽度和上部沟槽宽度的比为0.9~1.05的范围。并且，在本发明的半导体装置中优选上述飞边的高度距上述底部为5nm以下。进一步，在本发明的半导体装置中优选上述半导体装置是将上述沟槽栅极晶体管作为存储单元的转移栅极晶体管使用的动态随机存取存储器。其次，本发明提供一种半导体装置的制造方法，该半导体装置具有沟槽栅极晶体管，该方法至少具有以下工序在半导体基板上设置元件分离绝缘膜和活性区域的工序；在上述活性区域内形成沟槽的工序；去除或减少上述沟槽的内部副生的飞边的工序；以及在上述沟槽的内部形成栅极绝缘膜并且在上述沟槽中形成栅电极的工序，其中，上述沟槽的两端部与上述元件分离绝缘膜相接设置，并且上述沟槽包括位于上述半导体基板的一个面上的开口部；位于上述元件分离绝缘膜侧，并与上述开口部连接的一对第1内壁；位于上述活性区域侧，并与上述开口部连接的一对第2内壁；和位于上述开口部的对面，与上述第1内壁及上述第2内壁连接的底部，上述第2内壁的截面轮廓线大致为直线状，上述去除或减少飞边的工序具有以下工序第1飞边去除工序，通过氢烘烤处理去除或减少上述飞边；保护膜形成工序，通过氧化处理在上述沟槽的表面形成保护膜；以及第2飞边去除工序，对形成了上述保护膜的上述沟槽的表面进行氢烘烤处理，使上述第2内壁的截面轮廓线保持大致直线状，同时进一步去除或减少残存的飞边。并且，在本发明的半导体装置的制造方法中优选上述第2内壁的截面轮廓线形成为中间沟槽宽度和上部沟槽宽度的比为0.9~1.05的范围。并且，在本发明的半导体装置的制造方法中优选在上述第1飞边去除工序中，将上述飞边的高度去除或减少到距上述底部20%以下，在上述第2飞边去除工序中，将上述飞边的高度去除或减少到距上述底部5nm以下。并且，在本发明的半导体装置的制造方法中优选上述氢烘烤处理，在至少使氢气以5升/分以上的流量流动的同时，进行800~900°C的烘烤处理。并且，在本发明的半导体装置的制造方法中优选上述保护膜的厚度形成为开口部侧厚、底部侧薄的连续的膜厚。并且，在本发明的半导体装置的制造方法中优选上述氧化处理至少使用二氯乙烯进行。并且，本发明的半导体装置具有沟槽栅极晶体管，其特征在于，具有栅电极，具有嵌入到半导体基板中的侧面部；第1及第2元件分离部，夹持上述栅电极，在第1方向上形成；和第1及第2扩散层部，夹持上述栅电极，在与上述第1方向垂直的第2方向上形成，上述栅电极的上述侧面部和上述第1及第2元件分离部实质上面接触。并且，在本发明的半导体装置中优选上述栅电极和上述第1及第2扩散层部实质上面接触。并且，在本发明的半导体装置中优选上述栅电极的上表面的面积小于上述栅电极的下表面的面积。并且，在本发明的半导体装置中优选上述多面体的栅电极是六面体的栅电极。并且，本发明提供一种半导体装置的制造方法，其特征在于，具有以下工序第1工序，在由元件分离部夹持的区域中形成沟槽栅极用的沟槽，在上述沟槽和元件分离部之间形成飞边；第2工序，进行减少上述飞边的处理；第3工序，进行氧化处理，与上述沟槽内的高度低的一侧相比，对高度高的一侧进行氧化；以及第4工序，进行减少上述飞边的处理。并且，在本发明的半导体装置制造方法中优选上述第2及第4工序中的处理是热处理。并且，在本发明的半导体装置制造方法中优选上述热处理是氢烘烤处理至少使氢气以5升/分以上的流量流动，使温度为800度到900度。根据本发明，可提供一种可将加工沟槽栅极晶体管的沟槽时产生的飞边有效去除的同时使沟槽的形状最佳化、并不会产生寄生沟道、电场集中等问题、不会发生泄漏电流的半导体装置及其制造方法。艮P，根据上述半导体装置，构成沟槽的第2内壁的截面轮廓线大致为直线状，沟槽内部副生的飞边被去除或减少，因此不会产生飞边造成的寄生沟道，沟道长度变大，因此可防止短沟道效果引起的泄漏电流。并且，根据上述半导体装置，沟槽的第2内壁的截面轮廓线的中间沟槽宽度和上部沟槽宽度的比为0.9~1.05的范围，因此中间沟槽宽度和上部沟槽宽度基本为同样大小，可防止电场集中到沟槽上部。并且，根据本发明的半导体装置，沟槽的内部副生的飞边的高度为5nm以下，从而可充分去除或减少飞边，不会产生飞边造成的寄生沟道。进一步，根据上述半导体装置的制造方法，去除或减少飞边的工序具有以下工序第1飞边去除工序，通过氢烘烤处理去除或减少飞边；保护膜形成工序，通过氧化处理在沟槽的表面形成保护膜；和第2飞边去除工序，对形成了保护膜的沟槽的表面进行氢烘烤处理，使第2内壁的截面轮廓线保持大致直线状，同时进一步去除或减少残存的飞边。因此可通过保护膜积极控制沟槽内部的Si的移动，从而可使沟槽的形状适当的同时去除飞边。并且，根据上述半导体装置的制造方法，沟槽的第2内壁的截面轮廓线形成为中间沟槽宽度和上部沟槽宽度的比为0.9~1.05的范围，从而可使上部沟槽宽度和中间沟槽宽度基本为同样大小，防止电场集中到沟槽上部。并且，根据上述半导体装置的制造方法，在第l飞边去除工序中，将飞边的高度去除或减少到距底部20%以下，在第2飞边去除工序中，将飞边的高度去除或减少到距底部5nm以下，从而可高效地去除或减少飞边，不会产生飞边引起的寄生沟道。并且，根据本发明的半导体装置的制造方法，上述氢烘烤处理在至少使氢气以5升/分以上的流量流动的同时，进行80090CTC的烘烤处理，从而使沟槽的侧面蚀刻比降低，可获得充分的Si飞边去除效果。并且，根据上述半导体装置的制造方法，保护膜的厚度形成为开口部侧厚、底部侧薄的连续的膜厚，与底部侧厚、开口部侧薄的飞边的厚度成反比，因此可根据飞边厚度控制第2飞边去除工序中的氢烘烤处理的效果，飞边去除效果良好。并且，根据上述半导体装置的制造方法，氧化处理至少使用二氯乙烯进行，从而可通过氯的作用有效去除受损层，从而可提高氧化率。图1是表示作为本发明的实施方式的半导体装置的平面构造的概念图。图2是表示作为本发明的实施方式的半导体装置的截面构造的概念图。图3是用于说明作为本发明的实施方式的半导体装置的沟槽的形状的图，是和图1中的A-A'线对应的沟槽的截面图(a)、及和B-B'线对应的沟槽的截面图(b)。图4是制造作为本发明的实施方式的半导体装置时的工序图，是表示形成了元件分离绝缘膜的状态的平面图。图5是制造作为本发明的实施方式的半导体装置时的工序图，是放大了图3的活性区域的平面图(a)、和图5中的A-A'线对应的截面图(b)、及和B-B'线对应的截面图(c)。图6是制造作为本发明的实施方式的半导体装置时的工序图，是表示形成了掩模及侧壁的状态的示意图，是放大了活性区域的平面图(a)、和图6(a)中的A-A'线对应的截面图(b)、及和B-B'线对应的截面图(c)。图7是制造作为本发明的实施方式的半导体装置时的工序图，是表示形成了沟槽栅极的状态的示意图，是放大了活性区域的平面图(a)、和图7(a)中的A-A'线对应的截面图(b)、及和B-B'线对应的截面图(c)。图8是制造作为本发明的实施方式的半导体装置时的工序图，是表示进行了第1飞边去除工序的状态的示意图，是放大了活性区域的平面图(a)、和图8(a)中的A-A，线对应的截面图(b)、及和B-B，线对应的截面图(c)。图9是制造作为本发明的实施方式的半导体装置时的工序图，是表示进行了保护膜形成工序的状态的示意图，是放大了活性区域的平面图(a)、和图9(a)中的A-A，线对应的截面图(b)、及和B-B，线对应的截面图(c)。图IO是制造作为本发明的实施方式的半导体装置时的工序图，是表示进行了第2飞边去除工序的状态的示意图，是放大了活性区域的平面图(a)、和图10(a)中的A-A'线对应的截面图(b)、及和B-B'线对应的截面图(c)。图11是制造作为本发明的实施方式的半导体装置时的工序图，是表示氧化膜状态的示意图，是放大了活性区域的平面图(a)、和图11(a)中的A-A'线对应的截面图(b)、及和B-B'线对应的截面图(c)。图12是制造作为本发明的实施方式的半导体装置时的工序图，是表示进行了湿式蚀刻的状态的示意图，是放大了活性区域的平面图(a)、和图12(a)中的A-A'线对应的截面图(b)、及和B-B，线对应的截面图(c)。图13是表示作为本发明的实施方式的半导体装置的截面图。图14是用于说明沟槽的氧化膜厚的测量方法的图，是和图7(a)中的A-A'线对应的截面图。图15是表示试验例中的氧化方法的不同造成的不同的沟槽深度方向的氧化膜厚分布的比较图。图16是表示现有的半导体装置的截面图。图17是制造现有的半导体装置时的工序图，是表示形成了沟槽栅极的状态的示意图，是放大了活性区域的平面图(a)、和图17(a)中的A1-A1'线对应的截面图(b)、及和B1-B1'线对应的截面图(c)。图18是制造现有的半导体装置时的工序图，是表示进行了氢烘烤的状态的示意图，是放大了活性区域的平面图(a)、和图18(a)中的A1-A1'线对应的截面图(b)、及和B1-B1'线对应的截面图(c)。图19是制造现有的半导体装置时的工序图，是表示去除了掩模的状态的示意图，是放大了活性区域的平面图(a)、和图19(a)中的A1-A1'线对应的截面图(b)、及和B1-B1'线对应的截面图(c)。图20是表示通过现有的半导体装置的制造方法，在去除飞边时沟槽的形状变化的状态下制造的半导体装置的截面图。具体实施例方式以下参照作为本发明的实施方式的半导体装置及其制造方法。并且，在以下说明参照的附图用于说明本实施方式的半导体装置及其制造方法，图示的各部分的大小、厚度、尺寸等有时会和实际的半导体装置及其制造方法中的各部分的尺寸关系不同。(半导体装置)图1是表示作为本发明的实施方式的半导体装置H的平面构造的概念图，图2是表示沿图1的A-A'线的截面构造的概念图。在这些附图中，适用于半导体装置H的半导体基板1通过含有预定浓度的杂质的半导体、例如硅形成。元件分离绝缘膜(沟槽分离绝缘膜)2在上述半导体基板1的表面通过STI(浅沟槽隔离)法而形成在活性区域K以外的部分，使相邻的活性区域K绝缘分离。在本实施方式中，表示将如下单元构造适用于本发明时的一例构造在一个活性区域K上配置2位的存储单元的单元构造。在本实施方式的构造中，如图1所示的平面构造，多个细长短格状的活性区域K隔开预定间隔排列形成，在各活性区域K的两端部和中央部分别配置杂质扩散层，在该形态下，在中央部形成漏极3，在其两端部侧形成源极4a、4b，并以配置在它们的正上方的形式来定义基板连接部5c、5a、5b。此外，该图所规定的平面形状的活性区域K是本实施方式中特有的形状，但活性区域K的形状、方向不应有特别限制，因此图l所示的活性区域K的形状当然也可是适用于其他一般的沟槽栅极晶体管的活性区域的形状，不限于本发明的形状。接着，在图l的横(X)向折线状地延伸设置位线6，该位线6在图1的纵(Y)向以预定间隔配置多个。并且，在图1的纵(Y)向上延伸布线有直线状的字线7，该字线7在图1的横(X)向上以预定间隔配置多个，字线7在与各活性区域K交叉的部分中含有图2所示的栅电极8。如图2所示的截面构造，半导体基板1具有p型阱层la、及在p型阱层la上形成的沟道掺杂层lb，在其上被元件分离绝缘膜2划分的活性区域K上，分离形成有源极4a、漏极3、源极4b。在源极4a和漏极3之间的位置、及漏极3和源极4b之间的位置上，形成下挖半导体基板1而形成的沟槽11、11，在位于这些沟槽11、11两侧的元件分离绝缘膜2上也形成沟槽13。这些沟槽ll、11沿字线7连续形成，两端部与沟槽分离绝缘膜2相接形成。到沟槽11的内周面和各沟槽周边部的基板上表面位置为止形成栅极绝缘膜7，在沟槽11的各栅极绝缘膜17的内侧，栅电极8从各沟槽稍微向上突出地形成，以与各栅极绝缘膜17相接，在各栅电极8上层叠形成字线7和绝缘膜硬掩模15，并形成LDD侧壁16，以使该LDD侧壁16位于从半导体基板1向上突起的栅电极8的上部一侧、以及位于其上的字线7的一部分和位于其上的绝缘膜硬掩模15的两侧。并且，在形成于元件分离绝缘膜2上的沟槽13的内部也形成栅电极材料8a，其上层叠形成字线7和绝缘膜硬掩模15。在本实施方式的构造中，通过形成在一个沟槽11上的栅极绝缘膜17、栅电极8、及配置在其两侧的源极4a、漏极3而构成一个沟槽栅极晶体管，通过形成在另一个沟槽11上的栅极绝缘膜17、栅电极8、及配置在其两侧的漏极3、源极4b而构成另一个沟槽栅极晶体管。并且，这些沟槽栅极晶体管在图1的横(X)向和纵(Y)向多个排列形成，从而构成DRAM存储单元用的选择晶体管部。在这种沟槽栅极晶体管构造中，作为一例，栅极绝缘膜17通过热氧化作为硅氧化膜形成，栅电极8由多晶硅膜形成，字线7由金属膜形成，侧壁16由氮化硅等绝缘膜形成。沟槽11的构造例如如图3所示，包括位于半导体基板1的一个面上的开口部lla;—对第l内壁llb，位于图3所示的截面构造的左右的沟槽分离绝缘膜2侧，与开口部lla连接；一对第2内壁llc，位于活性区域K一侧，与开口部lla连接；和底部lld，位于开口部lla的对面，连接第l内壁11b及上述第2内壁llc。上述第2内壁llc的截面轮廓线大致为直线状，去除或减少在第1内壁lib的表面从底部lld的方向副生的Si飞边。通过上述构造，不会产生因Si飞边引起的寄生沟道，沟道长度变大，因此可防止短沟道效果造成的泄漏电流。并且，如图3(a)所示，第2内壁llc的截面轮廓线优选中间沟槽宽度b和上部沟槽宽度a的比(=b/a)为0.91.05的范围。在该范围内，上部沟槽宽度a和中间沟槽宽度b基本为同样大小，可防止电场集中到沟槽11上部。并且，开口部lla所处的面和第2内壁lie所成的角度0在实用范围下优选为87°《e《93°。在该范围内，沟槽的形状最佳化，可防止电场集中到沟槽上部。并且，如图3(b)所示，优选飞边的高h距底部lld为5nm以下。在该范围内，飞边被充分去除或减少，不会产生飞边造成的寄生沟道。此外，底部lld在第1内壁llb的截面中优选为平坦的。此外，在图2中，在漏极3、源极4a及4b各自的上方侧层叠形成基板连接用的导体部18a、18b、18c。通过这些导体部构成图1所示的基板连接部5a、5b、5c，可连接到将本申请构造的半导体装置适用于下述动态随机存取存储器(DynamicRandomAccessMemory,以下简称为DRAM)时的DRAM的电容器构造。上述本实施方式的沟槽栅极晶体管构造的半导体装置具有以下特征将加工沟槽栅极晶体管的沟槽时产生的Si飞边有效去除的同时使沟槽的形状最佳化，并且不会产生寄生沟道、电场集中等问题，不会产生泄漏电流。(半导体装置的制造方法)接着参照图4~12按照工序顺序对本发明构造涉及的沟槽栅极晶体管构造的半导体装置H的制造方法的一例进行说明。一般情况下，具有沟槽栅极构造的晶体管的制造方法大致包括以下工序在半导体基板上设置元件分离绝缘膜和活性区域的工序(元件分离工序)；在活性区域内形成沟槽的工序(沟槽形成工序)；去除或减少沟槽的内部副生的飞边的工序(飞边去除工序)；在沟槽的内部形成栅极绝缘膜并在沟槽内形成栅电极的工序(栅电极形成工序)；以及在沟槽的附近形成扩散层的工序(扩散层形成工序)。以下依次说明各工序。(元件分离工序)首先如图4所示，在半导体基板1上通过STI法形成深200~350nm左右的元件分离绝缘膜2。通过该元件分离绝缘膜2的形成，在半导体基板1上形成岛状的活性区域K。接着如图5所示，形成绝缘膜12以覆盖半导体基板1的活性区域K和元件分离绝缘膜2。首先，例如通过CVD法形成厚1020nm的硅氧化膜后，注入硼，形成p型阱层la。硼注入的条件例如是穿通硅氧化膜，在250keV下注入浓度lX1013cm-2，在150keV下注入浓度5X1012cm-2，在80keV下注入浓度3X1012cm-2。注入了硼后，为了恢复损伤而进行热处理。作为此时的热处理的条件，例如是100(TC、l分钟。接着，穿通硅氧化膜并注入硼，在p型阱层la上形成沟道掺杂层lb。此时的硼注入条件例如是在30keV下注入浓度2X1012cm—2。进一步，为了覆盖硅氧化膜，例如通过CVD法层叠厚度为100~200nm左右的硅氮化膜，形成绝缘膜12。(沟槽形成工序)接着如图6所示，将位于应形成栅电极的预定区域上的膜(掩模)通过光刻技术及干式蚀刻技术选择性地去除，形成开口部lla，并形成栅极沟道形成用的掩模图案M。进一步，在掩模图案M的周围形成侧壁M1。并且，使用该掩模图案M对沟道掺杂层lb进行干式蚀刻，从而如图7所示，以预定间隔形成二个沟槽11。沟槽11的深度d例如优选为100200nm左右。沟槽ll包括开口部lla，横切活性区域K而形成，并且在活性区域K的区域中以使沟槽11的两端部与元件分离绝缘膜2相接的方式设置，其位于半导体基板1的一个面上；一对第1内壁llb，位于元件分离绝缘膜2侧，与开口部lla连接；一对第2内壁llc，位于活性区域K侧，与开口部lla连接；和底部lld,位于开口部lla的对面，连接第1内壁11b及第2内壁llc。(飞边去除工序)这样形成沟槽11后，如图7(c)所示，在第1内壁Ub的表面从底部lld的方向副生出Si飞边(飞边)lle。该飞边lle会成为寄生沟道，因此需要去除或减少。在本发明中，使沟槽11的第2内壁llc的截面轮廓线大致直线状地形成，飞边去除工序的特征在于具有以下工序第l飞边去除工序，通过氢烘烤处理去除或减少飞边lie;保护膜形成工序，通过氧化处理在沟槽11的表面形成保护膜14;和第2飞边去除工序，对形成了保护膜14的沟槽11的表面进行氢烘烤，使第2内壁llc的截面轮廓线保持大致直线状，同时进一步去除或减少残存的飞边lle。这样一来，可通过保护膜积极控制沟槽11内部的Si的移动，从而可使沟槽11的形状适当的同时去除飞边lle。并且优选在第l飞边去除工序中，将飞边lie的高度去除或减少到距底部20%以下，在第2飞边去除工序中，将飞边lle的高度去除或减少到距底部5nm以下。这样一来，如图3(a)所示，使沟槽ll的第2内壁llc的截面轮廓线中的上部沟槽宽度a和中间沟槽宽度b的比(侧面蚀刻)(=b/a)为最小限度，如图3(b)所示，使沟槽11的第1内壁lib的截面中的底部lid的形状保持平坦，同时可高效充分地去除或减少飞边lle。(第1飞边去除工序)如图8所示，通过湿式蚀刻去除了自然氧化膜后，通过氢烘烤处理去除飞边lle。此时，优选将飞边lle的高度从底部去除或减少到20y。以下。氢烘烤处理是用于一般在栅极氧化前、聚硅的外延生长前等去除表面的自然氧化膜的技术。通过该处理使温度为90(TC左右时，Si原子移动，变化为应力较少的形状。该移动中仅有存在一定程度的厚度(约lnm以上)的氧化膜的部分不动，因此可通过与下述保护膜形成工序的组合进行沟槽的形状控制。Si移动较大程度取决于加热温度，因此将飞边lie的高度在短时间内减少到初始高度的二成左右优选80090(TC的温度范围。进一步优选820870。C的范围，最优选850。C左右。当超过900。C时，Si分子过度移动，飞边部分凹陷，在875。C左右，侧面蚀刻比变大。并且，当小于80(TC时，Si飞边去除效果变差，需要较多处理时间。并且，氢烘烤处理中的氢流量优选至少为5升/分以上，进一步优选为8~12升/分的范围，最优选10升/分左右。在该范围内沟槽的侧面蚀刻比较小，可充分获得Si飞边去除效果。并且，压力优选为20Torr(2.67X103Pa)左右。已经公开了通过提高压力使氧化膜蚀刻率变快(参照日本专利特开2005-079215号公报)。(保护膜形成工序)在第1飞边去除工序后，如图9所示，通过氧化处理形成保护膜14。保护膜14的厚度优选形成为开口部lla—侧较厚、随着靠近底部lld—侧而逐渐变薄的连续的膜厚。这样一来，与底部lld—侧较厚、随着靠近开口部lla—侧而逐渐变薄的飞边lie的厚度成反比，因此可根据飞边lie厚度控制第2飞边去除工序中的氢烘烤处理的效果，使飞边去除效果最佳。并且，氧化处理优选使用了DCE(二氯乙烯)的DCE氧化处理。DCE氧化处理用于场(活性区域)的氧化等，是混入了1~2%左右DCE的炉氧化。该氧化法包括氯，因此金属污染去除效果较强。并且，作为另一特征，包括越靠近基板表面一侧氧化率越大的效果。该特征基于在基板表面侧的图案的边缘存在干式蚀刻中的损坏层。艮P，通过氯的作用可有效去除损坏层，因此可提高氧化率。氧化处理的条件例如在82087(TC的温度范围内、时间例如在75125秒的范围内进行，从而可形成充分厚度的保护膜14，并且在飞边去除工序中可形成不会造成妨碍的厚度。作为DCE氧化以外的氧化处理方法，公知有例如DRY氧化、WET氧化，但这些方法中，该损坏层无法去除，因此在晶圆表面一侧氧化率下降。另一方面，在DCE氧化时，通过氯的作用，可有效去除损坏层，氧化率较高。越靠近晶圆表面一侧氧化率越高的原因在于越靠近表面一侧氯气越多。本发明利用这一特征，尽量不氧化高度低的飞边lle，第l内壁llb进行氧化而由保护膜14保护，从而在下述第2飞边去除工序中，不会破坏A-A'线方向的形状。(第2飞边去除工序)保护膜形成工序后，进行第2飞边去除工序。对形成了保护膜14的沟槽11的表面进行氢烘烤，如图IO所示，使第2内壁llc的截面轮廓线大致保持直线状，同时进一步去除或减少残存的飞边lle。这样一来，可通过保护膜14积极控制沟槽11内部的Si的移动，因而可使沟槽11适当的同时去除飞边。在第2飞边去除工序中，优选使飞边lie的高度去除或降低到距底部5nm以下。这样一来，如图3(a)所示，使第2内壁llc的截面轮廓线中的中间沟槽宽度b和上部沟槽宽度a的比(侧面蚀刻)(b/a)为最小限度，如图3(b)所示，使第1内壁lib的截面中的底部lid的形状保持平坦，同时可有效充分地去除或减少飞边lle。和第1飞边去除工序一样，Si移动较大程度取决于加热温度，因此将飞边lie的高度在短时间内减少到初始高度的二成左右优选S0090(TC的温度范围。进一步优选820870。C的范围，最优选85CTC左右。当超过90(TC时，Si分子过度移动，飞边部分凹陷，在875。C左右，侧面蚀刻比变大。并且，当小于80(TC时，Si飞边去除效果变差，需要较多处理时间。并且，此时使第1内壁llb表面的保护膜14尽量不还原，为了极力抑制该部分中的Si移动，需要进行调制，形成气体不足且高压的状态，并不易进入到狭窄处。因此，氢烘烤处理中的氢流量优选至少为5升/分以上，进一步优选812升/分的范围，最优选10升/分左右。在该范围内沟槽的侧面蚀刻较低，可获得充分的去除效果。并且，压力优选为20Torr(2.67X103Pa)左右，通过提高压力氧化膜蚀刻率变快。(牺牲氧化及氧化膜去除工序)在进行了第2飞边去除工序后，如图11所示，通过ISSG(insituSteamGenerated,现场蒸气生成)氧化处理等牺牲氧化处理，在沟槽11内形成牺牲氧化膜llf。牺牲氧化处理例如在以下条件下进行85095(TC的温度、含有二氯乙烯等有机卤化气体的氧化性氛围。进一步，如图12所示，通过湿式蚀刻去除半导体基板1上的氮化膜及氧化膜(掩模图案M及侧壁M1)。(栅电极形成工序)接着进行热氧化，形成栅极绝缘膜17。绝缘膜17在半导体基板1上追踪沟槽ll而形成，厚度优选10nm左右。接着，在干氧气氛围中，例如在100(TC下进行热氧化，从而以嵌入到沟槽11中的方式堆积多晶硅膜并形成栅电极8，在栅电极S上堆积金属膜而形成字线7，在字线7上形成绝缘膜硬掩模15，并对它们进行蚀刻。(扩散层形成工序)接着向半导体基板1注入磷及砷，形成由n型扩散层构成的漏极3、源极4a及4b。作为磷的注入条件，例如是50keV下注入浓度为1X10"cm—2。并且，作为砷的注入条件，例如是20keV下注入浓度为1X1015cm—2。并且，在进行这些注入后，为了激活而在100(TC下进行10秒左右的热处理。进一步，在栅电极8、字线7、绝缘膜硬掩模15的两个侧面形成由氮化硅等绝缘膜构成的侧壁16。并且，在由侧壁16夹持的区域及侧壁16的上部，层叠形成导体部18b、18a、18c，以与漏极3、源极4a及4b各自的上方连接。这样一来，如图l及图2所示，完成沟槽栅极晶体管(半导体装置H)。之后，为了制造具有上述沟槽栅极晶体管的DRAM，采用一般的方法层叠各种布线、单元电容器。g卩，如图13所示，在沟槽栅极晶体管上形成多个层间绝缘膜31，通过形成贯通各层间绝缘膜31的连接插头32、位线33、单元电容器34、布线35等，完成将沟槽栅极型的非对称单元晶体管作为存储单元的沟槽栅极晶体管使用的DRAM(半导体装置)。并且，作为现有例，同样如图17所示，形成元件分离区域102、活性区域10K，经由掩模图案M'及侧壁M1'形成沟槽205，在沟槽205内部产生了Si飞边的半导体基板201上，如图17(c)所示，加入各向同性的化学蚀刻而使该Si飞边103c缓和时，如图18(c)所示，沟槽205的底部205b变为圆形，和底部205b相比，与元件分离绝缘膜(元件分离区域)2相接的部分变高，无法完全排除其影响。进一步，这种情况下，由于侧面蚀刻过多，A1-A1'线方向截面的沟槽形状恶化。并且还存在以下缺点因使用氟类气体，掩模后退，上部沟槽宽度a变大。之后，如图19所示，去除掩模后，形成沟槽205，沟槽205的截面形状大致为圆形，深度方向的中央部以圆形下凹，因此沟槽的上部205a变为向内侧尖锐突起的形状。并且，如图20所示，通过栅极绝缘膜206将栅电极207嵌入到沟槽205，制造出晶体管201后，电场易集中到沟槽上部205a，并且尺寸变动的可能性变大。另一方面，适用氢烘烤(在氢气气氛中以90(TC左右加热)时，如图18(d)所示，沟槽305的底部305b平坦，基本可完全去除飞边103c，但同样，A1-A1'线方向的形状接近圆形，去除掩模，同样制造出晶体管时，在沟槽上部电场易集中，并且尺寸变动可能性变大。但是，在适用本发明的处理流程时，上部沟槽宽度a、中间沟槽宽度b基本是理想的尺寸，只有飞边lie为无限接近0的状态。如果需要完全平坦，进一步追加光敏DCE氧化和光敏氢烘烤即可。如果是以上说明的本实施方式的沟槽栅极晶体管构造的半导体装置的制造方法，则可制造出使加工沟槽栅极晶体管的沟槽时产生的飞边高效去除的同时使沟槽的形状最佳，不会产生寄生沟道、电场集中等问题、不会出现泄漏电流的半导体装置。(实施例)接着详述本发明的实施例。通过图4~图12所示的工序，制造出图1及图2所示的半导体装置H。(实施例1、2)对使用氢烘烤和氧化方法的最佳条件、在沟槽的硅干式蚀刻后产生Si飞边的样本，研究本发明的光敏氢烘烤和光敏DCE氧化的最佳条件。(样本构造)干式蚀刻后的形状是如图5所示的形状。(干式蚀刻装置)使用市场有售的ICP等离子蚀刻装置。(硅干式蚀刻条件)HBr/Cl2/02=100/90/10sccm、10mTorr(1.33Pa)、RF(上部/下部)=500W/100W(Stage温度=10°0。(氢烘烤基准条件)112=15升/分，20Torr(2.67X103Pa)，850°C，600sec。氢烘烤需要的条件同时满足以下二个条件(1)Si飞边高度低至初始高度的2成左右；(2)使字线垂直方向的沟槽侧面的氧化膜尽量不还原，极力抑制该部分中的Si移动。Si移动较大程度取决于加热温度，因此为了短时间内实现(1)，已知要使温度为90(TC左右。因此，在80(TC到900。C的加热温度条件下进行了实验，如图3所示，对形成的沟槽11测定沟槽深度d、上部沟槽宽度a、中间沟槽宽度b、Si飞边高度h，计算出侧面蚀刻比(b/a)、e。结果如表l所示。<table>tableseeoriginaldocumentpage28</column></row><table>*第1飞边去除工序后的Si飞边高度**测定单位为nm如表1所示，可在85(TC以上的温度下使Si飞边为初始高度的二成以下。在90(TC时Si过度移动，Si飞边部分下凹。875X:时，字线垂直方向的沟槽的侧面蚀刻比较大，因此可判断85(TC是最佳条件。接着研究实现(2)的条件。为实现它需要进行调制，以成为气体不足且高压的状态，且难以进入狭窄处。提高压力可加速氧化膜蚀刻率这一点可从文献(日本专利特开2005-079215号公报)已知，因此在此调查了H2的流量依存性(5~20升/分)。结果如表2所示。<table>tableseeoriginaldocumentpage29</column></row><table>*第1飞边去除工序后的Si飞边高度**测定单位为nm如表2所示，10升/分时沟槽的侧面蚀刻较少，Si飞边去除效果也没有下降多少，因此可判断H2流量最佳为10升/分。(试验例)作为氧化所需的条件，优选越靠近沟槽侧面的上侧氧化膜越厚，越靠近沟槽底氧化膜越薄。因此，对三种氧化方法(干氧化、WET氧化、DCE氧化)，为了调査氧化膜厚的深度依存性，如图14所示，分别测定了上部膜厚a'、中间膜厚b'、底部膜厚c'。结果如图15所示。从其结果可知，为了获得所需的氧化膜厚分布，沟槽上部的氧化膜厚的大的DCE氧化是最最佳的。(实施例3)接着对最有效果的DCE氧化调査其最佳温度和时间条件。为了使氧化膜不加到Si飞边部分，而使温度为使用的装置中的设定最下限的850°C，在此研究了最佳时间(50、100、150、200秒)。测定上部膜厚a'、中间膜厚V、底部膜厚c，，计算出它们的比(a'/V、b'/c，)。结果如表3所示。表3<table>tableseeoriginaldocumentpage30</column></row><table>*测定单位为nm如表3所示，在50秒时，时间过短，氧化膜整体过薄，并且可知产生了与底部的膜厚差。并且，在150秒时，沟槽底部膜厚超过lnm，Si飞边降低效果会下降。因此，可判断光敏氧化的时间条件最佳是IOO秒。根据以上实验结果，本发明的处理流程优选如下条件。(沟槽栅极Si干式蚀刻后)(1)光敏氢烘烤(第1次)氢烘烤条件:112=10升/分，20Torr(2.67X103Pa)，850°C，60sec。(2)光敏DCE氧化DCE氧化DCE载体气体N2二0.1升/分，02=5升/分，850°C，100sec。(3)光敏氢烘烤(第2次)氢烘烤条件H2二10升/分，20Torr(2.67X103Pa)，850°C，60sec(和第1次一样)。如需要，重复(1)、(2)。并且之后进行ISSG氧化及掩模湿式蚀刻即可。(实施例4)作为与其他处理方法比较，尝试用几种方法去除在DRAM中形成沟槽栅极时的干式蚀刻工序中产生的STI边的Si飞边，比较其形状。(样本构造)干式蚀刻后的形状是如图5所示的形状。(干式蚀刻装置)使用市场有售的ICP等离子蚀刻装置。(硅干式蚀刻条件)HBr/Cl2/02=100/90/10sccm、10mTorr(1.33Pa)、RF(上部/下部)=500W/100W(Stage温度=10°0。(化学干式蚀刻条件)CF4/Ar=100/100sccm、Pressure=20mTorr(2.67Pa)、RF(上部/下部)=500W/0W(Stage温度二10。C)。(仅氢烘烤)氢烘烤条件&=15升/分，20Torr(2.67X103Pa)，875。C，60sec。(本发明的方法氢烘烤+DCE氧化)光敏氢烘烤条件H2二10升/分，20Torr(2.67X103Pa)，850°C，60sec。光敏DCE氧化DCE载体气体N2=0.1升/分，02=5升/分，85CTC，100sec。并且，对形成的沟槽11测定沟槽深度d、上部沟槽宽度a、中间沟槽宽度b、Si飞边高h、0，计算出侧面蚀刻比(b/a)。结果如表4所示。表4<formula>formulaseeoriginaldocumentpage32</formula>*测定单位为nm如表4所示，化学干式蚀刻可高效地去除Si飞边，但因沟槽底为圆形，因此和沟槽底相比，与STI氧化膜连接的部分高20nm左右。并且还存在以下缺点因使用氟类气体，掩模后退，上部沟槽宽度变大。适用氢烘烤的结果是，可完全去除Si飞边。但是这种情况下，字线垂直方向的沟槽内壁大幅后退。另一方面，在适用本发明的处理流程时，上部沟槽宽度a、中间沟槽宽度b基本为理想的尺寸，仅Si飞边为无限接近O的状态。如果需要完全平坦，进一步追加光敏DCE氧化和光敏氢烘烤即可。作为本发明的实用示例，可广泛应用于搭载了沟槽栅极构造的器件及其制造方法。上述详细说明仅是单纯的示例，本发明不限于此。在不脱离本发明主旨和精度的前提下，本领域技术人员可进行各种校正、替换。本发明不受上述说明限制，仅受权利要求范围限定。权利要求1.一种半导体装置，其特征在于，具有沟槽栅极晶体管，该沟槽栅极晶体管中，在半导体基板上至少具有由元件分离绝缘膜包围了周围的活性区域；在上述活性区域内，两端部与上述元件分离绝缘膜相接设置的沟槽；经由栅极绝缘膜形成在上述沟槽中的栅电极；和形成在上述沟槽附近的扩散层，上述沟槽包括位于上述半导体基板的一个面上的开口部；位于上述元件分离绝缘膜侧，并与上述开口部连接的一对第1内壁；位于上述活性区域侧，并与上述开口部连接的一对第2内壁；和位于上述开口部的对面，与上述第1内壁及上述第2内壁连接的底部，上述第2内壁的截面轮廓线大致为直线状，上述沟槽内部副生的飞边被去除或减少。2.根据权利要求l所述的半导体装置，其特征在于，上述第2内壁的截面轮廓线的中间沟槽宽度和上部沟槽宽度的比为0.9-1.05的范围。3.根据权利要求l或2所述的半导体装置，其特征在于，上述飞边的高度距上述底部为5nm以下。4.根据权利要求1或2所述的半导体装置，其特征在于，上述半导体装置是将上述沟槽栅极晶体管作为存储单元的转移栅极晶体管使用的动态随机存取存储器。5.—种半导体装置的制造方法，该半导体装置具有沟槽栅极晶体管，该方法至少具有以下工序在半导体基板上设置元件分离绝缘膜和活性区域的工序；在上述活性区域内形成沟槽的工序；去除或减少上述沟槽的内部副生的飞边的工序；以及在上述沟槽的内部形成栅极绝缘膜并且在上述沟槽中形成栅电极的工序，其中，上述沟槽的两端部与上述元件分离绝缘膜相接设置，并且上述沟槽包括位于上述半导体基板的一个面上的开口部；位于上述元件分离绝缘膜侧，并与上述开口部连接的一对第1内壁；位于上述活性区域侧，并与上述开口部连接的一对第2内壁；和位于上述开口部的对面，与上述第1内壁及上述第2内壁连接的底部，上述第2内壁的截面轮廓线大致为直线状，上述去除或减少飞边的工序具有以下工序第l飞边去除工序，通过氢烘烤处理去除或减少上述飞边；保护膜形成工序，通过氧化处理在上述沟槽的表面形成保护膜；以及第2飞边去除工序，对形成了上述保护膜的上述沟槽的表面进行氢烘烤处理，使上述第2内壁的截面轮廓线保持大致直线状，同时进一步去除或减少残存的飞边。6.根据权利要求5所述的半导体装置的制造方法，其特征在于，上述第2内壁的截面轮廓线形成为中间沟槽宽度和上部沟槽宽度的比为0.91.05的范围。7.根据权利要求5或6所述的半导体装置的制造方法，其特征在于，在上述第1飞边去除工序中，将上述飞边的高度去除或减少到距上述底部20%以下，在上述第2飞边去除工序中，将上述飞边的高度去除或减少到距上述底部5nm以下。8.根据权利要求5或6所述的半导体装置的制造方法，其特征在于，上述氢烘烤处理，在至少使氢气以5升/分以上的流量流动的同时，进行80090(TC的烘烤处理。9.根据权利要求5或6所述的半导体装置的制造方法，其特征在于，上述保护膜的厚度形成为开口部侧厚、底部侧薄的连续的膜厚。10.根据权利要求5或6所述的半导体装置的制造方法，其特征在于，上述氧化处理至少使用二氯乙烯进行。11.一种半导体装置，具有沟槽栅极晶体管，其特征在于，具有栅电极，具有嵌入到半导体基板中的侧面部；第1及第2元件分离部，夹持上述栅电极，在第l方向上形成；和第1及第2扩散层部，夹持上述栅电极，在与上述第1方向垂直的第2方向上形成，上述栅电极的上述侧面部和上述第1及第2元件分离部实质上面接触。12.根据权利要求ll所述的半导体装置，其特征在于，上述栅电极和上述第1及第2扩散层部实质上面接触。13.根据权利要求ll所述的半导体装置，其特征在于，上述栅电极的上表面的面积小于上述栅电极的下表面的面积。14.根据权利要求ll所述的半导体装置，其特征在于，上述多面体的栅电极是六面体的栅电极。15.—种半导体装置的制造方法，其特征在于，具有以下工序第1工序，在由元件分离部夹持的区域中形成沟槽栅极用的沟槽，在上述沟槽和元件分离部之间形成飞边；第2工序，进行减少上述飞边的处理；第3工序，进行氧化处理，与上述沟槽内的高度低的一侧相比，对高度高的一侧进行氧化；以及第4工序，进行减少上述飞边的处理。16.根据权利要求14所述的半导体装置的制造方法，其特征在于，上述第2及第4工序中的处理是热处理。17.根据权利要求15所述的半导体装置的制造方法，其特征在于，上述热处理是氢烘烤处理至少使氢气以5升/分以上的流量流动，使温度为800度到900度。全文摘要提供一种半导体装置及其制造方法，可将加工沟槽时产生的飞边有效去除的同时使沟槽的形状最佳化，并不会产生寄生沟道、泄漏电流。在这种半导体装置中，沟槽(11)使位于活性区域(K)侧、并与开口部(11a)连接的一对第2内壁(11c)的截面轮廓线形成为大致直线状，具有以下工序第1飞边去除工序，通过氢烘烤处理去除或减少飞边(11e)；保护膜形成工序，通过氧化处理在沟槽(11)的表面形成保护膜(14)；和第2飞边去除工序，对形成了保护膜(14)的沟槽(11)的表面进行氢烘烤，使第2内壁(11c)的截面轮廓线保持大致直线状，同时进一步去除或减少残存的飞边(11e)。文档编号H01L21/28GK101320749SQ20081012540公开日2008年12月10日申请日期2008年6月5日优先权日2007年6月7日发明者上田靖彦,藤本紘行申请人:尔必达存储器株式会社