专利名称：半导体结构的制作方法
技术领域：
本发明涉及半导体元件，尤其涉及MOS结构元件与其制造方法，且尤 其涉及p型MOS元件的栅极电极的形成。
背景技术：
MOS元件为集成电路中的基础构成元件。常见的MOS元件一般具有栅 极电极，其包括使用例如离子掺杂或热扩散方法进行的以p型或n型杂质掺 杂的多晶硅。栅极电极的功函数较佳调整为硅的带缘(band-edge);对NMOS 元件而言调整功函数接近导电带(conduction band)而对PMOS元件而言，则 调整功函数接近价电带(valenceband)。可通过选择适合的掺杂来达成调整多 晶硅栅极电极的功函数。
具有多晶硅栅极电极的MOS元件存在着载流子耗尽的现象(carrier depletion effect),也称为多晶硅耗尽效应(poly-depletion effect)。当应用电场 从接近栅极介电层的区域清除载流子，而形成耗尽层时会产生多晶硅耗尽效 应。在n掺杂多晶硅层中，耗尽层包括离子化非移动性供给位(ionized non-mobile donor site),而在p掺杂多晶硅层中，耗尽层则包括离子化非移动 性接受位(ionized non-mobile acceptor site)。耗尽效应导致有效栅极介电层的 厚度增加，造成更难在半导体表面产生反转层(inversion layer)。
而薄栅极介电层使载流子耗尽的现象更严重。对薄栅极介电层而言，在 多晶硅栅极中的耗尽层厚度相较于薄栅极介电层的厚度而言变为更加显著， 且因此造成元件性能降低。于是，在栅极电极中的载流子耗尽效应限制了栅 极介电层有效厚度的下限，因此限制了元件尺寸的縮小化。
使用薄栅氧化层的另一个问题是增加了栅极漏电流。因此，常以高介电 常数介电层来减少栅极漏电流。然而高介电常数介电材料由于费米能级钉扎 效应(Fermi level pinning)不与多晶硅栅极电极相容。
多晶硅耗尽效应与高介电常数不相容的问题可通过形成金属栅极电极 或金属硅化栅极电极来解决，其中在NMOS与PMOS元件中所使用金属栅 极较佳也具有带缘功函数。现今已发现形成NMOS元件栅极电极的适合材 料。然而对于PMOS元件而言，虽然可获得具有带缘功函数的金属材料，但 这些材料的热稳定性差。当暴露于前端工艺(front-end-of-line)步骤的高温时， 这些金属材料的功函数偏移，例如朝向中间能带(mid gap)程度，而影响了 PMOS元件的功效。此外，在暴露于高温之后，这些功函数金属的电容等价 厚度(capacitance-equivalent-thickness， CET)变得高于具有低功函数的金属。 铱与铂为具有高功函数的最有希望的金属。然而铂的工艺处理并不容
易，且其很难以常见的反应离子蚀刻(reactive ion etch, RIE)来把铂层图案化作 为栅极。另一方面，铱的工艺处理较容易。然而已发现纯铱栅极存在严重的 扩散问题，其中在IOOO'C快速热活化之后，铱会穿透过高介电常数材料。
因此本技术领域需要半导体结构与其形成方法，其利用与带缘功函数相 关的优势，且同时克服现有技术的不足。
发明内容
本发明提供一种半导体结构，包括耐火金属硅化层；富硅耐火金属硅 化层，位于该耐火金属硅化层上；以及富金属耐火金属硅化层，位于该富硅 耐火金属硅化层上。该耐火金属硅化层、该富硅耐火金属硅化层与富金属耐 火金属硅化层包括相同的耐火材料。
本发明提供另一种半导体结构，包括基底；栅极介电层，位于该基底 上；耐火金属硅化层，位于该栅极介电层上；以及富硅耐火金属硅化层，位 于该耐火金属硅化层上。该耐火金属硅化层与该富硅耐火金属硅化层包括相 同的耐火材料。
在所述的半导体结构中，还包括富金属耐火金属硅化层，位于该富硅 耐火金属硅化层上。
在所述的半导体结构中，还包括多晶硅层，位于该富硅耐火金属硅化 层上。
在所述的半导体结构中，还包括盖层，位于该富硅耐火金属硅化层与 该多晶硅层之间。
在所述的半导体结构中，该耐火金属包括铱、钼、钨、铼、钽、铂或上 述的组合。
在所述的半导体结构中，该耐火金属只包括铱。
在所述的半导体结构中，该富硅耐火金属硅化层的硅原子百分比大于约
70%。
在所述的半导体结构中，该耐火金属硅化层与该富硅耐火金属硅化层的
厚度皆为约io-iooA。
在所述的半导体结构中，该栅极介电层包括高介电常数材料，其包括氮
化硅、氮氧化硅、Hf02、 HfZrOx、 HfSiOx、 HfTiON、 A1203、 HfA10x、 Zr02、 HfZrO、 HfZrON、 HfTaO、 HfTaTiO或上述的组合。
本发明还提供一种半导体结构，包括基底；栅极介电层，位于该基底 上；以及层叠式硅化铱层。该层叠式硅化铱层包括硅化铱层，位于该栅极 介电层上；富硅硅化铱层，位于该硅化铱层上；以及富铱硅化铱层，位于该 富硅硅化铱层上。该半导体结构还包括多晶硅层，位于该富铱硅化铱层上； 栅极间隙壁，位于该层叠式硅化铱层与该多晶硅层的侧壁上；以及p型源/ 漏极区，位于该半导体基底中且与该栅极介电层相邻。
在所述的半导体结构中，该富硅硅化铱层的硅原子百分比大于约70%， 且该富铱硅化铱层的铱原子百分比大于约70%。
在所述的半导体结构中，该层叠式硅化铱层的厚度为约50-300 A。
在所述的半导体结构中，该硅化铱层、该富硅硅化铱层与该富铱硅化铱 层的厚度皆大于约10A。
本发明还提供一种形成半导体结构的方法，包括形成耐火金属硅化层； 形成富硅耐火金属硅化层，位于该耐火金属硅化层上；以及形成富金属耐火 金属硅化层，位于该富硅耐火金属硅化层上。该耐火金属硅化层、该富硅耐 火金属硅化层与富金属耐火金属硅化层包括相同的耐火材料。
本发明另提供一种形成半导体结构的方法，包括提供基底；形成栅极 介电层，位于该基底上；形成耐火金属硅化层，位于该栅极介电层上；以及 形成富硅耐火金属硅化层，于该耐火金属硅化层上。
本发明又提供一种形成半导体结构的方法，包括提供基底；形成高介 电常数栅极介电层，位于该基底上；以及形成层叠式硅化铱层，其形成方法 包括形成硅化铱层，位于该高介电常数栅极介电层上；形成富硅硅化铱层， 位于该硅化铱层上；以及形成富铱硅化铱层，位于该富硅硅化铱层上。方法还包括形成多晶硅层，位于该富硅硅化铱层上；形成栅极间隙壁，位于该层
叠式硅化铱层与该多晶硅层的侧壁上；以及形成源/漏极区，位于该半导体基
底中且与该高介电常数栅极介电层相邻。
本发明利用与带缘功函数相关的优势，且同时克服现有技术的不足。 为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特
举优选实施例，并配合所附附图，作详细说明如下-
图1显示本发明实施例的工艺剖面图，其显示提供基底与形成界面层。 图2显示本发明实施例的工艺剖面图，其显示栅极介电层与层叠式金属 硅化层的形成。
图3显示本发明实施例的工艺剖面图，其显示盖层28与多晶硅层30的 形成。
图4显示本发明实施例的工艺剖面图，其显示将堆叠层图案化，形成栅 极堆叠。
图5显示本发明实施例的工艺剖面图，其显示PMOS元件剩余组成的形成。
图6显示本发明优选实施例的变化例。
其中，附图标记说明如下
20 基底 22 界面层
23 界面层22的一部分
24 栅极介电层
26、 36 层叠式金属硅化层
26, 硅化铱层
262 富硅硅化铱层
263 富铱硅化铱层
28、 38 盖层
30、 40 多晶硅层
32 栅极堆叠
34 栅极介电层
42 轻掺杂源/漏极区
44 栅极间隙壁与
46 源/漏极区
48 硅化区
60 非晶硅层
62 耐火金属层
具体实施例方式
本发明提供具有一层叠式栅极结构的MOS元件与形成方法。已绘出本 发明制造优选实施例的中间步骤。在本发明的内容与附图中，相同的标号代 表相同的元件。
在图1中，提供基底20，其较佳为硅基底。基底20也可包括其他含硅 半导体材料，例如硅锗。此外，基底20可为块状半导体、应力半导体、化 合物半导体绝缘层上半导体(semiconductor-on-insulator， SOI)等形式。较佳通 过在基底20中蚀刻沟槽且以绝缘体(例如，氧化硅)填满沟槽以在基底20 中形成浅沟槽隔离(Shallow trench isolation, STI)区。
在基底20之上形成界面层(interfacial layer)22。界面层22的较佳厚度小 于约10A，且可包括化学氧化硅，其较佳由化学反应或UV-03氧化硅形成， 而UV-03氧化硅是通过在含臭氧环境中将基底20暴露于紫外光下来形成。 或者，界面层22可包括氮氧化硅、氮化硅等。行业相关技术人员将能了解 其个别的形成工艺。
图2显示栅极介电层24与层叠式金属硅化层26的形成。在一个实施例 中，栅极介电层包括氧化硅。在另一个实施例中，栅极介电层24包括介电 材料具有高介电常数(k值)，例如大于约3.9。适当的材料包括氮化硅、氮氧 化硅、Hf02、 HfZrOx、 HfSiOx、 HfTiON、 A1203、 HfA10x、 Zr02、 HfZrO、 HfZrON、 HfTaO、 HfSiON、 HfAlON、 HfTaTiO等、上述的组合或其的多层。 较佳厚度为约10-100 A。形成方法包括一般使用的方法，例如原子层沉积 (atomic layer deposition, ALD)、化学气相沉积、金属有机化学气相沉积(metalorganic chemical vapor deposition, MOCVD)与物理气相沉积等。若需要，可通 过电桨氮化(plasma nitridation)或热氮化(thermal nitridation)将氮加入栅极介 电层24中，其中氮的比例较佳小于约30%。
在沉积栅极介电层24之后，执行后沉积退火(post- deposition annealing)。 在一个实施例中，在含N2、 02、 H2、 D2、 NH3、钝气或上述的组合的环境中 执行后沉积退火。也可包括载体气体，例如氩气。后沉积退火的温度较佳为 400-1200°C。
之后沉积层叠式金属硅化层26。在优选实施例中，层叠式金属硅化层包 括硅化铱层26,、富硅硅化铱层262在硅化铱层26,上，以及富铱硅化铱层263 在富硅硅化铱层262上。沉积方法包括一般使用的方法，例如物理气相沉积、 原子层沉积、金属有机化学气相沉积与溅镀等。在实施例中，沉积方法为物 理气相沉积，其以铱靶材与硅靶材来执行，且通过调整实施于铱靶材与实施 于硅耙材的能量比率来调整硅化铱层26,、 262与263。在另一个实施例中， 通过从铱硅化靶材溅镀来形成硅化铱层26i、 262与263，其中通过使用具有 不同成分的硅化铱靶材及/或通过调整能量设定来达到硅化铱层26,、 262与 263的不同成分。
26i、 262与263各层的较佳厚度为约10-100 A，且硅化铱层26i、 262与 263层的结合厚度为约50-300 A。在硅化铱层26,中铱原子数与硅原子数的比 例为约0.5-1.5。富硅硅化铱层262的硅原子百分比较佳为大于约70%，其中
硅原子百分比是以硅的原子数除以硅与铱的原子数来计算。富铱硅化铱层 263的铱原子百分比较佳为大于约70%,其中铱原子百分比是以铱的原子数 除以硅与铱的原子数来计算。在另一个实施例中，只形成硅化铱层26,与富 硅硅化铱层262而省略富铱硅化铱层263。
在优选实施例中，金属硅化层26为层叠式硅化铱层。在另一个实施例 中，金属硅化层26包括其他耐火材料的层叠式硅化层，例如钼硅化物、钨 硅化物、铼硅化物、钽硅化物、铂硅化物与上述的组合。较佳为在层叠式结 构中的耐火材料具有相似的原子百分比例如同硅化铱层26,、 262与263。
在图3中，形成盖层28与多晶硅层30。盖层28可包括Mo、 TaN、 TiN、 TaSiN、 TaC或上述的组合，且其具有避免硅化铱层26氧化的功能。盖层28 的厚度较佳为约10-100A。 多晶硅层30的厚度为约400-1500 A。多晶硅层30的功能包括避免金属 层26被污染，且维持栅极堆叠的高度至与目前的集成电路工艺相容的程度。
在图4中，将堆叠层图案化，形成栅极堆叠32，其包括栅极介电层34、 层叠式金属硅化层36、盖层38与多晶硅层40。在一个优选实施例中，以反 应离子蚀刻来执行图案化，虽然也可使用其他常用的图案化方法。在图案化 之后，剩下界面层22的一部分23。之后形成轻掺杂源/漏极(lightly doped source/drain，LDD)区42，其较佳通过注入p型杂质(例如硼)于半导体基底 20中来形成。
图5显示PMOS元件剩余组成的形成，其包括栅极间隙壁44与源/漏极 区46。可通过毯覆式沉积介电层例如氮化硅来形成栅极间隙壁44，并且之 后将不需要的部分蚀刻去除。栅极间隙壁44也可具有混合结构，例如氧化 物上氮化物(nitride-on-oxide)或氧化物-氮化物-氧化物(oxide-nitride-oxide， ONO)结构。
之后形成源/漏极区46与硅化区48。在优选实施例中，通过注入p型杂 质，例如硼及/或铟进入基底20中来形成源/漏极区46，其中在进行注入时， 将栅极间隙壁44作为掩模以使源/漏极区46的边缘实质上分别与栅极间隙壁 44对齐。源/漏极区46的形成也可包括使基底20产生凹陷且在凹陷处外延 成长半导体材料，例如硅锗。为了形成硅化区48，可先形成一个薄金属层(未 显示)于元件上，例如钴、镍、铂或上述的组合。之后将元件进行退火以在 沉积金属与下层硅区之间形成硅化区48。而之后将未反应的金属层移除。
图6显示优选实施例的变化例。此变化例的起始步骤实质上与图1所显 示相同。之后如图6所示，形成非晶硅层60。在优选实施例中，非晶硅层 60的厚度为约50-500 A，且更佳为约50-100 A。之后将耐火金属层62沉积 于非晶硅层60上。在优选实施例中，耐火金属层62由铱形成。在另一个实 施例中，耐火金属层62包括铱、钼、钨、铼、钽、铂与上述的组合。又在 另一个实施例中，耐火金属层62可包括金属硅化物，例如IrSi、 MoSi2、 WSi2、 ReSi/ReSi2、 TaSi2、 PtSi等。耐火金属层62的厚度较佳为约100-500 A。
之后将非晶硅层60与耐火金属层62进行退火以产生硅化反应，形成如 图2所示的结构。为了形成层叠式硅化区，需小心调控工艺条件。在一个实 施例中，退火为快速热退火(rapid thermal annealing, RTA)，其中退火温度较 佳为约400-1200°C，更佳为约800-1100°C。退火持续时间较佳为约5-30秒， 更佳为约5-15秒。而且非晶硅层60与耐火金属层62的厚度会影响所形成的 硅化结构。在一个实施例中，对上述所讨论的退火温度与时间而言，非晶硅 层60与耐火金属层62的厚度较佳分别为约50 A与200A。在此工艺下，形 成层叠式结构包括硅化铱层26^富硅硅化铱层262与富铱硅化铱层263。
在接下来的工艺步骤中，沉积盖层28与多晶硅层30以形成如图3所示 的结构。之后将工艺持续以形成PMOS元件的剩余结构，如图4与图5所示。
本领域相关技术人员应当可以了解，虽然所述附图是对于形成PMOS元 件，但本发明的示范也可以实施于形成NMOS元件上。较佳为NMOS元件 包括具有低功函数的之带缘金属栅极。较佳的金属包括TaC、 TaN、 TaSiN、 HfN、 La或上述的组合，且其可通过物理气相沉积、原子层沉积或金属有机 化学气相沉积来进行沉积。金属厚度为约1-30 nm。本领域相关技术人员当 可了解相对应的形成步骤。
本发明的实施例具有需多优点。已发现的有，层叠式硅化铱层的平能带 电位(flat band voltage)为约0.848 V，此代表功函数大于约5.0 eV。高介电常 数材料与层叠式硅化层的组合使电容等价厚度减少，其甚至比得上HfCb上 的TaC。硅化铱的扩散较少，且没有发现硅化铱与高介电常数材料间的相互 扩散(inter-difflision)。此外，在所产生的PMOS元件中，由于铱扩散减少， 界面层的增加变为微不足道。
虽然本发明已经以优选实施例公开如上，然而其并非用以限定本发明， 任何本领域相关技术人员，在不脱离本发明的精神和范围内，当可作出部分 改动，因此本发明的保护范围当视后附的权利要求书所界定的范围为准。
权利要求
1.一种半导体结构，包括基底；栅极介电层，位于该基底上；耐火金属硅化层，位于该栅极介电层上；以及富硅耐火金属硅化层，位于该耐火金属硅化层上，其中该耐火金属硅化层与该富硅耐火金属硅化层包括相同的耐火材料。
2. 如权利要求1所述的半导体结构还包括富金属耐火金属硅化层，位 于该富硅耐火金属硅化层上。
3. 如权利要求1所述的半导体结构还包括多晶硅层，位于该富硅耐火 金属硅化层上。
4. 如权利要求3所述的半导体结构还包括盖层，位于该富硅耐火金属硅化层与该多晶硅层之间。
5. 如权利要求l所述的半导体结构，其中该耐火金属包括铱、钼、钨、 铼、钽、铂或上述的组合。
6. 如权利要求l所述的半导体结构，其中该耐火金属只包括铱。
7. 如权利要求1所述的半导体结构，其中该富硅耐火金属硅化层的硅原 子百分比大于约70%。
8. 如权利要求1所述的半导体结构，其中该耐火金属硅化层与该富硅耐 火金属硅化层的厚度均为约10-100A。
9. 如权利要求l所述的半导体结构，其中该栅极介电层包括高介电常 数材料，其包括氮化硅、氮氧化硅、Hf02、 HfZrOx、 HfSiOx、 HfTiON、 A1203、 HfA10x、 Zr02、 HfZrO、 HfZrON、 HfTaO、 HfTaTiO或上述的组合。
10. —种半导体结构，包括 基底；栅极介电层，位于该基底上； 层叠式硅化铱层，包括硅化铱层，位于该栅极介电层上；富硅硅化铱层，位于该硅化铱层上；以及富铱硅化铱层，位于该富硅硅化铱层上；多晶硅层，位于该富铱硅化铱层上；栅极间隙壁，位于该层叠式硅化铱层与该多晶硅层的侧壁上；以及 源/漏极区，位于该基底中且与该栅极介电层相邻。
11. 如权利要求IO所述的半导体结构，其中该富硅硅化铱层的硅原子百 分比大于约70%，且该富铱硅化铱层的铱原子百分比大于约70%。
12. 如权利要求IO所述的半导体结构，其中该层叠式硅化铱层的厚度为 约50-300 A。
13. 如权利要求10所述的半导体结构，其中该硅化铱层、该富硅硅化铱层与该富铱硅化铱层的厚度均大于约io A。
全文摘要
一种半导体结构，包括耐火金属硅化层；富硅耐火金属硅化层，位于该耐火金属硅化物上；以及富金属耐火金属硅化层，位于该富硅耐火金属硅化层上。该耐火金属硅化层、该富硅耐火金属硅化层与富金属耐火金属硅化层包括相同的耐火材料。该半导体结构构成金属氧化物半导体元件的栅极电极的一部分。本发明利用与带缘功函数相关的优势，且同时克服现有技术的不足。
文档编号H01L29/78GK101345260SQ20081013783
公开日2009年1月14日 申请日期2008年7月8日 优先权日2007年7月9日
发明者林纲正, 洪彬舫, 荆凤德, 赵元舜, 颜丰裕, 黄国泰 申请人:台湾积体电路制造股份有限公司