半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，特别是，涉及在半导体衬 底的表面层叠介电层及半导体层，在该半导体层上形成半导体元件， 且在该半导体元件的周边形成有沟槽隔离区的半导体装置及其制造方法。
背景技术：
目前，公知的是使用在半导体衬底的表面层叠有介电层及半导体
层的电介质隔离衬底，且在半导体层的表面单片地形成有IC和高耐压 器件的HVIC (High Voltage IC)。该HVIC具有以下等优点可将装载 的器件间绝缘隔离；在高温下进行的动作稳定，且可预见用于车载用 途的制品开发；利用RESURF (Reduced Surface)效果能够制作高耐 压器件。
例如，通过采用HVIC,在包含三相电平移动电路至输出器件的形 态下，可单片化。作为电平移动器件，如果能将P沟道器件和N沟道 器件组合，则就有可将控制电路简化，因此，在HVIC中，P沟道器件 (特别是P沟道MOS晶体管)的特性改善成了重要的课题。
作为高耐压的P沟道MOS晶体管具有如下结构，在半导体层的表 面形成规定长度的源电极，且以包围源电极的方式形成环状的栅电极， 以包围栅电极的方式形成环状的漏电极，以包围漏电极的方式形成环 状的沟冲曹隔离区(trench isolation region )。
另外，作为高耐压的P沟道MOS晶体管具有如下结构，在半导体 层的表面形成规定长度的漏电极，且以包围漏电极的方式形成环状的 栅电极，以包围栅电才及的方式形成环状的源电才及，以包围源电极的方 式形成环状的沟槽隔离区。(例如参照日本特开平11-312805号公报、 曰本特开平8-306893号公报)
但是，在环状的漏电极的中央部配置有源电极的P沟道MOS晶体 管中，由于与漏电极的周长相比源电极的周长短，因此，存在空穴注 入量降低，电流驱动能力低这样的问题。如果将各电极的周长加长，则虽然可提高电流驱动能力，但这会招致装置面积的增大，与由集成 化带来的面积缩小化的效果相反。
另外，在环状的源电极的中央部配置有漏电极的P沟道MOS晶体 管中，存在当向源电极施加正的高电位时，在沟槽隔离区及埋入氧化 膜中，等电位分布曲线的密度增高，耐压性降低这样的问题。

发明内容
因此，本发明主要的目的是提供耐压性高的半导体装置及其制造 方法。
该发明的半导体装置具备在半导体衬底的表面形成的介电层、 在介电层的表面形成的第一半导体层、在第一半导体层的表面形成的 半导体元件、以包围半导体元件的方式形成的环状的沟槽隔离区。在 此，介电层包括在半导体衬底的表面形成的第一埋入氧化膜、与半 导体元件对置地形成在第一埋入氧化膜的下方且接受预定的电位的屏 蔽层、以包围屏蔽层的方式在第 一 埋入氧化膜的下方形成的环状的第 二埋入氧化膜、以及在屏蔽层及第二埋入氧化膜的下方形成的第三氧 化膜。
因此，即使在向半导体元件的电极施加高电位的情况下，由于多 个等电位分布曲线在第一埋入氧化膜和第二及第三埋入氧化膜上被分 支，因此，介电层中的等电位分布曲线的密度降低，从而能得到高的 耐压性。
该发明的上述内容及另外的目的、特征、局面及优点，通过与附 图结合而理解的该发明相关的下述详细说明，就可明白。


图1是用于说明本申请发明的原理的横断面视图； 图2是用于说明本申请发明效果的横断面视图； 图3A、3B是表示该发明实施方式1的HVIC的主要部分的横断面 视图4是表示图3A、 3B中所示的P沟道MOS晶体管的电极布局的
图5A、 5B是表示实施方式1的变更例的横断面视图；图6A、6B是表示该发明实施方式2的HVIC的主要部分的一黄断面 视图7A、 7B是表示实施方式2的变更例的横断面视图； 图8A、8B是表示该发明实施方式3的HVIC的主要部分的对黄断面 视图9A、 9B是表示实施方式3的变更例的横断面视图； 图IOA、 10B是表示该发明实施方式4的HVIC的主要部分的对黄断 面视图11是表示图IOA、 10B中所示的第六埋入氧化膜的布局的图； 图12A 12C是表示图IOA、 10B中所示的第六埋入氧化膜的制造 方法的图13是表示实施方式4的变更例的横断面视图； 图14A、 14B是表示实施方式4的其它变更例的横断面视图； 图15A 15C是表示图14A、 14B中所示的第六埋入氧化膜的制造 方法的图16A、 16B是表示该发明的实施方式5的HVIC的主要部分的横 断面一见图17是表示图16A、 16B中所示的第六埋入氧化膜的布局的图18是表示实施方式5的变更例的横断面视图19A、 19B是表示实施方式5的其它变更例的横断面视图。
具体实施例方式
在说明实施方式之前，就该发明的原理进行说明。该发明的HVIC 如图1所示，在石圭衬底1的表面层叠介电层2和SOI (Silicon on Insulator )活性层3,在SOI活性层3的表面形成P沟道MOS晶体管4, 且以包围P沟道MOS晶体管4的方式形成环状的沟槽隔离区5。
介电层2包含在硅衬底1的表面形成的第一埋入氧化膜10、与 元件区对置地形成在第一埋入氧化膜10的下方的屏蔽层11、以包围屏 蔽层11的方式在第一埋入氧化膜IO的下方形成的第二埋入氧化膜12、 以及在屏蔽层11及第二埋入氧化膜12的下方形成的第三埋入氧化膜 13。对屏蔽层11施加规定的电位。P沟道MOS晶体管4包含在元件 区中央部形成的漏电极14、和以包围漏电极14的方式形成的环状的源电极15。
在该HVIC中，即4吏在向源电才及15施加正的高电位HV,并且向 漏电极14施加接地电位GND的情况下，由于通过沟槽隔离区5的多 个等电位分布曲线PC在第一埋入氧化膜IO和第二及第三氧化膜12、 13上分支，因此，介电层2内的等电位分布曲线PC的密度也变小， 能得到高的耐压性。
另外，由于将屏蔽层11固定在规定的电位，因此，即使在硅衬底 1的电位变动的情况下，也可以防止该电位变动传递到P沟道MOS晶 体管4中，且防止P沟道MOS晶体管4的误动作。
另外，由于可以分别设定高耐压的P沟道MOS晶体管4正下方的 介电层2的膜厚和低耐压的IC的正下方的介电层2的膜厚，因此可降 低制造工艺中产生的硅晶片的翘曲，或在动作时可使IC产生的热量有 效地逃逸到硅衬底1。
另外，如图2所示，在没有第二及第三的埋入氧化膜12、 13及屏 蔽层11的情况下，由于第一埋入氧化膜10内的等电位分布曲线PC的 密度变高，因此，耐压性降低。另外，当硅衬底1的电位变动时，该 电位变动就传递到P沟道MOS晶体管4中，产生P沟道MOS晶体管 4的误动作。另外，由于在HVIC整个区，介电层2的膜厚形成均匀的 厚度，因此，在制造工艺中产生硅晶片的翘曲，或动作时由IC产生的 热不会有效地逃逸到硅衬底1，从而由HVIC的温度上升引起的误动作 极易产生。下面，就该发明的HIVC,使用附图详细地说明。
实施方式1
图3A为表示该发明实施方式1的HVIC的主要部分的横断面视图。 在图3A中，该HVIC具备硅衬底l、在硅衬底1的表面形成的介电 层2、在介电层2的表面形成的SOI活性层3、在SOI活性层3的表面 形成的P沟道MOS晶体管4、以及以包围P沟道MOS晶体管4的方 式形成的环状的沟槽隔离区5。SOI活性层3由N —型单晶硅层20构成。 另外，图中的点划线O为器件的中心线。
介电层2,如图1所示，包含第一 第三埋入氧化膜10、 12、 13 和屏蔽层ll。第一埋入氧化膜10由热氧化膜构成，第二及第三埋入氧 化膜12、 13各自由多孔氧化膜构成，屏蔽层11由N+型单晶硅层构成。在与SOI活性层3中的介电层2相接的区中，形成有低杂质浓度 的N型电位阱21。另外，在SOI活性层3中的由沟槽隔离区5围成的 区的中央部的表面，形成有P型电位阱22。在P型电位阱22的表面的 中央部，形成P+型漏极接触层23,在P型电位阱22的外侧的区中， 形成有环状的P型漏极层24。在P+型漏极接触层23的表面形成有漏 电极14。
另外，沿沟槽隔离区5的内侧，在SOI活性层3的表面形成有环 状的N型电位阱25。在N型电位阱25的表面的P型漏极层24侧的区 中，形成有环状的P+型源极扩散层26,且在N型电位阱25的表面的 P+型源极扩散层26的外侧的区中，形成有用于对N型电位阱25施加 偏压电位的环状N+型源极扩散层27。在P+型源极扩散层26及N+型源 极扩散层27的表面形成有源电极15。
由于P型漏极层24及P+型源极扩散层26各自形成为环状，因此 它们之间的沟道区也形成为环状。在环状的沟道区上，经由栅极氧化 膜(未图示)形成环状的栅电极28。
这样，在SOI活性层3中的由沟槽隔离区5包围的区中，形成P 沟道MOS晶体管4，在该P沟道MOS晶体管4, P型电位阱22和低 杂质浓度的N型电位阱21以及N型电位阱25构成PIN结构。因此， 在源电才及15及漏电极14间施加高电压时，该高电压由N型电位阱21 内产生的耗尽层和介电层2分担，从而得到高耐压性。
图4为表示P沟道MOS晶体管4的漏电极14、源电极15及栅电 极28的布局的图。图4中，在元件区的中央部形成椭圆形的漏电极14, 且以包围漏电极14的方式形成环状的栅电极28,以包围栅电极28的 方式形成有源电才及15。使漏电才及14的外周和4册电极28的内周之间的 距离保持一定，使栅电极28的外周和源电极15的内周之间的距离也 保持一定。因此，由于P沟道MOS晶体管4的源极和漏极之间的沟道 区形成一定宽度的环状，因此，电场的集中被緩解，从而得到高的耐 压性。另外，图3A为图4的IIIA-IIIA线横断面视图。
返回到图3A,沟槽隔离区5包含以包围形成P沟道MOS晶体 管4的区的方式而形成的环状的第一沟槽30、以包围第一沟槽30的方 式形成的第二沟槽31、以包围第二沟槽31的方式形成的第三沟槽32。
第一及第二沟槽30、 31设置在屏蔽层11的上方，第三沟槽32设置在第二埋入氧化膜12的上方。第一及第三的沟槽30、 32各自贯通 SOI活性层3,到达笫一埋入氧化膜10,第二沟槽31贯通SOI活性层 3及第一埋入氧化膜10,到达屏蔽层ll。
在第——第三沟槽30~32各自的内侧及外侧的各个侧壁中，形成 有氧化膜，且在两侧的氧化膜之间形成有导电性的多晶硅层。第二沟 槽31内的导电性多晶硅层与屏蔽层11导通。第三沟槽32的环状的底 部与环状的第二埋入氧化膜12对置形成。
另外，该HVIC包含串耳关连接于源电极15和接地电位GND的 线之间的电阻元件33、 34。将向源电4及15施加的正的高电压i殳定为 +HV,将电阻元件33、 34的电阻值分别设定为Rl、 R2时，电阻元件 33、 34间的节点电压VD为VD=+HV x R2/( Rl+R2 )。该电压VD经 由第二沟槽31内的导电性多晶硅层，施加在屏蔽层11上。 图3B为表示向P沟道MOS晶体管4的源电极15施加正的高电压 (+HV),向漏电极14施加接地电位GND时的等电位分布的图。图3B 中，通过第一 第三沟槽30 - 32内的多个等电位分布曲线PC,在第 一埋入氧化膜10和第二及第三埋入氧化膜12、 13上分支。等电位分 布曲线PC的分支比根据电阻元件33、 34的分压比R2/ (Rl+R2 )而变 化。因此，通过将电阻元件33、 34的分压比R2/ (Rl+R2)设定为最 合适的值，并使介电层2中的等电位分布曲线PC的密度变为最小，可 以得到高的耐压性。
图5A、 5B为表示实施方式1的变更例的横断面视图，是与图3A、 3B对比的图。图5A、 5B中，该变更例与实施方式1的HVIC不同的 点为，SOI活性层3由P —型单晶硅层35构成，低杂质浓度的N型电位 阱21由低杂质浓度的P型电位阱36所置换，P型漏极层24被除去。 该变更例也可以得到与实施方式1相同的效果。
实施方式2
图6A为表示该发明实施方式2的HVIC的主要部分的横断面视图， 是与图3A对比的图。图6A中，该HVIC与实施方式1的HVIC不同 的点为，追加有第四埋入氧化膜40。第四埋入氧化膜40在比第二沟槽 31更靠近内侧的区中以埋入屏蔽层11的表面的状态，被设置在第一埋 入氧化膜10的下方。第一及第四埋入氧化膜10、 40由多孔氧化膜一体地构成o
图6B为表示向P沟道MOS晶体管4的源电极15施加正的高电压 (+NV)，且向漏电极14施加接地电位GND时的等电位分布的图。如 图6B所示，通过第一 第三沟槽30 32内的多个等电位分布曲线PC, 在第一及第四埋入氧化膜10、 40和第二及笫三埋入氧化膜12、 13上 分支。因此，与实施方式l相比，可减小等电位分布曲线PC的密度第 四埋入氧化膜40的量，从而可以得到高的耐压性。
另外，图7A、 7B为表示实施方式2的变更例的横断面视图，是与 图6A、 6B对比的图。图7A、 7B中，该变更例与实施方式2的HVIC 不同的点为，SOI活性层3由P —型单晶硅层35构成，低杂质浓度的N 型电位阱21由低杂质浓度的P型电位阱36所置换，P型漏极层24被 除去。该变更例也可以得到与实施方式2相同的效果。
实施方式3
图8A为表示该发明实施方式3的HVIC的主要部分的横断面视图， 是与图6A对比的图。图8A中，该HVIC与实施方式2的HVIC不同 的点为，追加有第五埋入氧化膜41。第五埋入氧化膜41以在漏极区的 下方的区中与屏蔽层11的中央部置换的状态，设置在第三及第四埋入 氧化膜13、 40之间。在漏极区的下方区中，第一、第三 第五埋入氧 化膜10、 13、 40、 41由多孔氧化膜一体地构成。
图8B为表示向P沟道MOS晶体管4的源电极15施加正的高电压 (+NV),向漏电极14施加接地电位GND时的等电位分布的图。如图 8B所示，通过第一~第三沟槽30~32内的多个等电位分布曲线PC, 在第一及第四埋入氧化膜10、 40和第二及第三埋入氧化膜12、 13上 分支。另外，在漏极区下方，在屏蔽层11的上下方分支的多个等电位 分布曲线PC被统合。因此，与实施方式2相比，可以使等电位分布曲 线PC的密度减小第五埋入氧化膜41的量，从而可以得到高耐压性。
图9A、 9B为表示实施方式3的变更例的横断面视图，是与图8A、 8B对比的图。图9A、 9B中，该变更例与实施方式3的HVIC不同的 点为，SOI活性层3由P —型单晶硅层35构成，低杂质浓度的N型电位 阱21由低杂质浓度的P型电位阱36所置换，P型漏极层24被除去。 该变更例也可以得到与实施方式3相同的效果。实施方式4
图10A为表示该发明实施方式4的HVIC的主要部分的横断面视 图，是与图8A对比的图。图10A中，该HVIC与实施方式3的HVIC 的不同的点为，追加有一个或多个(图中为6个)第六埋入氧化膜42。 第六埋入氧化膜42在比第一沟槽30更靠近内侧的区中以向低杂质浓 度的N型电位阱21内突出的状态，形成为环状，并设置在第一埋入氧 化膜10的上方。
图10B为表示在向P沟道MOS晶体管4的源电才及15施加正的高 电压(+NV)，向漏电极14施加接地电位GND时的等电位分布的图。 如图IOB所示，通过第一 第三沟槽30 - 32内的多个等电位分布曲线 PC,在第一及第四埋入氧化膜10、 40和第二及第三埋入氧化膜12、 13上分支。另外，在漏极区的下方，在屏蔽层11的上下方分支的多个 等电位分布曲线PC被统合。进而，N型电位阱21中多个等电位分布 曲线PC沿横方向被均等地配置。因此，与实施方式3相比，可以将等 电位分布曲线PC的密度减小第六埋入氧化膜42的量，从而能够得到 高的耐压性。
图11为示意性表示多个第六埋入氧化膜42的布局的图。图11中， 多个第六埋入氧化膜42布局为具有多个轨迹的轨道的形状。即，在轨 道的中心配置漏电极14,在最外侧的轨迹上配置有源电极15。多个第 六埋入氧化膜42被分别配置在多个轨迹上，各第六埋入氧化膜42形 成为椭圆形的环状，外侧的第六埋入氧化膜42的周长比内侧的第六埋 入氧化膜42的周长更长。
图12A~ 12C为表示第六埋入氧化膜42制造方法的图。在该HVIC 中，使用二个硅衬底l、 43。在一个硅衬底1的表面形成介电层2。另 一个硅衬底43如图12A所示，由N —型单晶硅层20构成。在硅衬底 43的底部形成低杂质浓度的N型电位阱21后，在N型电位阱21的表 面形成由遮光性膜形成的掩模44。在掩模44上形成有对应于多个第六 埋入氧化膜42的平面形状的形状的多个孔44a。
接着，使石圭衬底43的表面侧和背面侧独立地浸渍于HF溶液中。 当在该状态下，向N—型单晶硅层20侧施加正(+ )电位，向N型电位 阱21侧施加(-)电位时，在硅衬底43中流过阳极氧化电流I。随后，当从掩模44侧通过孔44a向N型电位阱21照射励起用光oc时，在N 型电位阱21内的受光部分产生空穴h+，在该部分发生由下面式(1 ) 所示的化学反应。
Si+4HF2>2h+ —SiFe2-+2HF+H2 ... (1)
通过该化学反应，如图12B所示，在N型电位阱21中的对应于掩 冲莫44的孔44a的部分生成多孔硅膜21a。另外，由于阳极氧化反应为 各向同性，因此，多孔硅膜21a的截面形状成为向宽度方向鼓出的形 状。当除去掩冲莫44后，对N型电位阱21的表面实施热氧化处理时， 则如图12C所示，多孔硅膜21a被氧化且在第六埋入氧化膜42 (多孔 氧化膜)上变化，并且在N型电位阱21的表面全体上形成氧化膜45。 该氧化膜45被粘贴到在衬底1的表面形成的第一埋入氧化膜10上。 由于多孔硅膜21a的热氧化率是单晶硅的热氧化率的数十~数百倍大， 因此，可将氧化膜45的膜厚设定得极薄。
另外，图13为表示实施方式4的变更例的横断面视图，是与图11 对比的图。图13中，该变更.例与实施方式3的HVIC不同的点为，各 第六埋入氧化膜42被分割为以规定的节距环状排列的多个氧化膜42a。 各氧化膜42a形成为点状。该变更例也可以得到与实施方式3相同的 效果。
另夕卜，图14A、 14B为表示实施方式4的其它变更例的4黄断面一见图， 是与图IOA、 IOB对比的图。图14A、 14B中，该变更例与实施方式3 的HVIC不同的点为，SOI活性层3由P—型单晶硅层35构成，低杂质 浓度的N型电位阱21由低杂质浓度的P型电位阱36所置换，P型漏 极层24被去除。该变更例也可以得到与实施方式3相同的效果。
图15A 15C为表示图14A、 14B中所示的第六埋入氧化膜42的 制造方法的图。在该HVIC中，使用二个石圭衬底l, 46。在一个硅衬底 l的表面形成介电层2。另一个硅衬底46如图15A所示，由P—型单晶 硅层35构成。在硅衬底46的底部形成低杂质浓度的P型电位阱36后， 在P型电位阱36的表面形成由遮光性膜形成的掩模44。在掩模44上 形成有对应于多个第六埋入氧化膜42的平面形状的形状的多个孔44a。
接着，使珪衬底46的表面侧和背面侧独立地浸渍在HF溶液中。 当在该状态下，向P —型单晶硅层35侧施加正(+ )电位，向N型电位 阱36侧施加负(-)电位时，在硅衬底46中流过阳极氧化电流I。接着，当自掩模44侧通过孔44a向P型电位阱36照射励起光a时，在P 型电位阱36中的受光部分产生空穴h+,在该部分发生由上式(1 )所 示的化学反应。
通过该化学反应，如图15B所示，在P型电位阱36内的对应于4奄 模44的孔44a的部分，生成多孔硅膜36a。另外，由于阳极氧化反应 为各向同性，因此多孔硅膜36a的截面形状成为向宽度方向鼓出的形 状。当除去掩模44后，对P型电位阱36的表面实施热氧化处理时， 则如图15C所示，多孔硅膜36a被氧化且在第六埋入氧化膜42 (多孔 氧化膜)上变化，并且在P型电位阱36的表面全体上形成氧化膜45。 该氧化膜45被粘贴到在衬底1的表面形成的第一埋入氧化膜10上。 由于多孔硅膜36a的热氧化率是单晶硅的热氧化率的数十~数百倍大， 因此，可将氧化膜45的膜厚设定得极薄。
实施方式5
图16A为表示该发明实施方式5的HVIC的主要部分的横断面视 图，是与图8A对比的图。图16A中，该HVIC与实施方式3的HVIC 不同的点为，追加有1个或多个(图中为4个)N+型硅层47。 N+型硅 层47在比第一沟槽30更靠近内侧的区中以埋入到第四埋入氧化膜40 中的状态，形成为环状，且设置在第一埋入氧化膜10的下方。
图16B为表示向P沟道MOS晶体管4的源电极15施加正的高电 压(+NV),向漏电极14施加接地电位GND时的等电位分布的图。如 图16B所示，通过第一 第三沟槽30~32内的多个等电位分布曲线 PC，在第一及第四埋入氧化膜10、 40和笫二及第三埋入氧化膜12、 13上分支。另外，在漏电极区的下方，在屏蔽层11的上下方分支的多 个等电位分布曲线PC被统合。进而，在第四埋入氧化膜40上，将多 个N+型硅层47以规定的节距配置，由此，在第四埋入氧化膜40上， 多个等电位分布曲线PC沿横向被均等地配置，因此，与实施方式3相 比，可以将等电位分布曲线PC的密度减小N+型硅层47的量，从而可 以得到高的耐压性。
图17为示意性表示多个N+型硅层47的布局的图。图17中，多个 N+型硅层47布局为具有多个轨迹的轨道的形状。即，在轨道的中心配 置漏电极14，在最外侧的轨迹上配置有源电极15。多个N+型硅层47分別配置在多个轨迹上。各N+型硅层47形成椭圓形的环状，外侧的 N+型硅层47的周长比内侧的N+型硅层47的周长更长。
另外，图18为表示实施方式5的变更例的横断面视图，是与图17 对比的图。图18中，该变更例与实施方式5的HVIC不同的点为，各 N+型硅层47被分割为以规定的节距环状排列的多个硅层47a。各硅层 47a形成为点状。该变更例也可以得到与实施方式5相同的效果。
另夕卜，图19A、19B为表示实施方式5的其它变更例的横断面视图， 是与图16A、 16B对比的圓。图19A、 19B中，该变更例与实施方式5 的HVIC不同的点为，SOI活性层3由P—型单晶硅层35构成，低杂质 浓度的N型电位阱21由低杂质浓度的P型电位阱36所置换，P型漏 电极24 一皮除去。该变更例也可以得到与实施方式5相同的效果。
虽然详细地说明了该发明，但是，这仅仅用于示例，而不受限定， 发明的范围根据权利要求的范围解释是可以明确理解的。
权利要求
1. 一种半导体装置，具备在半导体衬底(1)的表面形成的介电层(2)；在所述介电层的表面形成的第一半导体层(3)；在所述第一半导体层的表面形成的半导体元件(4)；以包围所述半导体元件的方式形成的环状的沟槽隔离区(5)；所述介电层包括在所述半导体衬底的表面形成的第一埋入氧化膜(10)；与所述半导体元件对置地形成在所述第一埋入氧化膜的下方且接受预定的电位(VD)的屏蔽层(11)；以包围所述屏蔽层的方式，形成在所述第一埋入氧化膜的下方的环状的第二埋入氧化膜(12)；以及在所述屏蔽层及所述第二埋入氧化膜的下方形成的第三埋入氧化膜(13)。
2. 根据权利要求1所述的半导体装置，其中， 所述沟槽隔离区(5)包括以包围所述半导体元件(4)的方式依次形成的环状的第一 第三 沟槽(30 - 32 );在所述第一 第三沟槽的各自两侧侧壁上分别形成的二个氧化 膜；以及在所述第一 第三沟槽的各自的所述两个氧化膜之间形成的导电层，所述第一及第二沟槽(30、 31 )设置在所述屏蔽层(11 )的上方， 所述第三沟槽(32)设置在所述第二埋入氧化膜(12)的上方，所述第一及第三沟槽(30、 32)分别贯通所述第一半导体层(3) 到达所述第一埋入氧化膜(10),所述第二沟槽(31)贯通所述第一半 导体层(3)及所述第一埋入氧化膜(10)到达所述屏蔽层，所述屏蔽层经由所述第二沟槽内的所述导电层，接受所述预定的 电位(VD)。
3. 根据权利要求2所述的半导体装置，其中， 所述介电层(2)还包括在比所述第二沟槽(31)更靠近内侧的区中，以埋入到所述屏蔽层(11)中的状态，在所述第一埋入氧化膜(10)的下方形成的笫四埋入氧化膜(40 )。
4. 根据权利要求3所述的半导体装置，其中， 所述屏蔽层(11 )形成为环状， 所述介电层(2)还包括在比所述屏蔽层(11)更靠近内侧的区中，在所述第三及第四埋 入氧化膜(13、 40)之间形成的第五埋入氧化膜(41)。
5. 根据权利要求4所述的半导体装置，其中， 所述介电层(2)还包括在比所述第一沟槽(30)更靠近内侧的区中，以向所述第一半导 体层(3)内突出的状态，在所述第一埋入氧化(10)的上方形成的一 个或二个以上的第六埋入氧化膜(42)，各第六埋入氧化膜以包围所述半导体装置的中心线(0)的方式形 成为环状。
6. 根据权利要求5所述的半导体装置，其中，各第六埋入氧化膜(42 )被分割为环状排列的多个副氧化膜(42a )。
7. 根据权利要求4所述的半导体装置，其中， 所述介电层(2)还包括在比所述第一沟槽(30)更靠近内侧的区中，以埋入到所述第四 埋入氧化膜(40)中的状态，在所述第一埋入氧化膜(10)的下方形 成的一个或二个以上的第二半导体层(47),各第二半导体层以包围所述半导体装置的中心线(0)的方式形成 为环状。
8. 根据权利要求7所述的半导体装置，其中，各第二半导体层(47 )被分割为环状排列的多个副半导体层(47a )。
9. 根据权利要求1所述的半导体装置，其中， 所述屏蔽层(11)由半导体形成。
10. 根据权利要求1所述的半导体装置，其中， 所述第一埋入氧化膜(10)以外的各埋入氧化膜(12或13 )是由多孔氧化膜构成的。
11. 根据权利要求1所述的半导体装置，其中， 所述半导体元件(4)为P沟道MOS晶体管，所述P沟道MOS晶体管包括在所述第一半导体层(3)的表面的中央部形成的漏电极(14);以包围所述漏电极的方式，在所述第 一半导体层的表面形成的环 状的栅电极(28);以包围所述栅电极的方式，在所述第 一 半导体层的表面形成的环 状的源电极(15 )。
12. 根据权利要求11所述的半导体装置，其中， 所述预定的电位(VD)是，将所述P沟道MOS晶体管(4)的源极电位(+HV)和接地电位(GND)之间的电压进行分压后的电位。
13. —种半导体装置的制造方法，用于制造权利要求5或6所述的 半导体装置，该制造方法包含如下步骤 使用二个半导体衬底(1、 43),在一个半导体衬底(1)的表面形成所述介电层(2)，在另一个半导体衬底(43)的表面，形成具有对应于所述第六埋 入氧化膜(42)形状的孔(44a)的遮光性掩模(44),从所述另 一 个半导体衬底的表面侧向背面侧流过阳极氧化电流， 并且经由所述掩模的孔，对所述另一个半导体衬底照射励起光，形成 所述第六埋入氧化膜，将所述二个半导体衬底的表面进行粘贴，并把所述另一个半导体 衬底作为所述第一半导体层(3)来使用。
全文摘要
本发明提供一种半导体装置及其制造方法。本发明的HVIC在硅衬底(1)的表面层叠介电层(2)和SOI活性层(3)，在SOI活性层(3)的表面形成有晶体管(4)，在晶体管(4)的周边形成有沟槽隔离区(5)。介电层(2)包括在硅衬底(1)的表面形成的第一埋入氧化膜(10)、与元件区对置地形成在第一埋入氧化膜(10)的下方的屏蔽层(11)、在屏蔽层(11)的周边形成的第二埋入氧化膜(12)、以及在屏蔽层(11)及第二埋入氧化膜(12)的下方形成的第三埋入氧化膜(13)。因此，介电层(2)内的等电位分布曲线(PC)的密度变小，从而得到高的耐压性。
文档编号H01L21/336GK101436599SQ20081014567
公开日2009年5月20日 申请日期2008年8月15日 优先权日2007年11月16日
发明者秋山肇 申请人:三菱电机株式会社