包括具有导电覆层的掺杂半导体线的集成电路的制作方法

专利名称：包括具有导电覆层的掺杂半导体线的集成电路的制作方法
技术领域：
本发明涉及一种包括具有导电覆层的掺杂半导体线的集成电路。
背景技术：
一种类型的存储器是电阻式存储器。电阻式存储器利用存储元 件的阻值来存储一位或多位的数据。例如，^皮编程为具有高电阻值 的存储元件可表示逻辑"l"的数据位值，而被编程为具有低电阻值的
存储元件可表示逻辑"0"的H据位值。典型地，通过向存4诸元件施加
电压脉冲或电流脉沖来电切换存储元件的电阻值。
一种类型的电阻式存储器是相变存储器。相变存储器使用电阻 存储元件中的相变材料。相变材料呈现出至少两种不同的状态。相 变材料的状态可以被称为非晶态和晶态，其中，非晶态是指更加无 序的原子结构，而晶态是指更加有序的棚4各。非晶态通常显示出比 晶态更高的电阻率。此外， 一些相变材料表现出具有不同的电阻率
并可净皮用于存^诸l史据位的多种晶态，例如，面心立方(FCC)状态 和六方最密堆积(HCP)状态。在以下的描述中，非晶态通常是指 具有更高电阻率的状态，而晶态通常是指具有更低电阻率的状态。
可以可逆地引发相变材料中的相变。以这种方式，存储器可以 响应于温度改变乂人非晶态转变为晶态以及乂人晶态转变为非晶态。相变材料的温度改变可以通过将电流驱动穿过相变材料自身或者通 过将电流驱动穿过与相变材料相邻的电阻加热器来实现。利用这两 种方法，相变材料的可控加热引起相变材料内的可控相变。
包括具有由相变材料制成的多个存储单元的存储阵列的相变 存储器可以被编程以利用相变材料的存储状态来存储数据。 一种在 该类型的相变存储器件中读和写数据的方式是控制施加给相变材 料的电流和/或电压脉冲。每个存储单元中的相变材料的温度通常对 应于电流和/或电压的施加等级来实现加热。
为了实现更高密度的相变存储器，相变存储单元可以存储多位 数据。相变存储单元中的多位存储可以通过对相变材料进行编程以 具有中间电阻值或状态来实现，其中，多位或多级相变存4诸单元可 以-陂写为多于两个的状态。如果将相变存4诸单元编程为三个不同电
阻等级中的一个，则每个单元可以存^f诸1.5位的凄t据。如果将相变
存4诸单元编程为四个不同电阻等级中的一个，则每个单元可以存储
2位的数据等等。为了将相变存储单元编程为中间电阻值，经过适 合的写策略控制与非晶态材料共存的晶态材料的量，从而控制单元 电阻。
一种类型的存储阵列包括用于选^奪读和写访问的存〗诸单元的 才参杂石圭线或配线。重4参杂的石圭线可以7 义载编禾呈电流、读电流，或者
提供诸如7>共或接地的电位网。然而，线的电流密度受到限制，并
且线的电阻率通常较高乂人而导致经过线不期望的压降。在4吏用二极
管选择器件的存储阵列中，线增加了存储单元之间的干扰。
由于这些和其他原因而需要本发明。

发明内容
一个实施例提供了 一种集成电路。该集成电路包括存储单元的 阵列和形成在半导体基板中的掺杂半导体线。掺杂半导体线连接至
一行存储单元。集成电路包括与掺杂半导体线接触的导电覆层。


附图是为了4是供对本发明的进一步理解，并且并入和组成本"i兌 明书的一部分。附图示出了本发明的实施例，并与i兌明书一起用于 解释本发明的原理。通过参照以下详细的描述，可以更好地理解本 发明的其他实施例和本发明的许多优点。附图的元件相对于彼此并 不成比例。类似的参考标号表示对应类似的部分。
图1是示出系统的一个实施例的才匡图2A是示出存储器件的一个实施例的示图2B是示出存储器件的另一个实施例的示图3A示出了包括导电覆层的掺杂半导体线的一个实施例的透 视图3B示出了包括导电覆层的摻杂半导体线的一个实施例的截 面图4示出了包括导电覆层的掺杂半导体线的另一个实施例的透 视图5示出了包括导电覆层的掺杂半导体线的另一个实施例的透 视图；图6示出了4参杂半导体基才反的一个实施例的截面图7示出了掺杂半导体基板和硬掩模材料层的一个实施例的截 面图8示出了蚀刻掺杂半导体基板之后的基板、掺杂半导体线和 硬掩模材料层的 一个实施例的截面图9示出了基板、掺杂半导体线、硬掩模材料层、覆层材料层 和介电材料层的 一 个实施例的截面图IOA示出了蚀刻介电材料层和覆层材料层之后的基板、掺杂 半导体线、硬掩模材料层、覆层材料层和介电材料层的一个实施例 的截面图IOB示出了蚀刻介电材料层和覆层材料层之后的基板、掺杂 半导体线、硬掩模材料层、覆层材料层和介电材料层的另一个实施 例的截面图11示出了蚀刻掺杂半导体线和基板的一部分之后的基板、 掺杂半导体线、硬掩模材料层、覆层材料层和介电材料层的一个实 施例的截面图12示出了基板、掺杂半导体线、硬掩模材料层、覆层材料 层、介电材料层、浅沟槽隔离(STI)钝化材料和STI填充材料的 一个实施例的截面图13示出了平面化之后的基板、掺杂半导体线、覆层材料层、 介电材料层、STI 4屯化材冲牛和STI填充材并牛的一个实施例的截面图；图14示出了蚀刻掺杂半导体基板之后的基板、掺杂半导体线 和硬掩模材料层的 一 个实施例的截面图15示出了基板、掺杂半导体线、硬掩模材料层、STI钝化材 料和STI填充材料的一个实施例的截面图16示出了在蚀刻STI钝化材料和STI填充材料之后的基板、 掺杂半导体线、硬掩模材料层、STI钝化材料和STI填充材料的一 个实施例的截面图17示出了蚀刻硬掩模材料层之后的基板、掺杂半导体线、 硬掩才莫材料层、STI钝化材料和STI填充材料的一个实施例的截面 图18示出了蚀刻掺杂半导体线之后的基板、掺杂半导体线、 石更掩才莫材料层、STI 4屯化材并牛和STI填充材并牛的一个实施例的截面 图19示出了基板、掺杂半导体线、硬掩^t材料层、STI钝化材 料、STI填充材料和覆层材料的一个实施例的截面图20A示出了蚀刻之后的基板、掺杂半导体线、STI钝化材料 和STI填充材料的一个实施例的截面图20B示出了蚀刻之后的基板、掺杂半导体线、STI钝化材料 和STI填充材料的另 一个实施例的截面图20C示出了蚀刻之后的基板、4参杂半导体线、STI4屯化材料 和STI填充材冲+的另 一个实施例的截面图；图21示出了基板、摻杂半导体线、STI钝化材料、STI填充材 泮+和隔离材并牛层的 一个实施例的截面图22示出了蚀刻隔离材料层之后的基板、摻杂半导体线、STI 钝化材料、STI填充材料和隔离材料层的一个实施例的截面图23示出了蚀刻STI钝化材料、STI填充材料、掺杂半导体线 和基板之后的基板、掺杂半导体线、STI钝化材料、STI填充材料 和隔离材坤+层的 一 个实施例的截面图24示出了基板、4参杂半导体线、STI钝化材料、STI填充材 料、隔离材料层和覆层材料的一个实施例的截面图25示出了基板、掺杂半导体线、硬掩模材料层、牺牲材料 层和隔离材料层的 一个实施例的截面图26示出了蚀刻隔离材料层之后的基板、掺杂半导体线、硬 掩模材料层、牺牲材料层和隔离物的 一个实施例的截面图27示出了蚀刻牺牲材料层和基板之后的基板、掺杂半导体 线、硬掩模材料层、牺牲材料层和隔离物的一个实施例的截面图28示出了基板、掺杂半导体线、硬掩模材料层、牺牲材料 层、隔离物、STI钝化材并+和STI填充材并+的一个实施例的截面图29示出了蚀刻牺牲材料层之后的基板、掺杂半导体线、硬 掩模材料层、牺牲材料层、隔离物、STI钝化材料和STI填充材料 的一个实施例的截面图；图30示出了基板、掺杂半导体线、硬掩模材料层、牺牲材料 层、隔离物、STI 4屯化材津+、 STI填充材并牛和覆层材料的一个实施 例的截面图31示出了平面化之后的基板、掺杂半导体线、牺牲材料层、 隔离物、STI钝化材料、STI填充材料和导电覆层的一个实施例的 截面图32示出了平面化之后的基板、掺杂半导体线、隔离物、STI 钝化材料、STI填充材料和导电覆层的一个实施例的截面图33示出了平面化之后的基板、掺杂半导体线、隔离物、STI 钝化材料、STI填充材4十和导电覆层的另 一个实施例的截面图34示出了平面化之后的基板、掺杂半导体线、隔离物、STI 钝化材料、STI填充材料和导电覆层的另 一个实施例的截面图35示出了基板、掺杂半导体线、硬掩模材料层和气体浸入 激光掺杂材料层的 一个实施例的截面图36示出了蚀刻气体浸入激光掺杂材料层和基板之后的基板、 掺杂半导体线、硬掩^f莫材料层和导电覆层的 一个实施例的截面图37示出了基板、掺杂半导体线、硬掩模材料层、导电覆层、 STI钝化材料和STI填充材料的一个实施例的截面图；以及
图38示出了平面化之后的基板、掺杂半导体线、导电覆层、 STI 4屯化材库牛和STI填充材冲+的 一 个实施例的截面图。
具体实施例方式
在下面详细的描述中，参照形成描述的一部分并通过可以实现 本发明的具体实施例的方式示出的附图。在这点上，参照所描述的 附图使用诸如"上"、"下"、"前"、"后"、"前端"、"末端"的方向术语。
因为本发明实施例的部 <牛可以4立于i午多不同的方向，所以方向术i吾 是为了说明的目的而不是用于限制。应该理解，可以使用其他实施 例，并且在不背离本发明范围的情况下可以进行结果或逻辑上的变 化。因此，下面的详细描述不是用于限制的目的，而使通过所附权 利要求来限定本发明的范围。
图1是示出系统90的一个实施例的框图。系统90包括主机92 和存储器件100。主机92通过通信链接94连接至存储器件100。 主机92包括计算机(例如，台式计算机、膝上型计算机、手持计 算机)、便携式电子设备(例如，移动电话、个人数字助理(PDA)、 MP3播放器、视频播放器)、或使用存储器的其他适当的设备。存
存储器件。
图2A是示出存储器件100a的一个实施例的示图。在一个实施 例中，存储器件100a是集成电路或集成电路的一部分。存储器件 100a包括写电路124、控制器120、存储阵歹'J 101a和读电路126。 存储阵歹"101a包括多个相变存储单元104a 104d (统称为相变存 储单元104)、多条位线(BL) 112a~112b (统称为位线112)、多 条字线(WL )llOa ~ 110b(统称为字线110 )和多条7>共或地线(GL ) 114a ~ 114b (纟克一尔为；也线114)。在一个实施例中，相变存4诸单元 104a ~ 104d以4亍和列进4亍配置。
在一个实施例中，通过掺杂半导体基板并形成隔离区以提供半 导体材冲牛的捧杂线来在半导体基^反中形成地线114。在一个实施例中，半导体基板是单晶硅基板，且掺杂线是N +掺杂硅线。掺杂线
包括增加线的电流密度并减小线的整体电阻率的导电覆层。导电覆
层包括C、 TiN、硅化物、气体浸入激光掺杂(GILD)材料或其他 适当的材料。此外，具有导电覆层的掺杂线减小了线两端的压降， 因此可以被使用，而无需到金属化层级的后萃殳工艺(BEOL)进行 4并^卜(stitching)戶斤需消库毛的面禾口、。
如这里所使用的，术语"电连接"不是指元件必须直接连接在一 起，而使可以在"电连接"的元件之间设置中间元件。
存储阵歹'J 101a通过信号路径125电连接至写电路124,通过信 号路径121电连接至控制器120，以及通过信号路径127电连接至 读电路126。控制器120通过信号路径128电连接至写电路124， 以及通过^f言号^各径130电连^妾至读电^各126。每个相变存4诸单元104 都电连"t妄至字线110、位线112和7>共或地线114。相变存4诸单元 104a电连4妄至4立线112a、字线110a禾口/^共或i也线114a,而才目变存 寸诸单元104b电连4妄至位线112a、字线110b和^>共或地线114b。 相变存^f诸单元104c电连4妄至4立线112b、字线110a和/>共或地线 114a，而相变存4诸单元104d电连4矣至位线112b、字线110b和 >共 或i也线114b。
每个相变存储单元104都包括相变元件106和晶体管108。虽 然晶体管108在所示出的实施例中为场效应管(FET)，但在其他实 施例中，晶体管108可以是诸如双极晶体管或3D晶体管结构的其 他适当的器件。相变存储单元104a包括相变元件106a和晶体管 108a。相变元件106a的一侧电连4妄至^f立线112a,而相变元件106a 的另一侧电连接至晶体管108a的源极-漏极路径的一侧。晶体管 108a的源才及-漏招J各径的另 一侧电连4妄至7>共或地线114a。晶体管 108a的4册极电连4妄至字线110a。相变存储单元104b包括相变元件106b和晶体管108b。相变 元件106b的一侧电连4妄至位线112a,而相变元件106b的另一侧电 连接至晶体管108b的源极-漏极路径的一侧。晶体管108b的源极-漏招」咯径的另一侧电连4妄至7>共或地线114b。晶体管108b的棚-极 电连4妾至字线110b 。
相变存4诸单元104c包4舌相变元件106c和晶体管108c。相变元 件106c的一侧电连4妾至位线112b,而相变元件106c的另一侧电连 接至晶体管108c的源极-漏极路径的一侧。晶体管108c的源极-漏 才及^各径的另一侧电连^妄至^^共或地线114a。晶体管108c的棚"f及电 连4妾至字线110a。
相变存储单元104d包括相变元件106d和晶体管108d。相变 元件106d的一侧电连4妄至位线112b,而相变元件106d的另一侧电 连接至晶体管108d的源极-漏极路径的一侧。晶体管108d的源极-漏扭j各径的另 一侧电连4妄至7>共或地线114b。晶体管108d的栅-才及 电连4妾至字线110b。
在另一个实施例中，每个相变元件106都电连接至公共或地线 114,而每个晶体管108都电连^妄至位线112。例如，对于相变存储 单元104a，相变元件106a的一侧电连4妄至7>共或地线114a。相变 元件106a的另一侧电连接晶体管108a的源极-漏极路径的一侧。晶 体管108a的源极-漏极路径的另一侧电连接至位线112a。
根据本发明，每个相变元件106都包含可由多种材料组成的相 变材料。通常，包含来自元素周期表VI族的一种或多种元素的^^属 化物合金(chalcogenide alloy)可以有效地用作这种材并+。在一个 实施例中，相变元件106的相变材料由石克族化合物复合材料组成， 例如GeSbTe、 SbTe、 GeTe或AglnSbTe。在另一个实施例中，相变 才才泮牛是不含石克力矣元素(chalcogen free )的，侈'B口 GeSb、 GaSb、 InSb或GeGalnSb。在其他实施例中，相变材料由任意适当的材料组成， 包括元素Ge、 Sb、 Te、 Ga、 As、 In、 Se和S中的一种或多种。
在温度变化的影响下，每个相变元件106可以乂人非晶态变为晶 态，或者从晶态变为非晶态。从而，相变元件106a 106d中的每 一个的相变材料中与非晶材料共存的晶态材料的量定义了用于在 存储器件100a中存储数据的两种以上的状态。在非晶态下，相变 材泮+显示出与晶态相比显著较高的电阻率。因此，相变元件106a 106d的两种以上的状态的电阻率不同。在一个实施例中，两种以上 的状态是两种状态且使用二进制系统，其中，为两种状态分配位值 "0"和"1"。在另一个实施例中，两种以上的4犬态是三种状态iU吏用 三进制系统，其中，为三种状态分配位值"O"、 "1，，和"2"。在另一个 实施例中，两种以上的状态是四种状态，其可以分配诸如"00"、"01"、 "10"和"11"的位值。在其他实施例中，在相变元件的相变材料中， 两种以上的状态可以是任意^t量的状态。
控制器120包括用于控制存储器件100a操作的微处理器、微 控制器或其他适当的逻辑电路。控制器120控制存储器件100a的 读和写操作，包括通过写电路124和读电路126向存储阵列101a 施加控制和lt据信号。在一个实施例中，写电i 各124通过信号路径 125和位线112向存储单元104提供电压脉冲，以对存储单元进行 编程。在其他实施例中，写电路124通过信号路径125和位线112 向存储单元104提供电流脉冲，以对存储单元进行编程。
读电路126通过位线112和信号路径127读出存储单元104的 两种以上的状态。在一个实施例中，为了读取一个存4诸单元104的 电阻，读电路126提供流过一个存储单元104的电流。然后，读电 路126读出一个存储单元104两端的电压。在另一个实施例中，读 电路126提供横跨一个存储单元104两端的电压，并读出流过一个 存储单元104的电流。在另一个实施例中，写电路124提供横跨一个存^f渚单元104两端的电压，而读电i 各126读出济u过一个存〗诸单元 104的电流。在另 一个实施例中，写电路124提供流过一个存储单 元104的电流，而读电^各126读出一个存^f诸单元104两端的电压。
在相变存4诸单元104a的i殳置才喿作期间， 一个或多个i殳置电流 或电压脉沖通过写电3各124选择性地激活，并通过位线112a发送 至相变元件106a， 乂人而将相变元件106a加热到其结晶温度之上( <旦 通常4氐于其熔化温度)，通过字线110a选4奪激活晶体管108a。以这 种方式，相变元件106a在该_没置纟喿作期间达到其晶态或部分晶态 和部分非晶态。
在相变存储单元104a的复位才乘作期间， 一个或多个复位电流 或电压脉沖通过写电路124选4奪性地激活，并通过位线112a发送 至相变元4牛106a。复4立电流或电压迅速爿寻相变元4牛106a加热到其 溶化温度之上。在切断电流或电压脉沖之后，相变元件106a迅速 冷却到非晶态或部分非晶态和部分晶态。与4吏用类似的电流或电压 脉沖的相变存储单元104a类似地设置和复位存储阵列101a中的相 变存^f诸单元104b ~ 104d和其他相变存卡者单元104。
图2B是示出存储器件100b的另一个实施例的示图。存储器件 100b与前面参照图2A描述和示出的存4诸器件100a类似，除了在 存储器件100b中，存储阵列101a用存储阵列101b来代替。存储 阵列101b类似于存々者阵列101a，除了在存〗诸阵列101b中用二才及管 109a ~ 109d来^替晶体管108a ~ 108d。
在一个实施例中，通过掺杂半导体基板并形成隔离区以提供半 导体材料的掺杂线来在半导体基板中形成字线110。在一个实施例 中，半导体基板是单晶硅基板，且掺杂线是N +掺杂硅线。掺杂线 包括增加线的电流密度并减小线的整体电阻率的导电覆层。导电覆 层包括C、 TiN、 -圭化物、气体浸入激光掺杂(GILD)材料或其他适当的材料。此外，具有导电覆层的掺杂线减小线两端的压降，因
此，可以被使用而无需到金属化层级的后段工艺(BEOL)进行拼 补所需消耗的面积。
每个相变存4诸单元104都电连4妄至字线110和位线112。相变 存储单元104a电连4妄至位线112a和字线110a，而相变存〗渚单元 104b电连4妄至位线112a和字线110b。相变存寸诸单元104c电连4妾 至位线112b和字线110a，而相变存〗诸单元104d电连4妻至位线112b 和字线110b。
每个相变存储单元104都包括相变元件106和二极管109。在 一个实施例中，可以反转二极管109的极性。相变存储单元104a 包括相变元件106a和二极管109a。相变元件106a的一侧电连4妻至 位线112a，而相变元件106a的另 一侧电连接至二极管109a的一侧。 二极管109a的另一侧电连接至字线110a。
相变存储单元104b包括相变元件106b和二极管109b。相变 元件106b的一侧电连4妄至位线112a，而相变元件106b的另一侧电 连j妄至二4及管109b的一侧。二4及管109b的另一侧电连4妄至字线 110b。
相变存4诸单元104c包括相变元件106c和二才及管109c。相变元 件106c的一侧电连4妄至位线112b，而相变元件106c的另一侧电连 接至二极管109c的一侧。二极管109c的另一侧电连接至字线110a。
相变存储单元104d包括相变元件106d和二极管109d。相变 元件106d的一侧电连4妄至4立线112b，而相变元件106d的另一侧电 连接至二极管109d的一侧。二极管109d的另一侧电连接至字线 110b。在另一个实施例中，每个相变元4牛106老P电连4妄至字线110， 而每个二4及管109都电连接至位线112。例如，对于相变存4诸单元 104a,相变元件106a的一侧电连接至字线110a。相变元件106a的 另 一侧电连4妾二4及管109a的 一侧。二才及管109a的另 一侧电连4妄至 位线112a。存储器件100b与前面参照图2A描述和说明的存储器 件100a类似地进行操作。
本发明的实施例涉及基于Si技术的新存储技术，尤其涉及用在 单元选择的存储阵列中的掺杂Si配线的配线电阻的减小。对于新颖 和未来的存储单元器件(例如，相变随机存取存储器(PCRAM) 或磁性随机存取存储器(MRAM)单元器件)，高性能的选择阵列 器件用于切换高选择电流和/或高选择电压。在这种情况下，期望将 选择器件的线电阻减小到最小值。典型地，选择器件是选择晶体管、 双极晶体管或场效应晶体管(FET)等。
一般地，存储阵列使用重掺杂的Si配线用于单元选择配线。这 些配线用于寿义载编程或读电流。这些配线还可以用作电位网(例如， 接地)。然而，电流密度受到限制，并且这些配线的电阻通常太高 导致线两端有害的压降以及沿着线电阻不期望的能量损失。
本发明的实施例才是出了在掺杂Si部分周围实现高导电覆层线 而/人以下的多个4尤点获得好处，这些伊C点包4舌
-导电覆层允许对以减小的尺寸操作新颖的存储单元的想法来 说很重要的显著较高的电流密度。
-导电覆层促成线两端的低压降，进而还导致降低的能量损失 和;咸小的干护G岁文应。
-在与如交叉点选择器件的二极管相结合的方面是可行的。-导电覆层减小了二极管干扰。
-提出的概念可以应用于传统的Si晶片基板和绝缘覆硅(SOI) 晶片。
画获得低电阻连接而无需面积消耗进行至BEOL等级。
导电覆层线的制造可以与选择器件制造处理在时间上分开，也 可以包括在选择器件制造步骤内。导电覆层线制造的结合对于基于 二极管的选择器件、双极二极管选择器件或FET类选择器件来说是 不同的。此外，作为选择，导电覆层线可以直接与存储单元接触。 作为进一步的选择，选择器件可间4妄地经由存储单元连接至覆层 线。
图3A示出了包括导电覆层203的掺杂半导体线202的一个实 施例的透视图。在一个实施例中，掺杂半导体线202是由Si基板形 成的N +掺杂Si线。导电覆层203侧面地环绕掺杂半导体线202。 导电覆层203包括C、 TiN、硅化物、GILD材料或其他适当的导电 材料。在一个实施例中，导电覆层203与掺杂半导体线202的一个 垂直侧壁接触并且不与掺杂半导体线202的另一个垂直侧壁接触。 在一个实施例中，包括N-掺杂Si区域206和P +掺杂Si区域208 的二才及管与4参杂半导体线202 4妾触。石圭*接触210与P + 4参杂Si区域 208接触。在一个实施例中，石圭4妾触210包括CoSi2、 TiSi2、 NiSi 或其他适当石圭化物。
在一个实施例中，字线IIO (图2B)类4以于具有导电覆层203 的掺杂半导体线202，且二极管109类似于通过N-掺杂Si区域206 和P +掺杂Si区域208提供的二极管。在另一个实施例中，地线114 (图2A)类似于具有导电覆层203的摻杂半导体线202，且每个晶 体管108的源极或漏极区域与掺杂半导体线202接触。图3B示出了包括导电覆层203的掺杂半导体线202的一个实 施例的截面图。在基板212中形成掺杂半导体线202。诸如浅沟槽 隔离(STI)或其他适当隔离的隔离区域216将包括导电覆层203 的相邻的掺杂半导体线202彼此隔离。在一个实施例中，导电覆层 203的底面和一个侧壁与4参杂半导体线202 4妄触。在一个实施例中， 为了改善包括导电覆层203的相邻4参杂半导体线202之间的隔离， 适当地4参杂基斧反212。 STI隔离和适当的掺杂还用于抑制相邻线202 之间的漏电 流o
图4示出了包括导电覆层204的掺杂半导体线202的另 一个实 施例的透视图。该实施例类似于先前参照图3A描述和示出的实施 例，除了在该实施例中用导电覆层204代替导电覆层203。导电覆 层204侧面地围绕:惨杂半导体线202的一部分。在一个实施例中， 导电覆层204的底面和一个侧壁与掺杂半导体线202接触。在一个 实施例中，导电覆层204与4参杂半导体线202的一个垂直侧壁4妻触 而不与掺杂半导体线202的另一个垂直侧壁接触。
图5示出了包4舌导电《隻层205的掺杂半导体线202的另 一个实 施例的透一见图。该实施例类4以于先前参照图3A描述和示出的实施 例，除了在该实施例中用导电覆层205代替导电覆层203。导电覆 层205接触掺杂半导体线202的垂直侧壁的一部分并延伸到掺杂半 导体线202的中心部分内。导电覆层205的底面与掺杂半导体线202 接触。在一个实施例中，导电覆层205与掺杂半导体线202的一个 垂直侧壁接触且不与掺杂半导体线202的另一个垂直侧壁接触。注 意，包括导电覆层205的掺杂半导体线202被适当地掺杂半导体埋 藏或包围，以避免经由基板的内部配线泄漏。掺杂区域可以由如硅 线的类似掺杂组成。
下面的图6 ~图38示出了用于制造包括导电覆层(例如，导电 覆层203、 204或205)的掺杂半导体线202的实施例。虽然所示出的实施例集中于使用大块Si晶片，但这些实施例也可以适用于使用 绝缘覆硅(SOI)晶片或其他适当的基板。下面的图6~图13示出 了用于制造先前参照图3A描述和示出的包括导电覆层203的掺杂 半导体线202的实施例。
图6示出了掺杂半导体基板的一个实施例的截面图。对基板进 行掺杂来提供掺杂区域202a和未掺杂区域212a。在一个实施例中， 对单晶Si基板进行掺杂以提供N +掺杂Si区域202a和未掺杂Si 区域212a。
图7示出了掺杂半导体基板和石更掩才莫材料层220a的一个实施 例的截面图。在4参杂区i或202a上;冗积卞者如SiN或另一种适当材泮牛 的石更掩才莫，以4是供石更掩才莫材料层。4吏用化学汽相沉积(CVD)、高 密度等离子体化学汽相沉积(HDP-CVD)、原子层沉积(ALD)、 金属有才几4匕学汽相沉积(MOCVD)、物理汽相沉积(PVD)、喷射 汽相沉积(JVD)或其他适当的沉积才支术来沉积石更掩4莫材料层。然 后，使用光刻工艺或其他适当的工艺来图样化石更掩才莫材料层，并露 出掺杂区域202a的部分，以提供硬掩模材料层220a。在一个实施 例中，硬掩才莫材料层220a包括硬掩才莫材料的线。
图8示出了蚀刻掺杂区域202a之后的基4反212a、掺杂半导体 线202和硬掩模材料层220a的一个实施例的截面图。掺杂区域202a 的露出部分被蚀刻以提供开口 221。在一个实施例中，开口221是 沟槽。在一个实施例中，^参杂区域202a的露出部分^皮蚀刻以4是供 在基々反212a上留下半导体材冲牛202的开口 221。在一个实施例中， 开口 221下面的基板212a的部分也被蚀刻。然后，对基板212a进 4亍才参杂以〗吏掺杂半导体线202之间的漏电流最小。
图9示出了基才反212a、掺杂半导体线202、硬掩才莫材料层220a、 覆层材料层222a和介电材冲牛层224a的一个实施例的截面图。在硬_掩模材料层220a、掺杂半导体线202和基板212a的露出部分上沉 积诸如C、 TiN或另一种适当导电材料的覆层材料，以提供覆层材 料层222a 。使用CVD、 HDP-CVD 、 ALD、 MOCVD、 PVD、 JVP
或其4也适当沉积才支术来沉积覆层材并牛层222a。
在覆层材并+层222a上沉积T者如Si02、 SiN、非导电无定形^碳或 另一种适当的介电材料的介电材料，以提供介电材料层224a。使用 CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其他适当沉积技 术来沉积介电材并牛层224a。
图IOA示出了蚀刻介电材料层224a和覆层材料层222a之后的 基板212a、掺杂半导体线202、硬掩模材料层220a、覆层材料层 222b和介电材料层224b的一个实施例的截面图。开口 221底部的 介电材#+层224a和覆层材坤+层222a的部分^皮选l奪性地蚀刻，以露 出半导体线202的一部分且才是供介电材料层224b和覆层材料层 222b。
图IOB示出了蚀刻介电材料层224a和覆层材料层222a之后的 基板212a、掺杂半导体线202、硬掩模材料层220a、覆层材料层 222c和介电材^)"层224c的另 一个实施例的截面图。在该实施例中， 介电材料层224a和覆层材料层222a —皮隔离蚀刻，以露出硬掩冲莫材 料层220a和掺杂半导体线202的一部分，以提供介电材料层224c 和覆层材料层222c。虽然下面的图11和图12包括介电材料层224c 和覆层材料层222c ，但可以代替介电材料层224c和覆层材料层222c 来4吏用参照图10A示出的介电材料层224b和覆层材冲牛层222b。
图11示出了蚀刻掺杂半导体线202和基板212a的一部分之后 的基板212b、 4参杂半导体线202、硬掩才莫材料层220a、覆层材料层 222c和介电材^牛层224c的一个实施例的截面图。4参杂半导体线202的露出部分和任选地基板212a的下面部分被蚀刻，以4是供开口 228 和基板212b。
图12示出了基板212b、掺杂半导体线202、硬掩模材料层220a、 覆层材料层222c、介电材料层224c、 STI钝化材料230a和STI填 充材料216a的一个实施例的截面图。介电材料层224c和基板212b 的露出部分经受STI钝化处理，以氧化介电材料层224c和基板212b 的露出表面，从而提供STI填充材料216a。在一个实施例中，在 STI钝化处理期间以标223示出的覆层材料层222c的部分也可以被 氧化。
在硬掩才莫材料层220a、覆层材料层222c、介电材料层224c、 STI钝化材料230a和STI填充材料216a的露出部分上沉积诸如 Si02、氟化硅玻璃(FSG)、硼磷硅玻璃(BPSG)、硼硅玻璃(BSG ) 或其他适当的介电材料的STI填充材料，以提供STI填充材料216a。 使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其4也适当 沉积:技术来沉积STI填充材冲+ 216a。
图13示出了平面化之后的基板212b、掺杂半导体线202、导 电覆层203、介电材料224、 STI钝化材料230b和STI填充材料216 的一个实施例的截面图。STI填充材料216a、硬掩才莫材料层220a、 覆层材料层222c、介电材料层224c和STI钝化材料230a被平面化 以露出掺杂半导体线202,从而提供导电覆层203、介电材料224、 STI钝化材料230b和STI填充材料216。使用化学机械平面化 (CMP )或另 一种适当的平面化才支术来平面化STI填充材料216a、 硬掩才莫材料层220a、覆层材料层222c、介电材料层224c和STI钝 化材料230a,从而^是供先前参照图3A描述和示出的包括导电覆层 203的纟参杂半导体线202。下面的图14 ~图19示出了用于制造先前参照图3A描述和示 出的包括导电覆层203的摻杂半导体线202的实施例。制造处理开 始于先前参照图6和图7描述和示出的处理。
图14示出了蚀刻掺杂区域202a和基才反212a之后的基板212c、 掺杂半导体线202b和石更掩才莫材坤牛层220a的一个实施例的截面图。 掺杂区域202a的露出部分和基板212a的底部被蚀刻，以提供开口 232、掺杂半导体线202b和基板212c。在一个实施例中，开口 232 是沟槽。
图15示出了基板212c、掺杂半导体线202b、硬掩模材料层 220a、 STI钝化材料230a和STI填充材料216b的一个实施例的截 面图。硬掩模材料层220a、掺杂半导体线202b和基板212c的露出 部分经受STI 4屯化处理以氧化石更掩一莫材料层220a、 4参杂半导体线 202b和基板212c的露出表面，从而提供STI钝化材料。
在STI钝化材料上沉积诸如Si02、 FSG、 BPSG、 BSG或其他 适当介电材料的STI填充材料。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP、；旋涂或其他适当沉积才支术来沉积STI填充材 料。然后对STI填充材料和STI钝化材料进行平面化以露出石更掩才莫 材料层220a,从而提供STI钝化材料230a和STI填充材料216b。 寸吏用CMP或另一种适当的平面4匕才支术来只十STI i真充材泮+和STI凌屯 化材料进行平面化。
图16示出了在蚀刻STI钝化材料230a和STI填充材料216b 之后的基斥反212c、掺杂半导体线202b、石更掩才莫材泮+层220a、 STI 钝化材料230b和STI填充材料216的一个实施例的截面图。使用 CMP凹形变形、HF浸泡、选择蚀刻或另一种适当的技术来蚀刻STI 钝化材料230a和STI填充材料216b，来露出硬掩模材料层220a 的侧壁，从而4是供STI钝化材料230b和STI填充材料216。图17示出了蚀刻硬掩模材料层220a之后的基板212c、掺杂半 导体线202b、硬掩^^莫材料层220b、 STI钝化材料230b和STI填充 材料216的一个实施例的截面图。使用凹进蚀刻或另 一种适当的技 术蚀刻石更掩才莫材料层220a，以露出纟参杂半导体线202b的一部分。
图18示出了蚀刻掺杂半导体线202b之后的基4反212d、掺杂半 导体线202、硬掩才莫材料层220b、 STI钝化材料230b和STI填充材 料216的一个实施例的截面图。掺杂半导体线202b的露出部分以 及任选的基板212c的底部被选择性地蚀刻至期望的深度，以提供 开口 234、掺杂半导体线202和任选的基板212d。
图19示出了基板212d、掺杂半导体线202、硬掩模材料层220b、 STI钝化材料230b、 STI填充材料216和覆层材料222d的一个实施 例的截面图。在硬掩模材料层220b、掺杂半导体线202、 STI钝化 材料230b和STI填充材料216的露出部分上沉积诸如C、 TiN或另 一种适当导电材料的覆层材料，以提供覆层材料222d。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其他适当沉积技术来沉 积覆层材料222d。
然后，覆层材料222d和硬掩模材料层220b被平面化，以露出 掺杂半导体线202和STI填充材料216, 乂人而4是供先前参照图3A 描述和示出的包括导电覆层203的掺杂半导体线202。使用CMP 或另一种适当的平面化4支术来对覆层材并牛222d和石更掩才莫材料层 220b进4亍平面化。
下面的图20A 图24示出了用于制造先前参照图5描述和示 出的包括导电覆层205的掺杂半导体线202的实施例。制造处理开 始于先前参照图6、图7、图14和图15描述和示出的处理。图20A示出了蚀刻之后的基板212c、掺杂半导体线202b、 STI 钝化材料230c和STI填充材料216c的一个实施例的截面图。将STI 钝化材料230a和STI填充材料216b蚀刻到期望深度，以提供开口 236a、 STI钝化材料230c和STI填充材料216c。在一个实施例中， 开口 236a露出掺杂半导体线202b的侧壁的一部分。去除石更掩才莫材 泮牛层220a，以露出4参杂半导体线202b的顶部。
图20B示出了蚀刻之后的基板212c、掺杂半导体线202b、 STI 钝化材料230d和STI填充材料216d的另 一个实施例的截面图。将 STI钝化材料230a和STI填充材料216b蚀刻到期望深度，以提供 开口 236b、 STI钝化材料230d和STI填充材料216d。在一个实施 例中，开口 236b露出掺杂半导体线202b的侧壁。去除硬掩模材料 层220a,以露出4参杂半导体线202b的顶部。
图20C示出了蚀刻之后的基板212c、掺杂半导体线202b、 STI 钝化材料230e和STI填充材料216e的另 一个实施例的截面图。将 STI钝化材料230a和STI填充材料216b蚀刻到期望深度，以提供 开口 236c、 STI 4屯化材料230e和STI填充材岸牛216e。在一个实施 例中，开口 236c露出掺杂半导体线202b的侧壁和基板212c的侧 壁的一部分。去除石更掩才莫材料层220a,以露出掺杂半导体线202b 的顶部。
基于处理和性能优化和/或基于纟参杂半导体线202的掺杂概况 来选择开口 236a (图20A )、 236b (图20B )和236c (图20C )的 深度。覆层线与基板212c的直接接触可能会导致相邻掺杂半导体 线202b之间不期望的漏电流。因此，适当地掺杂基板212c,以使 漏电流最小。例如，对于摻杂基板212d，覆层线222d可被n-掺 杂区域环绕。虽然下面的图21和图22包括参照图20A所示的STI钝化材料 230c和STI填充材料216c,可以代替使用STI钝化材料230c和STI 填充材料216c来使用参照图20B所示的STI钝化材料230d和STI 填充材料216d以及参照图20C所示的STI钝化材料230e和STI填 充材料216e。
图21示出了基板212c、掺杂半导体线202b、STI钝化材料230c、 STI填充材并+216c和隔离材津+层238a的一个实施例的截面图。在 掺杂半导体线202b、 STI钝化材料230c和STI填充材料216c的露 出部分上沉积"^者如SiN或另一种适当的隔离材^T牛的隔离材^K以才是 供隔离材料层238a。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其4也适当沉积:技术来沉积隔离材冲+层238a。
图22示出了蚀刻隔离材料层238a之后的基板212c、掺杂半导 体线202b、 STI钝化材料230c、 STI填充材料216c和隔离材料层 238b的一个实施例的截面图。蚀刻隔离材4牛层238a来露出STI填 充材料216c的一部分，以提供隔离材料层238b。
图23示出了蚀刻STI 4屯4匕材泮牛230c、 STI填充才才泮牛216c、 4参 杂半导体线202b和任选的基纟反212c之后的基板212e、掺杂半导体 线202c、 STI钝化材料230f、 STI填充材料216f和隔离材料层238b 的一个实施例的截面图。蚀刻STI钝化材料230c和STI填充材料 216c来露出掺杂半导体线202b的一部分，以提供STl4屯^f匕材津牛230f 和STI填充材冲牛216f。然后，掺杂半导体线202b的露出部分和任 选的基板212c的相邻部分被选择性地蚀刻，以提供开口 240、掺杂 半导体线202c以及4壬选的基外反212c。
图24示出了基板212e、掺杂半导体线202c、硬掩模材料层230f、 STI钝化材料230f、 STI填充材料216f、 P鬲离材料层238b和覆层材 料222e的一个实施例的截面图。在隔离材料层238b、掺杂半导体线202c、 STI 4屯4匕材泮牛230f、 STI i真充才才冲牛216f和基^反212e的露 出部分上;兄积i者如C、 TiN或另一种适当导电材^f的覆层材并牛，以 提供覆层材料222e。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其他适当沉积技术来沉积覆层材料222e。
蚀刻覆层才才津牛222e来露出STI」真充才才一'十216f。然后，继续先 前参照图12和图13描述和示出的制造处理，以提供与先前参照图 5描述和示出的导电覆层205的掺杂半导体线202类似的包括导电 覆层的掺杂半导体线202c。
下面的图25~图31示出了用于制造先前参照图3A所示的包 括导电覆层203的掺杂半导体线202的实施例。制造处理开始于先 前参照图6、图7和图14描述和示出的处理。
图25示出了基4反212cd参杂半导体线202、石更掩才莫材料层220a、 牺牲材料层242a和隔离材料层244a的一个实施例的截面图。在硬 掩才莫材料层220a、纟参杂半导体线202和基板212c的露出部分上沉 积诸如Si02或另一种适当材并牛的牺4生材并牛，以冲是供牺牲材4牛层 242a。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其 他适当沉积:技术来沉积牺4生材并+层242a。
在牺牲材料层242a上沉积诸如SiN或另一种适当隔离材料的 隔离材料，以提供隔离材料层244a。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其他适当沉积:技术来沉积隔离材料层244a。
图26示出了蚀刻隔离材料层244a之后的基板212c、掺杂半导 体线202、硬掩4莫材料层220a、牺牲材料层242a和隔离物244b的 一个实施例的截面图。蚀刻牺牲材料层242a来露出牺牲材料层242a 的一部分，以4是供隔离物244b。图27示出了蚀刻牺牲材料层242a和基板212c之后的基板 212f、纟参杂半导体线202、石更掩才莫材津+层220a、牺牲材并+层242b 和隔离物244b的一个实施例的截面图。蚀刻牺牲材并+层242a所露 出的水平部分，以露出硬掩模材料层220a和基板212c,从而提供 牺牲材并牛层242b。任选地蚀刻基^反212c的露出部分，以4是供开口 246和基板212f。
图28示出了基板212f、4参杂半导体线202、硬掩才莫材料层220a 、 牺牲材料层242b 、隔离物244b 、 STI钝化材料230g和STI填充材 泮牛216g的一个实施例的截面图。牺牲材料层242b、隔离物244b 和基板212f经受STI钝化处理，以氧化牺牲材料层242b、隔离物 244b和基寿反212f的露出表面。
在STI凌屯化材泮+上沉积诸如Si02、 FSG、 BPSG、 BSG或其他 适当介电才才斗牛的STI》真充才才#+。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP、 ^走涂或其4也适当沉积:技术来沉积STI填充材 料。然后对STI填充材料和STI钝化材料进行平面化以露出硬掩模 材料层220a,从而提供STI钝化材料230g和STI填充材料216g。 使用CMP或另一种适当的平面化技术来对STI填充材料和STI钝 化材料进行平面化。
图29示出了蚀刻牺牲材料层242b之后的基板212f、掺杂半导 体线202、硬掩模材料层220a、牺牲材料层242c、 P鬲离物244b、 STI钝化材料230g和STI填充材料216g的一个实施例的截面图。 蚀刻牺牲材料层242b以纟是供具有期望深度的开口 248， 乂人而纟是供牺 牲材料层242c 。
图30示出了基板212f、掺杂半导体线202、硬掩模材料层220a、 牺牲材料层242c、隔离物244b、 STI钝化材料230g、 STI填充材料 216g和覆层材料222f的一个实施例的截面图。在硬掩模材料层220a、掺杂半导体线202、牺牲材料层242c、 STI钝化材料230g、 STI填充材坤+ 216g和基才反212f的露出部分上沉积i者如C、 TiN或另 一种适当导电材料的覆层材料，以提供覆层材4+222f。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP或其他适当沉积:技术来沉 积覆层材料222f。
图31示出了平面化之后的基板212f、掺杂半导体线202、牺牲 材料层242c、 P鬲离物244c、 STI钝化材料230h、 STI填充材料216 和导电覆层203的一个实施例的截面图。对覆层材料222f、硬掩模 材料层220a、隔离物244b、 STI钝化材料230g和STI填充材料216g 进行平面化以露出掺杂半导体线202，从而提供导电覆层203、隔 离物244c、 STI钝化材料230h和STI填充材料216。使用CMP或 另一种适当的平面化冲支术来平面化覆层材料222f、硬掩才莫材料层 220a、 P鬲离物244b、 STI钝化材料230g和STI填充材料216g，从 而才是供先前参照图3A描述和示出的包括导电覆层203的掺杂半导 体线202。
图32示出了平面化之后的基板212f、掺杂半导体线202、隔离 物244c、 STI钝化材料230h、 STI填充材料216和导电覆层222g 的一个实施例的截面图。该实施例类4以于先前参照图31描述和示 出的实施例，除了在该实施例中完全去除了牺牲材并+层242b并净皮 导电覆层222g所代替。适当地掺杂基板212f,以使掺杂半导体线 202之间的漏电;危最'J、。
图33示出了平面化之后的基板212g、掺杂半导体线202、隔 离物244d、 STI钝化材料230h、 STI填充材料216和导电覆层222h 的另一个实施例的截面图。该实施例类似于先前参照图31描述和 示出的实施例，除了在该实施例中导电覆层222h和隔离物244d均 具有与掺杂半导体线202相同的高度。在该实施例中，完全去除了牺牲材料层242b并被导电覆层222h所代替。适当地掺杂基板212g, 以4吏掺杂半导体线202之间的漏电流最小。
图34示出了平面化之后的基板212g、 4参杂半导体线202、隔 离物244e、 STI钝化材料203h、 STI填充材料216和导电覆层222i
的另一个实施例的截面图。该实施例类似于先前参照图33描述和 示出的实施例，除了该实施例包括附加掺杂区域250。在一个实施 例中，掺杂半导体线202包括N +掺杂下区域和N-掺杂上区域。 N-掺杂上区域与P掺杂区域250接触。掺杂半导体线202和P掺 杂区域250均从基板开始蚀刻。然后，蚀刻P掺杂区域250,以提 供与包括导电覆层222i的掺杂半导体线202接触的各个二极管。
下面的图35 ~图38示出了用于制造先前参照图3A描述和示 出的包括导电覆层203的4参杂半导体线202的实施例。制造处理开 始于先前参照图6~图8描述和示出的处理。
图35示出了基才反212a、4参杂半导体线202、硬掩才莫材料层220a 和气体浸入激光掺杂(GILD )材料层252的一个实施例的截面图。 掺杂半导体线202和任选的基板212a的露出部分经受气体浸入激 光掺杂处理。在一个实施例中，BCl3被用作GILD处理中的掺杂剂， 来提供GILD材料层252。
图36示出了蚀刻GILD材料层252和基板212a之后的基板 212h、掺杂半导体线202、硬掩冲莫材料层220a和导电覆层203的一 个实施例的截面图。蚀刻GILD材料层252的水平部分，以露出摻 杂半导体线202的一部分且提供导电覆层203。然后，蚀刻掺杂半 导体线202的露出部分和基板212a的底部，以提供开口 254且提 供基板212h。图37示出了基板212h、掺杂半导体线202、硬掩模材料层220a、 导电覆层203、 STI钝化材料230i和STI填充材料216h的一个实施 例的截面图。硬掩模材料层220a、导电覆层203和基板212h的露 出部分经受STI 4屯化处理，以氧化石更掩才莫材料层220a、导电覆层 203和基板212h的露出表面，从而提供STI钝化材料230i。
在硬掩模材料层220a和STI钝化材料230i的露出部分上沉积 诸如Si02、 FSG、 BPSG、 BSG或其他适当介电材料的STI填充材 料，以提供STI填充材料216h。使用CVD、 HDP-CVD、 ALD、 MOCVD、 PVD、 JVP、旋涂或其他适当沉积技术来沉积STI填充材 料216h。在另一个实施例中，在冲丸4亍气体浸入激光4参杂处理之前形 成STI区域。
图38示出了平面化之后的基板212h、掺杂半导体线202、导 电覆层203、 STI钝化材料230j和STI填充材料216的一个实施例 的截面图。对STI填充材料216h、硬掩模材料层220a和STI钝化 材料230i进行平面化以露出掺杂半导体线202,从而提供STI钝化 材料230j和STI填充材料216。使用CMP或另 一种适当的平面化 技术来对STI填充材料216h、硬掩模材料层220a和STI钝化材料 230i进行平面化，以提供先前参照图3A描述和示出的包括导电覆 层203的4参杂半导体线202。
在另一个实施例中，可以4#代先前参照图19描述和示出的覆 层材料222d的沉积来使用后面跟随介电材料填充的GILD处理。 在另一个实施例中，可以替代先前参照图30描述和示出的覆层材 料222f的沉积来使用后面跟随介电材料填充的GILD处理。
实施例提供了包括导电覆层的掺杂半导体线。该线可以被用作 存4诸单元阵列内的存4诸单元选择线。与未覆盖的线相比，该线增加 了可以实现的电流密度并减小了存储阵列中的二极管选择器件之间的干扰。此外，该线具有^f氐电阻率，使;得该线可以祐 使用，而无
需到金属化层级的后段工艺(BEOL)进行拼补所需消耗的面积。
虽然本文描述的具体实施例基本集中于使用相变存储元件，但
外，实施例可以应用于任何适当的使用了与诸如二极管或晶体管的 有源器件接触的导电线集成电路。
虽然本文示出并描述了具体实施例，但本领域的技术人员应该 理解，在不背离本发明范围的情况下，各种替换和/或等同实现可以 替代所示出和描述的具体实施例。该发明用于覆盖本文所讨i仑具体 实施例的任意变化和改变。因此，应该明白本发明仅通过权利要求 和其等同物来限制。
权利要求
1. 一种集成电路，包括存储单元阵列；掺杂半导体线，形成在半导体基板中，所述掺杂半导体线连接至一行存储单元；以及导电覆层，与所述掺杂半导体线接触。
2. 根据权利要求1所述的集成电路， 括掺杂Si。
3. 根据权利要求1所述的集成电路， 掺杂半导体线的第 一侧壁接触。
4. 根据权利要求3所述的集成电路, 掺杂半导体线的整个长度接触。其中，所述掺杂半导体线包 其中，所述导电覆层与所述 其中，所述导电覆层与所述
5. 根据权利要求3所述的集成电路，其中，所述导电覆层与所述 才参杂半导体线的第二侧壁4妄触。
6. 根据权利要求5所述的集成电路，其中，所述导电覆层与所述掺杂半导体线的底部的第一部分和所述掺杂半导体线的底部 的第二部分4妄触。
7. 根据权利要求1所述的集成电路，其中，所述导电覆层包括C、 TiN、石圭化物和气体浸入激光摻杂材料中的一种。
8. —种集成电^各，包4舌 掺杂Si线；导电覆层，与所述掺杂Si线的第一侧壁和第二侧壁接触；以及有源器件，与所述掺杂Si线接触。
9. 根据权利要求8所述的集成电路，其中，所述有源器件包括二 极管。
10. 根据权利要求8所述的集成电路，其中，所述有源器件包括具 有与所述掺杂Si线接触的源极区域或漏极区域的晶体管。
11. 根据权利要求8所述的集成电路，还包括电阻率变化材料，连接至所述有源器件。
12. 才艮据权利要求11所述的集成电i 各，其中，所述电阻率变化材 料包括相变材料和磁性材料中的 一种。
13. —种用于制造集成电^各的方法，所述方法包4舌提供包括掺杂区域的半导体基板；由所述半导体基板的所述掺杂区域制造掺杂半导体材料 的线；在所述掺杂半导体材料的线之间制造隔离区域；以及在所述掺杂半导体的线的每一条的第一侧壁上制造导电 覆层。
14. 根据权利要求13所述的方法，其中，制造导电覆层包括制 造包4舌C、 TiN、石圭4b物和气体浸入5敫光4参杂才才并+中的一种的 导电覆层。
15. 根据权利要求13所述的方法，其中，制造导电覆层包括在 所述掺杂半导体材料的线的每一条的第二侧壁上制造导电覆层。
16. 根据权利要求15所述的方法，其中，制造导电覆层包括在所述掺杂半导体材料的线和所述基板上沉积覆层材料层；在所述覆层材料层上沉积介电材料层；以及蚀刻所述介电材料层和所述覆层材料层，以提供所述导 电覆层。
17. 根据权利要求15所述的方法，其中，制造导电覆层包括蚀刻所述纟参杂半导体材料的线，以在所述4参杂半导体材 料的线之间提供开口和所述隔离区域；以及在所述开口中沉积覆层材料，以提供所述导电覆层。
18. 根据权利要求15所述的方法，其中，制造导电覆层包括在所述4参杂半导体材料的线和所述隔离区域上沉积介电 材料层；蚀刻所述介电材料层，以露出所述隔离区域；蚀刻所述隔离区i或，以露出所述基々反；选择性地蚀刻所述基板和所述纟参杂半导体材料的线，以 提供开口；以及在所述开口中沉积覆层材料，以提供所述导电覆层。
19. 根据权利要求15所述的方法，其中，制造导电覆层包括在所述掺杂半导体材料的线和所述基板上沉积牺牲材料层；在所述牺牲材料层的侧壁上形成隔离物； 蚀刻所述牺牲材料层，以提供开口；以及 在所述开口中沉积覆层材料，以提供所述导电覆层。
20. —种用于制造集成电^各的方法，所述方法包括提供Si基板；4参杂所述基4反的一部分；由所述基板的掺杂部分制造掺杂Si线；在所述^参杂Si线之间制造隔离区域；在所述掺杂Si线的每一条的第一侧壁和第二侧壁上制造 导电覆层；以及制造与所述掺杂Si线的每一条都连接的有源器件。
21. 根据权利要求20所述的方法，其中，制造有源器件包括制造 与所述掺杂Si线的每一条都连接的二极管。
22. 根据权利要求20所述的方法，其中，制造有源器件包括制造 包括与所述掺杂Si线的每一条都连接的源极区域或漏极区域 的晶^管。
23根据权利要求20所述的方法，还包括制造与每个有源器件都连接的电阻率变化材料元件。
24. 根据权利要求23所述的方法，其中，制造电阻率变化材料元 件包括制造与每个有源器件都连接的相变元件。
25. 根据权利要求20所述的方法，其中，制造导电覆层包括制造 包括C、 TiN、石圭化物和气体浸入激光掺杂材料中的一种的导 电覆层。
全文摘要
一种集成电路，包括存储单元阵列和形成在半导体基板中的掺杂半导体线。掺杂半导体线连接至一行存储单元。该集成电路包括与掺杂半导体线接触的导电覆层。
文档编号H01L27/24GK101447500SQ20081017521
公开日2009年6月3日 申请日期2008年10月30日 优先权日2007年10月31日
发明者乌尔丽克·格雷宁冯施韦林, 乌尔里希·克洛斯特曼恩, 弗朗茨·科鲁普尔 申请人:奇梦达股份公司