专利名称：主动元件阵列基板及其制造方法
技术领域：
本发明是有关于一种显示阵列及其制造方法，且特别是有关于一种主动 元件阵列基板及其制造方法。
背景技术：
随着科技的进步，显示器的技术也不断地发展且其需求与日俱增。早期
由于阴极射线管(Cathode Ray Tube, CRT)具有优异的显示品质与技术成熟 性，因此长年独占显示器市场。然而，近来由于绿色环保概念的兴起，基于 阴极射线管的能源消耗较大与产生辐射量较大的特性，加上其产品扁平化空 间有限，故阴极射线管无法满足市场对于轻、薄、短、小、美以及低消耗功 率的市场趋势。因此，轻薄的平面显示器(Flat Panel Display, FPD)逐渐取 代传统厚重的阴极映像管显示器，其中尤以具有高画质、空间利用效率佳、 低消耗功率、低辐射等优越特性的液晶显示器为市场的主流。
近年来，为了提升使用者与平面显示器之间显示介面的操作便利性，或 者基于提升平面显示器显示品质的考量，光感测器的设置被整合于平面显示 器中。详细来说，光感测器可作为光学式触控面板(optical touch panel)的输 入装置，当使用者以手指或是其他物品碰触光学式触控面板时，整合于液晶 显示面板上的光感测器可以感应光线的变化并输出对应的信号以执行各种功 能。在另一种应用中，光感测器整合于平面显示器内作为环境光线(ambient light)感测器，其主要是在平面显示器中内建光感测器，藉以检测环境光线的 强弱。
目前常见的环境光线感测技术是通过低温多晶硅(Low TemperaturePoly-Silicon; LTPS)工艺形成p-i-n(正掺杂/未掺杂/负掺杂)光感测器于显示面 板的玻璃基板上。然而，因为工艺限制，此通过LTPS技术所制作的p-i-n光 感测器会因为多晶硅薄膜厚度不足，而导致量子效应(Quantum Effect,即光电 转换效率)不佳。此外，背光源所发出的光线会通过玻璃基板直接照射p-i-n光 感测器，而影响p-i-n光感测器的感光特性，使得感光信号的信噪比(Signalto Noise Ratio; SNR)降低，造成测量结果失真。
换句话说，目前作为光感测器中主动层的光感测材料面临下述问题即
使未施加电压于光感测材料两侧的电极上，只要光感测材料受到光线的照射， 光感测器会产生光电流衰减的问题，进而影响光感测器的信赖性表现。因此， 通常在制作具有光感测器的主动元件阵列基板时，光感测材料的图案化工艺 与邻接其的遮光电极层的图案化工艺是利用不同的光掩膜工艺来进行制作， 以使得光感测材料的尺寸小于邻近的遮光电极层的尺寸。如此一来，由于光 感测材料的图案化工艺与主动元件阵列基板的工艺无法相容，对于具有光感 测器的主动元件阵列基板的工艺而言，必须多出一道光掩膜工艺来定义光感 测材料的图案，因而无法有效縮减工艺达到节省的制作成本的目的，而导致 产品竞争力下降。
发明内容
本发明关于一种整合了光感测器的主动元件阵列基板的制造方法，其光 感测器的制作并不会额外增加光掩膜工艺。
本发明关于一种整合了光感测器的主动元件阵列基板，其可以使用较低 制作成本制作具有感测效果较为精准的主动元件阵列基板。
本发明提出一种主动元件阵列基板的制造方法，其包括下列步骤。首先， 于一基板上形成第一图案化半导体层、栅绝缘层、第一图案化导体层以及第 一介电层，其中栅绝缘层覆盖第一图案化半导体层，而第一图案化导体层配 置于栅绝缘层上，且第一介电层配置于栅绝缘层上以覆盖第一图案化导体层。于第一介电层与栅绝缘层中形成多个将第一图案化半导体层暴露的第一接触 窗。于第一介电层上同时形成第二图案化导体层以及位于第二图案化导体层 上的第二图案化半导体层，其中第二图案化导体层包括多个接触导体以及一 底电极，而第二图案化半导体层包括一位于底电极上的主动层。于第一介电 层上形成第二介电层。于第二介电层中形成多个第二接触窗，其中部分第二 接触窗将主动层暴露。于第二介电层上形成第三图案化导体层，其中部分第 三图案化导体层通过部分第二接触窗与主动层电连接。
在本发明的一实施例中，上述的第一图案化半导体层的形成方法例如包
括下列步骤。首先，于基板上形成多个岛状图案(islandpattems)。接着，于岛 状图案中形成多个第一型掺杂区以及多个第二型掺杂区。其中，第一型掺杂 区例如为P型掺杂区，而第二型掺杂区例如为N型掺杂区。更进一步而言，P 型掺杂区包括P型重掺杂区(P-type heavily doping regions),而N型掺杂区则 包括N型重掺杂区(N-type heavily doping regions)以及N型轻掺杂区(N-type lightly doping regions)。此外，部分第一型掺杂区与第二型掺杂区之间还可以 具有一接触界面，且部分第一接触窗例如暴露出所述接触界面。
在本发明的一实施例中，上述的第二图案化导体层以及第二图案化半导 体层的形成方法例如包括下列步骤。首先，于第一介电层上依序形成一第二 导体层以及第二半导体层。接着，图案化第二导体层以及第二半导体层，以 于第一介电层上形成底电极与主动层，并于至少部分的第一接触窗中形成接 触导体。此时，部分第三图案化导体层通过第一接触窗以及第二接触窗直接 与第一图案化半导体层电连接。
在本发明的一实施例中，主动元件阵列基板的制造方法更包括下列步骤。 首先，在形成第一接触窗的同时，于第一介电层中形成多个将第一图案化导 体层暴露的第三接触窗，其中部分第二接触窗位于第一接触窗与第三接触窗 上方。此时，部分第三图案化导体层例如是通过第三接触窗以及第二接触窗 直接与第一图案化导体层电连接。此外，第二图案化导体层以及第二图案化半导体层的形成方法例如包括下列步骤。首先，于第一介电层上依序形成一 第二导体层以及一第二半导体层。接着，图案化第二导体层以及第二半导体 层，以于第一介电层上形成底电极与主动层，并于第一接触窗以及部分的第 三接触窗中形成接触导体。此时，部分第三图案化导体层通过第一图案化导 体层以及第二图案化导体层间接与第一图案化半导体层电连接。
在本发明的一实施例中，上述的第二图案化半导体层更包括多个位于接 触导体上的拟半导体层，其中拟半导体层的尺寸例如小于或等于接触导体的 尺寸。进一步而言，第二图案化导体层以及第二图案化半导体层的形成方法 可列举下列步骤。首先，于第一介电层上依序形成一第二导体层、 一第二半 导体层以及一图案化光刻胶层。之后，以图案化光刻胶层为掩膜，图案化第 二导体层以及第二半导体层，以形成底电极、主动层、接触导体以及拟半导 体层。接着，对主动层与拟半导体层进行侧向刻蚀，以使拟半导体层的尺寸 小于接触导体的尺寸，并使主动层的尺寸小于底电极的尺寸。且上述的第三 图案化导体层通过部分第二接触窗以及第二图案化导体层与第一图案化半导 体层电连接。
在本发明的一实施例中，上述的部分第三图案化导体层通过第三接触窗 以及第二接触窗直接与第一图案化导体层电连接。
在本发明的一实施例中，上述的第二图案化导体层以及第二图案化半导 体层的形成方法包括下列步骤。首先，于第一介电层上依序形成第二导体层、 第二半导体层以及图案化光刻胶层，其中图案化光刻胶层例如覆盖于第二半 导体层的部分区域上，而图案化光刻胶层具有第一区块以及一第二区块，而 第一区块的厚度大于第二区块的厚度，且第一区块对应于主动层上方。之后， 以图案化光刻胶层为掩膜，图案化第二导体层以及第二半导体层，以形成底 电极、主动层以及接触导体。
在本发明的一实施例中，上述于第二介电层中形成第二接触窗的方法例 如是先于第二介电层上形成图案化光刻胶层，其中图案化光刻胶层覆盖于第二半导体层的部分区域上，而图案化光刻胶层具有一第一区块以及一第二区 块，而第一区块的厚度大于第二区块的厚度，且第二区块对应于主动层上方。 接着，再以图案化光刻胶层为掩膜，图案化第二介电层，以形成第二接触窗。
在本发明的一实施例中，上述于第二介电层中形成第二接触窗的方法例 如是先将第二介电层形成图案化光刻胶层，其中图案化光刻胶层覆盖于第二 半导体层的部分区域上，而图案化光刻胶层具有一第一区块以及一第二区块， 而第一区块的厚度大于第二区块的厚度，且第二区块对应于主动层上方。接 着，使图案化第二介电层形成第二接触窗。
在本发明的一实施例中，上述的第三图案化导体层通过部分第二接触窗 以及第二图案化导体层与第一图案化半导体层电连接。
在本发明的一实施例中，上述的部分第三图案化导体层通过第三接触窗 以及第二接触窗直接与第一图案化导体层电连接。或是上述的部分第三图案 化导体层通过第三接触窗以及第二接触窗内的第二图形化导体层间接与第一 图案化导体层电连接。
在本发明的一实施例中，上述主动元件阵列基板的制造方法更包括在形 成第一图案化半导体层的同时，于基板上形成第一遮光层。
在本发明的一实施例中，上述主动元件阵列基板的制造方法，更包括在 形成第一图案化导体层的同时，于栅绝缘层上形成第二遮光层。
在本发明的一实施例中，上述主动元件阵列基板的制造方法，更包括在 形成上述的部分第三图案化导体层通过第一接触窗以及第二接触窗直接与第 一图案化半导体层电连接时，第一接触窗周围由第二介电层环绕。
在本发明的一实施例中，上述主动元件阵列基板的制造方法，更包括在 形成上述的部分第三图案化导体层通过第三接触窗以及第二接触窗直接与第 一图案化导体层电连接时，第三接触窗周围由第二介电层环绕。
本发明另提出一种主动元件阵列基板的制造方法，其包括下列步骤。首 先，于一基板上形成第一图案化半导体层以及栅绝缘层，其中栅绝缘层覆盖
13第一图案化半导体层。之后，于栅绝缘层上同时形成第一图案化导体层以及 位于第一图案化导体层上的第二图案化半导体层，其中第一图案化导体层包 括多个栅极以及一底电极，而第二图案化半导体层包括一位于底电极上的主 动层。接着，于栅绝缘层上形成第一介电层，以覆盖第一图案化导体层。之 后，于第一介电层与栅绝缘层中形成多个将第一图案化半导体层暴露的第一 接触窗。继之，于第一介电层上形成第二图案化导体层，其中第二图案化导 体层包括多个位于第一接触窗内的接触导体。之后，于第一介电层上形成第 二介电层。接着，于第二介电层中形成多个第二接触窗，其中部分第二接触 窗位于主动层上方，并于第一介电层中形成第三接触窗。之后，于第二介电 层上形成第三图案化导体层，其中部分第三图案化导体层通过部分第二接触 窗以及第三接触窗与主动层电连接。
在本发明的一实施例中，上述第一图案化半导体层的形成方法包括下列
步骤。首先，于基板上形成多个岛状图案(islandpatterns)。接着，于岛状图案 中形成多个第一型掺杂区以及多个第二型掺杂区。其中，第一型掺杂区为P 型掺杂区，而第二型掺杂区为N型惨杂区。更进一步而言，P型掺杂区包括 P型重掺杂区(P-type heavily doping regions),而N型掺杂区包括N型重掺杂 区(N-type heavily doping regions)以及N型轻矛参杂区(N画type lightly doping regions)。此外，部分第一型掺杂区与第二型掺杂区之间还可以具有一接触界 面，且部分第一接触窗例如暴露出所述接触界面。
在本发明的一实施例中，上述第一图案化导体层以及第二图案化半导体 层的形成方法例如是先于栅绝缘层上依序形成一第一导体层以及一第二半导 体层。接着再图案化第一导体层以及第二半导体层，以于栅绝缘层上形成底 电极与主动层。此时，部分第三图案化导体层例如是通过第一接触窗以及第 二接触窗直接与第一图案化半导体层电连接。
在本发明的一实施例中，上述主动元件阵列基板的制造方法更包括在形 成第一接触窗的同时，于第一介电层中形成多个将第一图案化导体层暴露或第二图案化半导体暴露的第三接触窗，其中部分第二接触窗位于第一接触窗 与第三接触窗上方。此时，部分第三图案化导体层例如是通过第三接触窗以 及第二接触窗直接与第一图案化导体层电连接，而部分第三图案化导体层例 如是通过第三接触窗以及位于第二接触窗内的第二图案化导体层而与第一图 案化导体层电连接。
在本发明的一实施例中，上述第三图案化导体层通过部分第二接触窗以 及第二图案化导体层与第一图案化半导体层电连接。
在本发明的一实施例中，上述第一图案化导体层以及第二图案化半导体 层的形成方法包括下列步骤。首先，于栅绝缘层上依序形成第一导体层、第 二半导体层以及图案化光刻胶层，其中光刻胶层覆盖于第二半导体层的部分 区域上，而光刻胶层具有一第一区以及一第二区块，而第一区块的厚度大于 第二区块的厚度，且第一区块对应于主动层上方。接着，以图案化光刻胶层 为掩膜，图案化第一导体层以及第二半导体层，以形成底电极、主动层、栅 极以及拟半导体层。
在本发明的一实施例中，上述第二图案化半导体层更包括多个位于栅极 上的拟半导体层，其中拟半导体层的尺寸例如是小于或等于接触导体的尺寸。 另外，第一图案化导体层以及第二图案化半导体层的形成方法包括下列步骤。 首先，于栅绝缘层上依序形成第一导体层、第二半导体层以及图案化光刻胶 层。接着，以图案化光刻胶层为掩膜，图案化第一导体层以及第二半导体层， 以形成底电极、主动层、栅极以及拟半导体层。之后，对主动层与拟半导体 层进行侧向刻蚀，以使拟半导体层的尺寸小于栅极的尺寸，并使主动层的尺 寸小于底电极的尺寸。
在本发明的一实施例中，上述主动元件阵列基板的制造方法更包括在形 成第一图案化半导体层的同时，于基板上形成第一遮光层。
在本发明的一实施例中，上述主动元件阵列基板的制造方法，更包括在 形成上述的部分第三图案化导体层通过第一接触窗以及第二接触窗直接与第一图案化半导体层电连接时，第三接触窗周围由第二介电层环绕。
在本发明的一实施例中，上述主动元件阵列基板的制造方法，更包括在 形成上述的部分第三图案化导体层通过第三接触窗以及第二接触窗直接与第 一图案化导体层电连接时，第三接触窗周围由第二介电层环绕。
本发明提出一种主动元件阵列基板，此主动元件阵列基板包括基板、第 一图案化半导体层、栅绝缘层、第一图案化导体层、第一介电层、第二图案 化导体层、第二图案化半导体层、第二介电层以及第三图案化导体层。其中， 第一图案化半导体层配置于基板上，栅绝缘层配置于基板上以覆盖第一图案 化半导体层，第一图案化导体层配置于栅绝缘层上，第一介电层配置于栅绝 缘层上以覆盖第一图案化导体层，其中第一介电层与栅绝缘层具有多个将第 一图案化半导体层暴露的第-一接触窗，第二图案化导体层配置于第一介电层 上，其中第二图案化导体层包括多个接触导体以及一底电极，第二图案化半 导体层配置于第二图案化导体层上，其中第二图案化半导体层包括一位于底 电极上的主动层，第二介电层配置于第一介电层上，其中第二介电层具有多 个第二接触窗以将主动层暴露，而第三图案化导体层，配置于第二介电层上， 其中部分第三图案化导体层通过部分第二接触窗与主动层电连接。
在本发明的一实施例中，上述主动元件阵列基板更包括配置于基板上的 第一遮光层。
在本发明的一实施例中，上述主动元件阵列基板更包括配置于第一介电 层上的第二遮光层。
在本发明的一实施例中，上述第一图案化半导体层包括多个岛状图案， 而部分岛状图案具有多个第一型掺杂区，且部分岛状图案具有多个第二型掺 杂区。其中，第一型掺杂区为P型掺杂区，而第二型掺杂区为N型掺杂区。
进一步而言，P型掺杂区包括P型重惨杂区(P-type heavily doping regions), 而N型掺杂区包括N型重掺杂区(N-type heavily doping regions)以及N型轻掺 杂区(N-type lightly doping regions)。此外，部分第一型掺杂区与第二型掺杂区
16之间还可以具有一接触界面，且部分第一接触窗例如暴露出所述接触界面。 在本发明的一实施例中，上述接触导体位于至少部分的第一接触窗中。 在本发明的一实施例中，部分第三图案化导体层通过第一接触窗以及第 二接触窗直接与第一图案化半导体层电连接。并且部分第三图案化导体层通 过第三接触窗以及第二接触窗直接与第一图案化导体层电连接。
在本发明的一实施例中，上述接触导体位于第一接触窗以及部分的第三 接触窗中。其中，部分第三图案化导体层例如是通过第三接触窗以及第二接 触窗直接与第一图案化导体层电连接，或部分第三图案化导体层例如是通过 第三接触窗以及第二接触窗内第二图形化导体层间接与第一图案化导体层电 连接。并且，部分第三图案化导体层例如是通过第一图案化导体层以及第二 图案化导体层间接与第一图案化半导体层电连接。
在本发明的一实施例中，上述接触导体位于第一接触窗以及部分的第三 接触窗中。其中，部分第三图案化导体层例如是通过第三接触窗以及第二接 触窗直接与第一图案化导体层电连接，或部分第三图案化导体层例如是通过 第三接触窗以及第二接触窗内第二图形化导体层间接与第一图案化导体层电 连接。并且部分第三图案化导体层通过部分第二接触窗以及第二图案化导体 层与第一图案化半导体层电连接。
在本发明的一实施例中，上述第二图案化半导体层更包括多个位于接触 导体上的拟半导体层。其中，拟半导体层的尺寸例如是小于或等于接触导体 的尺寸。
在本发明的一实施例中，上述主动元件阵列基板，更包括在形成上述的 部分第三图案化导体层通过第一接触窗以及第二接触窗直接与第一图案化半 导体层电连接时，第三接触窗周围由第二介电层环绕。
在本发明的一实施例中，上述主动元件阵列基板，更包括在形成上述的 部分第三图案化导体层通过第三接触窗以及第二接触窗直接与第一图案化导 体层电连接时，第三接触窗周围由第二介电层环绕。本发明提出一种主动元件阵列基板，此主动元件阵列基板包括基板、第 一图案化半导体层、栅绝缘层、第一图案化导体层、第二图案化半导体层、 第一介电层、第二图案化导体层、第二介电层以及第三图案化导体层。第一 图案化半导体层配置于基板上。栅绝缘层配置于基板上，其中栅绝缘层覆盖 第一图案化半导体层。第一图案化导体层包括多个栅极以及一底电极。第二 图案化半导体层配置于第一图案化导体层上，其中第二图案化半导体层包括 一位于底电极上的主动层。第一介电层配置于栅绝缘层上，以覆盖第一图案 化导体层，其中第一介电层与栅绝缘层具有多个将第一图案化半导体层暴露 的第一接触窗以及一第三接触窗。第二图案化导体层配置于第一介电层上， 其中第二图案化导体层包括多个位于第一接触窗内的接触导体。第二介电层 配置于第一介电层上，其中第二介电层具有多个第二接触窗，且部分第二接 触窗位于主动层上方。第三图案化导体层配置于第二介电层上，其中部分第 三图案化导体层通过部分第二接触窗以及第三接触窗与主动层电连接。
在本发明的一实施例中，上述第一图案化半导体层包括多个岛状图案， 而部分岛状图案具有多个第一型掺杂区，且部分岛状图案具有多个第二型掺 杂区。其中，第一型掺杂区为P型掺杂区，而第二型掺杂区为N型掺杂区。
进一步而言，P型掺杂区包括P型重掺杂区(P-type heavily d叩ing regions), 而N型掺杂区包括N型重掺杂区(N-type heavily doping regions)以及N型轻掺 杂区(N-type lightly doping regions)。此外，部分第一型掺杂区与第二型掺杂区 之间还可以具有一接触界面，且部分第一接触窗例如暴露出所述接触界面。
在本发明的一实施例中，上述部分第三图案化导体层通过第一接触窗以 及第二接触窗直接与第一图案化半导体层电连接。
在本发明的一实施例中，上述第一介电层具有多个将第一图案化导体层 暴露的第三接触窗，且部分第二接触窗位于第三接触窗上方。此时，部分第 三图案化导体层可以是通过第三接触窗以及第二接触窗直接与第一图案化导 体层电连接。当然，部分第三图案化导体层也可以是通过第三接触窗以及位于第二接触窗内的第二图案化导体层而与第一图案化导体层电连接。
在本发明的一实施例中，上述第三图案化导体层通过部分第二接触窗以
及第二图案化导体层与主动层电连接。
在本发明的一实施例中，上述第二图案化半导体层更包括多个位于栅极
上的拟半导体层。其中，拟半导体层的尺寸例如是小于或等于接触导体的尺寸。
在本发明的一实施例中，上述主动元件阵列基板更包括一配置于基板上 的第一遮光层。
在本发明的一实施例中，上述主动元件阵列基板，更包括在形成上述的 部分第三图案化导体层通过第一接触窗以及第二接触窗直接与第一图案化半 导体层电连接时，第三接触窗周围由第二介电层环绕。
在本发明的一实施例中，上述主动元件阵列基板，更包括在形成上述的 部分第三图案化导体层通过第三接触窗以及第二接触窗直接与第一图案化导 体层电连接时，第三接触窗周围由第二介电层环绕。
基于上述，由于本发明的主动阵列基板的制作方法是将光感测器的主动 层与底电极一并制作，主动层与底电极可以与第二图案化导体层或是第一图 案化导体层使用同一道光掩膜工艺进行制作，且与主动元件阵列基板的工艺 相容性高，不会额外增加光掩膜制作费用，可以节省制作成本。并且在部分 实施例中，在不额外增加光掩膜数的情况下，底电极的尺寸可以大于主动层 的尺寸，可在相同的光掩膜工艺下，提升光感测器的感测效能。
图1绘示依据本发明的第一实施例的一种主动元件阵列基板。
图2A 图2G依序绘示本发明的第一实施例的一种主动元件阵列基板的工艺。
图2A， 图2G，分别为对应图2A 图2 G的像素区的AA，剖面线、感测区的BB'剖面线以及焊垫区的CC'剖面线的工艺剖面图。
图2H绘示本发明的第一实施例的另一种主动元件阵列基板的示意图。 图3绘示依据本发明的第二实施例的一种主动元件阵列基板。 图4A 图4G依序绘示本发明的第二实施例的一种主动元件阵列基板的工艺。
图4A' 图4G，分别为对应图4A 图4G的像素区的AA，剖面线、感 测区的BB'剖面线以及焊垫区的CC'剖面线的工艺剖面图。
图4H绘示本发明的第二实施例的另一种主动元件阵列基板的示意图。
图5绘示依据本发明的第三实施例的一种主动元件阵列基板。
图6A 图6G依序绘示本发明的第三实施例的一种主动元件阵列基板的工艺。
图6A， 图6G，分别为对应图6A 图6G的像素区的AA，剖面线、感 测区的BB'剖面线以及焊垫区的CC'剖面线的工艺剖面图。
图6H绘示本发明的第三实施例的另一种主动元件阵列基板的示意图。 图7A 图7D为一种形成第二图案化导体层以及第二图案化半导体层的制 作流程示意图。
图8绘示依据本发明的第四实施例的一种主动元件阵列基板。
图9A 图9G依序绘示本发明的第三实施例的一种主动元件阵列基板的工艺。
图9A' 图9G，分别为对应图9A 图9G的像素区的AA，剖面线、感 测区的BB'剖面线以及焊垫区的CC'剖面线的工艺剖面图。
图9H绘示本发明的第四实施例的另一种主动元件阵列基板的示意图。 图10A 图IOD为一种形成不同深度的第二接触窗的制作流程示意图。 图11绘示依据本发明的第五实施例的一种主动元件阵列基板。 图12A 图12G依序绘示本发明的第五实施例的一种主动元件阵列基板的 工艺。
20图12A， 图12G，分别为对应图12A 图12G的像素区的AA，剖面线、 感测区的BB'剖面线以及焊垫区的CC'剖面线的工艺剖面图。
图12H绘示本发明的第五实施例的另一种主动元件阵列基板的示意图。 图13A 图13D为一种形成第二图案化导体层以及第二图案化半导体层的 制作流程示意图。
图14绘示依据本发明的第六实施例的一种主动元件阵列基板。 图15A 图15G依序绘示本发明的第六实施例的一种主动元件阵列基板的 工艺。
图15A， 图15G，分别为对应图15A 图15G的像素区的AA'剖面线、 感测区的BB'剖面线以及焊垫区的CC'剖面线的工艺剖面图。
图15H绘示本发明的第六实施例的另一种主动元件阵列基板的示意图。 附图标号
200、 300、 400、 500、 600、 700:主动元件阵列基板
200A、 700A:像素区
200B、 700B:感测区
200C、 700C:焊垫区
210、 710:基板
220、 720:第一图案化半导体层
220a:第一型掺杂区
220b:第二型掺杂区
222、 242、 722、 746:储存电极
224s:源极掺杂区
224d:汲极掺杂区
224c:通道区
224e:源极浅掺杂区
224f:汲极浅掺杂区226:第一遮光层
230、730:栅绝缘层
240、740:第一图案化导体层
244、746:栅极
246:第二遮光层
248、748:第一焊垫层
249:桥接电极250、760:第一介电层
260、770:第二图案化导体层
262、772:接触导体
264、742:底电极
270、750:第二图案化半导体层
272、752:主动层
274、754:拟半导体层
280、780:第二介电层
290、790:第三图案化导体层
292:像素电极294、794:顶电极
298、798:第二焊垫层
410、510、610:图案化光刻胶层
410A、 410A， 、 510A:第一区块 410B、 510B:第二区块
HI:第一接触窗 H2:第二接触窗 H3:第三接触窗
具体实施例方式
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较 佳实施例，并配合所附附图，作详细说明如下。 第一实施例
图1绘示依据本发明的第一实施例的一种主动元件阵列基板，其中为使 图式表达较为简明，数量可能为多个的元件在图1中可能仅绘示一个来表示。 并且，为了方便说明，可将主动元件阵列基板划分为如图1中的像素区200A、
感测区200B以及焊垫区200C。像素区200A内具有用以控制显示状态的主动 元件，并且在本实施例中，像素区200A内的主动元件可以结合一储存电容， 以提供较佳的显示效果。
请参考图l，主动元件阵列基板200包括基板210、第一图案化半导体层 220、栅绝缘层230、第一图案化导体层240、第一介电层250、第二图案化导 体层260、第二图案化半导体层270、第二介电层280以及第三图案化导体层 290。如图1所示，第一图案化半导体层220配置于基板210上，且第一图案 化半导体层220例如是由多个岛状图案S所构成，其中第一图案化半导体层 220的材质可为多晶硅(polysilicon)，或是其他半导体材料。基板210和第一图 案化半导体层220之间可选择性形成缓冲介电层。
在本实施例中，于像素区200A内的部分岛状图案S例如具有多个第一型 掺杂区220a，而作为储存电容的储存电极222，其中第一型掺杂区220a例如 是P型掺杂区。另外一部份的岛状图案S例如具有多个第二型掺杂区220b， 举例而言第一型掺杂区220a与第二型掺杂区220b的组成不同，第二型掺杂 区220b具有作为主动元件的源极掺杂区224s与汲极掺杂区224d，其中第二 型掺杂区220b例如为N型掺杂区，且位于源极惨杂区224s与汲极掺杂区224d 之间的第一图案化半导体层220构成通道区224c。此外，在主动元件的岛状 图案S中，可选择性地制作掺杂种类相同但掺杂浓度不同的源极浅掺杂区224e与汲极浅掺杂区224f，举例而言，源极掺杂区224s与汲极惨杂区224d例如 是N型重掺杂区，而源极浅掺杂区224e与汲极浅掺杂区224f例如是N型轻 掺杂区。当然，源极掺杂区224s与汲极掺杂区224d可依电性需求，彼此互换 其命名，第一型掺杂区220a与第二型掺杂区220b的掺质种类亦可互换，源 极浅掺杂区224e与汲极浅掺杂区224f亦同，本发明并不以此为限。此外，为 了避免非预期光线照射光感测器而影响光感测器的感测灵敏度，可以于主动 元件阵列基板200的感测区200B内选择性地以第一图案化半导体层220形成 配置于基板210上的第一遮光层226，其中第一遮光层226的材质可以是本征 半导体(intrinsic semiconductor)、 P型掺杂半导体或是N型掺杂半导体，其中 半导体包括非晶硅、多晶硅或是单晶硅层。
请参考图1，栅绝缘层230配置于基板210上以覆盖第一图案化半导体层 220，栅绝缘层230由介电材料所构成。第一图案化导体层240配置于栅绝缘 层230上，且在本实施例中，第一图案化导体层240可划分为构成主动元件 的栅极244、构成储存电容的储存电极242以及位于焊垫区200C的第一焊垫 层248，其中储存电极222、栅极244以及第一焊垫层248同样为导电材质， 栅极244位于通道区224c上方的栅绝缘层230上，而储存电极222位于储存 电极222上方的栅绝缘层230上。此外，为了避免非预期光线影响光感测器 的运作，还可以于感测区200B中的栅绝缘层230上设置第二遮光层246，举 例而言，第二遮光层246可与储存电极222、栅极244以及第一焊垫层248同 时形成。
请继续参考图1，第一介电层250配置于栅绝缘层230上以覆盖第一图案 化导体层240，在像素区200A中，第一介电层250与栅绝缘层230具有多个 将第一图案化半导体层220暴露的第一接触窗H1，并且在本实施例中，第一 介电层250还可以在焊垫区200C中形成多个第三接触窗H3，以暴露出第一 图案化导体层240的第一焊垫层248。第二图案化导体层260配置于第一介电 层250上，其中第二图案化导体层260包括多个接触导体262以及一位于感测区200B中的底电极264，而接触导体262位于至少部分的第一接触窗HI 以穿过第一介电层250与栅绝缘层230而耦接到所对应的部分第一图案化半 导体层220，如图1中最左边的第一接触窗H1所示，在本实施例中，接触导 体262例如是直接与源极掺杂区224s连接。
请再参考图1 ，第二图案化半导体层270配置于第二图案化导体层260上， 其中第二图案化半导体层270包括一位于底电极264上的主动层272，用以依 据外界光线而产生对应的光电流。主动层272例如是非晶硅层、多晶硅层、 单晶硅层或富硅的介电层。第二介电层280配置于第一介电层250上，其中 第二介电层280具有多个第二接触窗H2以将主动层272暴露，而第三图案化 导体层290配置于第二介电层280上，其中部分第三图案化导体层2卯通过 部分第二接触窗H2与主动层272电连接，第三图案化导体层290的材质可使 用具有高穿透率且低阻抗材料，例如铟锡氧化物(ITO)或铟锌氧化物(IZO)。详 言之，部分第三图案化导体层290穿过第二介电层280与主动层272接触而 作为光感测器的顶电极294。如图1所示，本实施例的感测区200B所形成的 光感测器包括位于第一介电层250上的底电极264、位于底电极264上的主动 层272，以及穿过第二介电层280而与主动层272接触的顶电极294。
值得一提的是，顶电极294或底电极264可电连接信号读出电路，用以 读出主动层272所感测到的光强度。在本实施例中，底电极264与作为源极 的接触导体262例如是由相同的导体层图案化而成，而顶电极294与像素电 极292例如同样是由第三导体层图案化而成。此外，主动层272例如是非晶 硅层、多晶硅层、单晶硅层或富硅的介电层，而富硅介电层在制作上采用相 关化学汽相沉积工艺形成，利用工艺参数控制，譬如为气体比例，达到过量 的硅含量，使硅含量超过正当化学比例(化学当量)，而形成富硅介电层。实际 适用的材质例如为氢化富硅的氧化硅层(Hydrogen-Silicon rich oxide， H-SRO)、 氢化富硅的氮化硅层(Hydrogen-Silicon rich nitride, H-SRN)、富硅的氧化层 (Silicon rich oxide, SRO)以及富硅的氮化层(Silicon rich nitride, SRN)。然而，本
25发明的主动层272并不限于上述材质，亦可选用其他富硅化合物替代。
此外，在本实施例中，可选择性地于底电极264下方的基板210设置第 一遮光层226，或于底电极264下方的栅绝缘层230上设置第二遮光层246， 通过第一遮光层226或第二遮光层246来遮蔽非预期光线的影响，用以提高 光感测器的感测灵敏度。在本实施例中，第一遮光层226与主动元件的第一 型掺杂区220a以及储存电容的储存电极222例如是由相同的第一半导体层图 案化而成，也就是所谓的第一图案化半导体层220，而第二遮光层246与主动 元件的栅极244以及储存电容的储存电极222例如同样是由第一导体层图案 化而成。第二遮光层246对准(alignwith)于第一遮光层226，其中第一遮光层 226的面积大于等于第二遮光层246的面积，且第二遮光层246的面积大于等 于底电极264的面积。
请继续参考图1，部分第二接触窗H2对应于第一接触窗H1，以使得第 三图案化导体层290中的像素电极292会通过第一接触窗Hl以及第二接触窗 H2直接与主动元件以及储存电极222电连接，换言之，像素电极292穿过第 二介电层280、第一介电层250以及栅绝缘层230而向下电性耦接到第一图案 化半导体层220，在本实施例中，像素电极292例如是直接耦接到第一图案化 半导体层220的汲极掺杂区224d，并且像素电极292亦直接穿过第二介电层 280、第一介电层250以及栅绝缘层230而耦接到储存电极222。如图1所示， 储存电极222经由像素电极292电连接至汲极掺杂区224d，换言之，位于栅 绝缘层230下方的储存电极222与像素电极292实质上等电位，因此在本实 施例中，储存电极222、栅绝缘层230、储存电极242、第一介电层250、第 二介电层280以及像素电极292会共同构成一多层结构的储存电容 (multi-layered storage capacitor),实际面板可视需求设计为单一层或多层储存 电容。
此外，在本实施例的焊垫区200C中，部分第二接触窗H2对应于第三接 触窗H3以暴露出第一图案化导体层240的第一焊垫层248，第二焊垫层298通过第三接触窗H3以及第二接触窗H2直接与第一图案化导体层240的第一 焊垫层248电连接，换言之，第二焊垫层298穿过第二介电层280以及第一 介电层250而向下电性耦接到第一焊垫层248。在本实施例中，焊垫主要是由 第一图案化导体层240以及第三图案化导体层290所共同组成。
为进一步说明本发明的技术内容，下文更搭配图2A 图2G来说明本实施 例的主动元件阵列基板200的制造方法。
请参考图2A 图2G，其依序绘示本发明的第一实施例的一种主动元件阵 列基板的工艺，其中图2A 图2G中分别绘示主动元件阵列基板200的像素区 200A、感测区200B以及焊垫区200C在各步骤时的上视图。图2A' ~图2G' 分别为对应图2A 图2G的像素区的AA，剖面线、感测区的BB'剖面线以 及悍垫区的CC'剖面线的工艺剖面图。
首先，如图2A与图2A，所示，提供基板210，并且在基板210上形成 第一图案化半导体层220。基板210例如是玻璃基板210或是塑胶基板210， 其上至少划分一像素区200A、 一感测区200B以及一焊垫区200C，相关配置 如上文所述。第一图案化半导体层220例如是多晶硅层(第一半导体层)，可由 非晶硅材料层经准分子激光退火工艺而形成，且多晶硅层在图案化后形成多 个位于像素区200A内的岛状图案S，部分岛状图案S构成作为主动元件的半 导体区块224，而部分岛状图案S构成储存电容的储存电极222。并且形成一 栅绝缘层230于基板210上，使其覆盖半导体区块224与储存电极222，其中 栅绝缘层230由介电材料所构成。此外，为了使得光感测器的感测效能更为 优异，还可以在感测区200B中的基板210上利用第一图案化半导体层220形 成第一遮光层226。
接着，如图2B与图2B'所示，对所述储存电容的储存电极222进行第 一型掺杂而构成第一型掺杂区220a，其中第一型掺杂例如是P型(P+)离子掺 杂，使得储存电极222具有P型掺质(dopants)。更详细而言，在基板210上形 成一暴露出储存电极222的图案化掩膜(未绘示)，并且对所述图案化掩膜所暴露的多晶硅层进行第一型惨杂，例如是P型(P+)离子掺杂，通过P+离子掺杂可使储存电极222具有良好的导电性。
接着，如图2C与图2C，所示，在栅绝缘层230上形成一第一导体层(未绘示)，并对第一导体层(未绘示)进行图案化，而形成主要由栅极244、储存电极242以及第一焊垫层248所构成的第一图案化导体层。之后，对半导体区块224的不同区域进行不同掺质浓度的第二型掺杂，例如是N型(N+)离子掺杂以及N型(N-)浅离子掺杂。详细来说，半导体区块224的不同区域经由不同浓度的第二型掺杂后，由半导体区块224的两端往中央可依序划分为N型重掺杂区、N型轻掺杂区以及本征区，其中在半导体区块224两端的N型重掺杂区分别形成源极掺杂区224s以及汲极掺杂区224d，在N型重掺杂区之间的本征区形成通道区224c，而在源极掺杂区224s与通道区224c之间的N型轻掺杂区形成源极浅掺杂区224e，且在汲极掺杂区224d与通道区224c之间的N型轻掺杂区形成汲极浅掺杂区224f。此外，为了进一步提升光感测器的感测效能，可以选择性地在感测区200B中的第一遮光层226上方的栅绝缘层230上利用第一图案化导体层240形成第二遮光层246，且在本实施例中，第二遮光层246与第一遮光层226重迭，第二遮光层246的面积可小于等于第一遮光层226的面积，且第二遮光层246的面积大于等于底电极264 (图2E 图2E，)的面积。
接着，如图2D与图2D'所示，在栅绝缘层230上形成一第一介电层250，以覆盖第一图案化导体层240。并且，于第一介电层250与栅绝缘层230中形成多个第一接触窗H1，以分别暴露出第一图案化半导体层220中的源极掺杂区224s、汲极掺杂区224d，以及储存电极222。值得一提的是，在本实施例中，在形成第一接触窗H1的同时，更于第一介电层250中形成多个将第一图案化导体层240的第一焊垫层248暴露的第三接触窗H3。更详细而言，第一介电层250例如是利用离子化学汽相沉积法或其他合适的薄膜沉积技术所形成，而其之材质例如是氧化硅、氮化硅、氮氧化硅或是其组合等介电材料。然后，如图2E与图2E，所示，于第一介电层250上依序形成一第二导体层(未绘示)以及第二半导体层(未绘示)。接着，图案化第二导体层(未绘示)以及第二半导体层(未绘示)，以于感测区200B的第一介电层250上形成底电极264与主动层272，并于像素区200A的至少部分的第一接触窗Hl中形成接触导体262，其中接触导体262穿过第一接触窗Hl而直接与源极掺杂区224s接触。更详细而言，第二图案化导体层260的材质例如为铝(A1)、钼(Mo)、钛(Ti)、钕(Nd)、上述的氮化物如氮化钼(MoN)、氮化钛(TiN)、其迭层、上述的合金或是其他导电材料，而第二图案化半导体层270的材质可依光感测器的感光灵敏度、信赖度等需求而调整材质，如非晶硅层、多晶硅层、单晶硅层或富硅的介电层等，而富硅介电层在制作上例如是采用离子化学汽相沉积工艺或其他合适的薄膜沉积技术所形成，利用工艺参数控制，譬如是气体比例，达到膜内过量的硅含量，使硅含量超过正当化学比例(化学当量)，而形成富硅介电层。实际适用的材质可列举氢化富硅的氧化硅层、氢化富硅的氮化硅层、富硅的氧化层以及富硅的氮化层。值得注意的是，不同于已知，本发明的光感测器中作为光感测材料主动层272与主动元件中的接触导体262为同时形成的，可以减少一道光掩膜工艺，并降低工艺的复杂度，所以第二图案化导体260上皆有第二图案化半导体层270。
然后，如图2F与图2F，所示，于第一介电层250上形成第二介电层280以覆盖接触导体262，第二介电层280例如可选用类似氧化硅、氮化硅等无基材料层或是有机材料层，其中有机材料层可兼作为平坦层。并且，于第二介电层280中形成多个第二接触窗H2，其中部分第二接触窗H2暴露出感测区200B中的主动层272，并且在本实施例中，位于像素区200A中的部分第二接触窗H2对应于第一接触窗Hl，而分别暴露出主动元件的汲极掺杂区224d以及储存电容的储存电极222。同时，位于焊垫区200C中的部分第二接触窗H2对应于第三接触窗H3，而暴露出焊垫的第一焊垫层248。
之后，如图2G与图2G，所示，于第二介电层280上形成第三导体层，并对第三导体层进行图案化，以形成由像素电极292、顶电极294以及第二焊垫层298所构成的第三图案化导体层290，其中部分第三图案化导体层290通过部分第二接触窗H2与主动层272电连接。第三导体层的材质例如是铟锡氧化物(ITO)、铟锌氧化物(IZO)或是其他透明导电材质。像素电极292通过第一接触窗Hl以及第二接触窗H2而直接与第一图案化半导体层220的汲极掺杂区224d电连接，且像素电极292亦通过位于储存电极222上方的第一接触窗Hl以及第二接触窗H2直接与储存电极222电连接，而顶电极294通过位于感测区200B中的第二接触窗H2堆迭于主动层272上，而与主动层272接触。如此，由底电极264、主动层272以及顶电极294便可形成光感测器，用以感测环境的光线变化。其中，由于光感测器的顶电极294为透明导电层，因此外界光线可直接通过顶电极294照射主动层272。在制作上，有助于大幅增加光感测器的感光面积，并提升其光感测效能。此外，由于底电极264的材质通常为不透光的金属，因此可有效阻挡背光源直接照射主动层272,以避免产生信噪而影响到光感测器的感光效能。
此外，储存电极222、栅绝缘层230以及储存电极242之间所构成的储存电容，可与储存电极242、第一介电层250、第二介电层280以及像素电极292之间所构成的储存电容相互迭加而提升像素电极292的电压保持率。
图2H绘示本发明的第一实施例的另一种主动元件阵列基板示意图，请参照图2H，主动元件阵列基板中的部分第一型掺杂区220a与第二型掺杂区220b相接触或连接，而在第一型掺杂区220a与第二型掺杂区220b之间具有一接触界面。部分第一接触窗Hl暴露出接触界面。换言之，在同一第一接触窗Hl中同时暴露出第一型掺杂区220a与第二型掺杂区220b，使得每一像素电极292仅需通过位于储存电极222上方的一个第一接触窗Hl以及一个第二接触窗H2而直接与储存电极222电连接。图2H的另一种主动元件阵列基板的其余元件以及工艺与图1的主动元件阵列基板200相同，在此不赘述。
上述实施例是采用七道光掩膜工艺来制作具有光感测器的主动元件阵列基板200的光掩膜工艺为例来进行说明，因此本发明可以将光感测材料整合于原有的主动元件阵列基板200工艺内，并不会额外增加光掩膜工艺，达到节省成本以及提高工艺良率的效果。然而，在不脱离本发明的范围内，前述的光掩膜工艺数量以及主动元件的掺杂型态可视实际状况加以变更。第二实施例
图3绘示依据本发明的第二实施例的一种主动元件阵列基板。请参照图3 ，
本实施例的主动元件阵列基板300与第一实施例的主动元件阵列基板200类似，惟相较于第一实施例，在本实施例的主动元件阵列基板300中，位于像素区200A的像素电极292例如是通过第一图案化导体层240以及第二图案化导体层260间接与第一图案化半导体层220电连接。
详细而言，相较于第一实施例，主动元件阵列基板300的第一图案化导体层240更包括位于像素区200A的桥接电极249。同时，主动元件阵列基板300的接触导体262填入第一接触窗Hl而分别与源极惨杂区224s、汲极掺杂区224d以及储存电极222接触，并且本实施例的接触导体262更填入暴露出桥接电极249的第三接触窗H3。如此，作为像素电极292的部分第三图案化导体层290是穿过第二接触窗H2以及第三接触窗H3而直接与第一图案化导体层240的桥接电极249电连接，而桥接电极249再经由接触导体262而分别电性耦接至汲极掺杂区224d以及储存电极222。
因此在本实施例中，主动元件的汲极惨杂区224d中的资料电压，是经由第二图案化导体层260的接触导体262以及第一图案化导体层240的桥接电极249的传递路径而传递至用以显示的像素电极292，且在本实施例中，储存电极222、栅绝缘层230、储存电极242、第一介电层250、接触导体262、桥接电极249、第二介电层280以及像素电极292会共同构成一多层结构的储存电容，实际面板设计可视需求设计为单一层或多层储存电容。
为进一步说明本发明的技术内容，下文更搭配图示来说明本发明第二实施例的主动元件阵列基板300的制造方法。
31请参考图4A 图4G，其依序绘示本发明的第二实施例的一种主动元件阵列基板的工艺，而图4A， 图4G，分别为对应图4A 图4G的像素区的AA'剖面线、感测区的BB'剖面线以及焊垫区的CC'剖面线的工艺剖面图。为了简化说明，本实施例不再对所述这些与图2A 2G以及图2A' 2G'所示
的制作流程类似的部份加以说明。
如图4C与图4C'所示，与第一实施例的主动元件阵列基板200相较，本实施例更于第一导体层的图案化步骤中，同时形成上述桥接电极249。接着，如图4D与图4D，所示，相较于第一实施例，本实施例在第一介电层250的图案化工艺中，更于桥接电极249上方形成暴露出桥接电极249的第三接触窗H3。之后，如图4E与图4E，所示，相较于第一实施例，本实施例在同时形成第二图案化导体层260以及第二图案化半导体层270的工艺中，更于第一接触窗H1中填入接触导体262而分别与源极掺杂区224s、汲极掺杂区224d与储存电极222接触，接触导体262并穿过暴露出桥接电极249的第三接触窗H3而与桥接电极249接触。此外，在此一步骤中，并同时形成接触导体262用以电连接桥接电极249、储存电极222以及汲极掺杂区224d。
之后，如图4F与图4F'所示，相较于第一实施例，本实施例在第二介电层280的图案化工艺中，更于第二介电层280中开设对应于部分第三接触窗H3的第二接触窗H2，以暴露出部分桥接电极249。接着，如图4G与图4G'所示，本实施例在形成第三图案化导体层290的步骤中，作为像素电极292的部分第三图案化导体层290是通过第三接触窗H3以及第二接触窗H2而直接与第一图案化导体层240的桥接电极249电连接，而像素电极292的部分第三图案化导体层290是经由第一图案化导体层240的桥接电极249以及第二图案化导体层260的接触导体262而间接与汲极掺杂区224d以及储存电极222电连接。
图4H绘示本发明的第二实施例的另一种主动元件阵列基板示意图，请参照图4H，主动元件阵列基板中的部分第一型掺杂区220a与第二型惨杂区220b相接触，而在第一型掺杂区220a与第二型掺杂区220b之间具有一接触界面。部分第一接触窗H1暴露出接触界面。换言之，在同一第一接触窗H1中同时暴露出第一型掺杂区220a与第二型掺杂区220b，使得与像素电极292电连接的接触导体262仅需通过位于一个第一接触窗Hl而直接与第一型掺杂区220a与第二型惨杂区220b连接。图4H的另一种主动元件阵列基板的其余元件以及工艺与图3的主动元件阵列基板300相同，在此不赘述。
承接上述第二实施例，是利用七道光掩膜工艺来进行来制作具有光感测器的主动元件阵列基板300，因此本实施例的主动元件阵列基板300同样可以达到縮短制作时效，降低制造成本的功效。
第三实施例
图5绘示依据本发明的第三实施例的一种主动元件阵列基板。请参照图5，本实施例的主动元件阵列基板400与前述实施例的主动元件阵列基板200、300类似，惟相较于前述实施例200、 300，在本实施例的主动元件阵列基板400中，位于像素区200A作为像素电极292的第三图案化导体层290通过部分所述这些第二接触窗H2以及所述第二图案化导体层260与第一图案化半导体层220电连接。并且，本实施例的第二图案化半导体层270更包括多个位于接触导体262上的拟半导体层274，其中部分拟半导体层274的尺寸例如是实质上等于接触导体262的尺寸，而部分拟半导体层274的尺寸例如是实质上小于接触导体262的尺寸，换句话说，部分拟半导体层274的可遮蔽接触导体262的，而部分拟半导体层274不遮蔽接触导体262，如图5所示，在与第三图案化导体连接的接触导体262中，位于其上方的拟半导体层274的尺寸小于所述处接触导体262的尺寸。
详细而言，相较于前述实施例，本实施例的接触导体262上方具有拟半导体层274。同时，通过縮小部分接触导体262上方的拟半导体层274的尺寸，可以让第二介电层280中的第二接触窗H2直接避开拟半导体层274而暴露出部分的接触导体262。如此，如图5所示，作为像素电极292的部分第三图案化导体层290可以穿过暴露出接触导体262的第二接触窗H2而直接与接触导 体262接触，因而像素电极292通过第二接触窗H2以及接触导体262而与第 一图案化半导体层220连接，其中与像素电极292电连接的第一图案化半导 体层220例如是主动元件的汲极掺杂区224d以及储存电容的储存电极222。
因此在本实施例中，主动元件的汲极掺杂区224d中的资料电压，是通过 第二图案化导体层260的接触导体262以及第二接触窗H2的传递路径而传递 至显示用的像素电极292上，在本实施例中，储存电极222、栅绝缘层230、 储存电极242、第一介电层250、第二介电层280以及像素电极292会共同构 成一多层结构的储存电容，实际面板设计可视需求设计为单一层或多层储存 电容。
为进一步说明本发明的技术内容，下文更搭配图示来说明本发明第三实 施例的主动元件阵列基板400的制造方法。
请参考图6A 图6G，其依序绘示本发明的第三实施例的一种主动元件阵 列基板的工艺，而图6A， 图6G，分别为对应图6A 图6G的像素区的AA， 剖面线、感测区的BB'剖面线以及焊垫区的CC'剖面线的工艺剖面图。为 了简化说明，本实施例不再对所述这些与图2A 图2G以及图2A' 图2G' 所示的制作流程类似的部份加以说明。
如图6E与图6E'所示，相较于第一实施例，本实施例在同时形成第二 图案化导体层260以及第二图案化半导体层270的工艺中，更于第一接触窗 Hl中填入接触导体262而分别与源极掺杂区224s、汲极掺杂区224d与储存 电极222接触，而位于接触导体262层上方的第二图案化半导体层270分别 形成拟半导体层274。同时，在此一步骤中，利用同一道光掩膜工艺而使得与 汲极掺杂区224d连接的接触导体262的尺寸大于位于其上方的拟半导体层 274的尺寸，其中同一道光掩膜工艺例如是一半调式光掩膜工艺或一灰调式光 掩膜工艺，详细的工艺步骤将于下文搭配图7A 图7D详述于后。
之后，如图6F与图6F'所示，相较于第一实施例，本实施例的第二介电
34层280中的部分第二接触窗H2是对应地形成于已填入第一接触窗HI的接触 导体262的上方，并且由于此接触导体262的部分区域未被上方的拟半导体 层274所遮蔽，因此此第二接触窗H2暴露出连接汲极掺杂区224d以及储存 电极222的接触导体262。接着，如图6G与图6G'所示，本实施例在形成 第三图案化导体层290的步骤中，作为像素电极292的部分第三图案化导体 层290是穿过第二接触窗H2而直接与接触导体262连接，并且像素电极292 通过此接触导体262而分别与汲极掺杂区224d以及与储存电极222电连接。
上述形成接触导体262以及拟半导体层274的方法例如可以使用半调式 光掩膜工艺来进行制作。图7A 图7D为一种形成第二图案化导体层以及第二 图案化半导体层的制作流程示意图。如图7A所示，于第一介电层250上依序 形成第二导体层260'、第二半导体层270'以及图案化光刻胶层410，其中 图案化光刻胶层410例如覆盖于第二半导体层的部分区域上，而图案化光刻 胶层410具有第一区块410A以及一第二区块410B，而第一区块410A的厚度 大于第二区块410B的厚度。详言之，位于与源极掺杂区224s连接的接触导 体262上方的图案化光刻胶层410为具有较大厚度的第一区块410A，而位于 与汲极掺杂区224d以及储存电极222连接的接触导体262上方的图案化光刻 胶层410可分为第一区块410A以及位于第一区块410A两侧的第二区块 410B，且第一区块410A的厚度大于第二区块410B的厚度。之后，如图7B 所示，以图案化光刻胶层410为掩膜对第二导体层260'与第二半导体层 270'进行一刻蚀工艺，以形成底电极264、主动层272以及接触导体262以 及拟半导体层274。
接着，如图7C所示，减少图案化光刻胶层410的厚度，直到第二区块 410B被完全移除，而减少图案化光刻胶层410厚度的方法例如是采用灰化的 方式。并且，在第二区块410B被完全移除之后，以剩余的第一区块410A， 为掩膜对被暴露出来的部分拟半导体层274进行一刻蚀工艺。之后，如图7D 所示，在进行一光刻胶移除工艺层以移除剩余的第一区块410A'，即形成如图6E所示的结构部分接触导体262的尺寸大于其上方的拟半导体的尺寸。
图6H绘示本发明的第三实施例的另一种主动元件阵列基板示意图，请参 照图6H，主动元件阵列基板中的部分第一型掺杂区220a与第二型惨杂区220b 相接触，而在第一型掺杂区220a与第二型掺杂区220b之间具有一接触界面。 部分第一接触窗H1暴露出接触界面。换言之，在同一第一接触窗H1中同时 暴露出第一型掺杂区220a与第二型掺杂区220b，使得与像素电极292电连接 的接触导体262仅需通过位于一个第一接触窗Hl而直接与第一型掺杂区220a 与第二型掺杂区220b连接。
承接上述第三实施例，同样可以利用七道光掩膜工艺来进行来制作具有 光感测器的主动元件阵列基板400，因此本实施例的主动元件阵列基板400可 以縮短制作时效，降低制造成本。
第四实施例
图8绘示依据本发明的第四实施例的一种主动元件阵列基板。请参照图8， 本实施例的主动元件阵列基板与第三实施例的主动元件阵列基板400类似， 位于像素区200A作为像素电极292的第三图案化导体层290是通过部分第二 接触窗H2以及第二图案化导体层260与第一图案化半导体层220电连接，惟 相较于第三实施例，在本实施例的主动元件阵列基板500中，像素电极292 除了穿越第二介电层280的第二接触窗H2之外，亦穿越所述处的拟半导体层 274而向下耦接第二图案化导体层260的接触导体262，而与汲极掺杂区224d 以及储存电极222电连接。并且，本实施例的拟半导体层274的尺寸例如是 实质上等于接触导体262的尺寸，如图8所示，换言之，拟半导体层274的 边缘实质上切齐于接触导体262的边缘。
详细而言，相较于第三实施例，本实施例的拟半导体层274是直接堆迭 于接触导体262上，而通过适当的图案化工艺，于后详述，可以让第二介电 层280中的第二接触窗H2直接穿越拟半导体层274而暴露出部分的接触导体 262。如此，如图8所示，作为像素电极292的部分第三图案化导体层290可以经由第二接触窗H2穿过第二介电层280以及拟半导体层274而直接与接触 导体262接触，因而像素电极292通过第二接触窗H2以及接触导体262而与 第一图案化半导体层220连接，其中与像素电极292电连接的第一图案化半 导体层220例如是主动元件的汲极掺杂区224d以及储存电容的储存电极222。
因此在本实施例中，主动元件的汲极掺杂区224d中的资料电压，是通过 第二图案化导体层260的接触导体262并穿越第二图案化半导体层270、第二 接触窗H2的传递路径而传递至显示用的像素电极292上，在本实施例中，储 存电极222、栅绝缘层230、储存电极242、第一介电层250、第二介电层280 以及像素电极292会共同构成一多层结构的储存电容，实际面板设计可视需 求设计为单一层或多层储存电容。
为进一步说明本发明的技术内容，下文更搭配图示来说明本发明第四实 施例的主动元件阵列基板500的制造方法。
请参考图9A 图9G，其依序绘示本发明的第三实施例的一种主动元件阵 列基板的工艺，而图9A， 图9G，分别为对应图9A 图9G的像素区的AA， 剖面线、感测区的BB'剖面线以及焊垫区的CC'剖面线的工艺剖面图。为 了简化说明，本实施例不再对所述这些与图6A 图6G以及图6A， 图 6G'所示的制作流程类似的部份加以说明。
如图9E与图9E，所示，相较于第三实施例，本实施例在同时形成第二 图案化导体层260以及第二图案化半导体层270的工艺中，是利用同一道光 掩膜工艺而使得与接触导体262的尺寸实质上等于拟半导体层274的尺寸， 并且接触导体262分别填入源极掺杂区224s、汲极掺杂区224d以及储存电极 222，而汲极掺杂区224d与储存电极222经由一接触导体262而电连接。
特别的是，如图9F与图9F'所示，相较于第三实施例，本实施例在图案 化第二介电层280以形成第二接触窗H2的步骤中，利用同一道光掩膜工艺而 使得部分第二接触窗H2下方的拟半导体层274 —并移除，以暴露出与汲极掺 杂区224d连接的接触导体262，并同时保留位于感测区200B中被第二接触窗H2所暴露的主动层272，其中同一道光掩膜工艺例如是一半调式光掩膜工 艺或一灰调式光掩膜工艺，详细的工艺步骤将于下文搭配图10A 图IOD详 述于后。
接着，如图9G与图9G，所示，本实施例在形成第三图案化导体层290 的步骤中，作为像素电极292的部分第三图案化导体层290是穿过第二介电 层280的第二接触窗H2以及拟半导体层274而直接与接触导体262连接，并 且像素电极292通过此接触导体262而分别与汲极掺杂区224d以及与储存电 极222电连接。
上述于第二介电层280中形成第二接触窗H2的方法例如可以使用半调式 光掩膜工艺来进行制作。图10A 图IOD为一种形成不同深度的第二接触窗的 制作流程示意图。如图10A所示，先于第二介电层280上形成图案化光刻胶 层510，其中图案化光刻胶层510覆盖于第二介电层280的部分区域上，而图 案化光刻胶层510具有一第一区块510A以及一第二区块510B，而第一区块 510A的厚度大于第二区块510B的厚度，且第二区块510B对应于主动层272 上方。之后，如图10B所示，再以图案化光刻胶层510为掩膜，对图案化第 二介电层280进行一移除步骤，以形成分别暴露出拟半导体层274以及第三 接触窗H3的第二接触窗H2。值得一提的是，由于在主动层272上方具有厚 度较小的第二区块510B，因此在移除步骤完成后，主动层272上方会保留一 定厚度的第二介电层280。
接着，如图IOC所示，以图案化光刻胶层510为掩膜对被第二介电层280 所暴露出来的拟半导体层274进行一刻蚀工艺，以使得所述处的第二接触窗 H2穿越拟半导体层274而暴露出下方的接触导体262。接着，移除剩余的图 案化光刻胶层510后，如图10D所示，减少第二介电层280的厚度，直到主 动层272上方的第二介电层280完全被移除而暴露出主动层272，其中减少第 二介电层280厚度的方法例如是采用灰化的方式，即形成如图9F'所示的结 构。当然，在另一实施例中，当第二介电层280所使用的材质属于感光性的
有机树脂材料时，第二介电层280也可以直接通过调变微影工艺中照射于第 二接触窗H2上的曝光能量来控制第二接触窗H2的深度，本发明并不限定于 此。
此外，图9H绘示本发明的第四实施例的另一种主动元件阵列基板示意 图，请参照图9H，主动元件阵列基板中的部分第一型掺杂区220a与第二型 掺杂区220b相接触，而在第一型掺杂区220a与第二型掺杂区220b之间具有 一接触界面。部分第一接触窗H1暴露出接触界面。换言之，在同一第一接触 窗H1中同时暴露出第一型掺杂区220a与第二型掺杂区220b，使得与像素电 极292电连接的接触导体262仅需通过位于一个第一接触窗Hl而直接与第一 型掺杂区220a与第二型掺杂区220b连接。
第五实施例
图11绘示依据本发明的第五实施例的一种主动元件阵列基板。请参照图 11，本实施例的主动元件阵列基板600与第三实施例的主动元件阵列基板400 类似，位于像素区200A作为像素电极292的第三图案化导体层290是通过部 分第二接触窗H2以及第二图案化导体层260与第一图案化半导体层220电连 接，惟相较于第三实施例，在本实施例的主动元件阵列基板600中，本实施 例的部分拟半导体层274的尺寸例如是实质上皆小于部份接触导体262的尺 寸，如图ll所示。
详细而言，相较于第三实施例，本实施例的第二图案化导体层260以及 第二图案化半导体层270的尺寸不同，并且是通过同一道光掩膜工艺来进行 制作的。如此，不但可以縮减光掩膜数，并且由于位于感测区200B中的底电 极264的尺寸大于主动层272的尺寸，因此底电极264可以更有效遮蔽来自 背光源的光线，避免主动层272因非预期光线干扰而产生光电流，降低光感 测器产生信噪的现象。
因此在本实施例中，光感测器中的底电极264尺寸大于主动层272尺寸，用以进一步提升光感测器的感测效能。主动元件的汲极掺杂区224d中的资料
电压，是通过第二图案化导体层260的接触导体262并穿越第二图案化半导 体层270、第二接触窗H2的传递路径而传递至显示用的像素电极292上，在 本实施例中，储存电极222、栅绝缘层230、储存电极242、第一介电层250、 第二介电层280以及像素电极292会共同构成一多层结构的储存电容，实际 面板设计可视需求设计为单一层或多层储存电容。
为进一步说明本发明的技术内容，下文更搭配图示来说明本发明第五实 施例的主动元件阵列基板600的制造方法。
请参考图12A 12G，其依序绘示本发明的第五实施例的一种主动元件阵 列基板的工艺，而图12A， 图12G，分别为对应图12A 图12G的像素区的 AA'剖面线、感测区的BB'剖面线以及焊垫区的CC'剖面线的工艺剖面图。 为了简化说明，本实施例不再对所述这些与图6A 图6G以及图6A， 图 6G'所示的制作流程类似的部份加以说明。
如图12E与图12E，所示，相较于第三实施例，本实施例在同时形成第 二图案化导体层260以及第二图案化半导体层270的工艺中，是利用同一道 光掩膜工艺而使得部份拟半导体层274的尺寸实质上小于部分接触导体262 的尺寸，而接触导体262与第三实施例类似，是分别填入源极掺杂区224s、 汲极掺杂区224d以及储存电极222，而汲极掺杂区224d与储存电极222经由 一接触导体262而电连接。在此一步骤中，利用同一道光掩膜工艺而使得位 于像素区200A中的拟半导体层274的尺寸小于接触导体262层的尺寸，并使 得位于感测区200B中的主动层272的尺寸小于底电极264的尺寸，其中同一 道光掩膜工艺例如是使用等向性刻蚀工艺，详细的工艺步骤将于下文搭配图 13A 图13D详述于后。
之后，如图12F与图12F'所示，第二接触窗H2的涵盖范围小于主动层 272。接着，如图12G与图12G，所示，本实施例在形成第三图案化导体层 290的步骤中，作为像素电极292的部分第三图案化导体层290是穿过第二接触窗H2而直接与接触导体262连接，并且像素电极292通过此接触导体262 而分别与汲极掺杂区224d以及与储存电极222电连接。并且，在感测区200B 中，底电极264的尺寸大于主动层272的尺寸。
形成上述尺寸小于接触导体262尺寸的拟半导体层274以及形成上述尺 寸小于底电极264尺寸的主动层272的方法例如可以使用等向性刻蚀来进行 制作。图13A 图13D为一种形成第二图案化导体层以及第二图案化半导体层 的制作流程示意图。如图13A所示，于第一介电层250上依序形成一第二导 体层260'、 一第二半导体层270'以及一图案化光刻胶层610，其中图案化 光刻胶层610例如覆盖于预定形成底电极264以及接触导体262的区域上。 之后，如图13B所示，以图案化光刻胶层610为掩膜来图案化第二导体层260' 以及第二半导体层270'，其中图案化第二导体层260'以及第二半导体层 270'的方法例如是进行一进行一刻蚀工艺，以形成底电极264、主动层272 以及接触导体262以及拟半导体层274。
接着，如图13C所示对主动层272与拟半导体层274进行侧向刻蚀，以 使拟半导体层274的尺寸小于接触导体262的尺寸，并使主动层272的尺寸 小于底电极264的尺寸，换句话说，使第二图形化半导体层270的尺寸小于 第二图形化导体层260，而侧向刻蚀工艺可列举湿式刻蚀工艺，利用一对于第 二半导体材质具有较高选择比的刻蚀液来进行侧向刻蚀，当然侧向刻蚀工艺 并不仅限于湿式刻蚀工艺，也可以在干式刻蚀的工艺中利用较高浓度的反应 气体而不施加偏压的情况下达到侧向刻蚀第二半导体层270'的效果，本发明 并不限定侧向刻蚀的种类。
之后，如图13D所示，在进行一光刻胶移除工艺层以移除剩余的图案化 光刻胶层610，即形成如图12E所示的结构接触导体262的尺寸大于其上方 的拟半导体的尺寸，且底电极264的尺寸大于主动层272的尺寸。
此外，图12H绘示本发明的第五实施例的另一种主动元件阵列基板示意 图，请参照图12H，主动元件阵列基板中的部分第一型掺杂区220a与第二型掺杂区220b相接触，而在第一型掺杂区220a与第二型掺杂区220b之间具有 一接触界面。部分第一接触窗H1暴露出接触界面。换言之，在同一第一接触 窗H1中同时暴露出第一型掺杂区220a与第二型惨杂区220b，使得与像素电 极292电连接的接触导体262仅需通过位于一个第一接触窗HI而直接与第一 型掺杂区220a与第二型掺杂区220b连接。
承接上述第五实施例，同样可以利用七道光掩膜工艺来进行来制作具有 光感测器的主动元件阵列基板600，因此本实施例的主动元件阵列基板600可 以縮短制作时效，降低制造成本。同时，由于位于感测区200B中的底电极 264的尺寸大于主动层272的尺寸，因此底电极264可以更有效遮蔽来自背光 源的光线，避免主动层272因非预期光线干扰而产生光电流，降低光感测器 产生信噪的现象。
第六实施例
图14绘示依据本发明的第六实施例的一种主动元件阵列基板，本实施例 的主动元件阵列基板700与第三实施例的主动元件阵列基板700类似，而相 似构件的材质以及工艺考量可参照前述实施例，不再赘述。在本实施例中， 主动元件阵列基板700可划分为如图14中的像素区700A、感测区700B以及 焊垫区700C，且主动元件阵列基板700包括基板710、第一图案化半导体层 720、栅绝缘层730、第一图案化导体层740、第二图案化半导体层750、第一 介电层760、第二图案化导体层770、第二介电层780以及第三图案化导体层 790。且相较于前述实施例，第二图案化半导体层750是配置在第一图案化导 体层740上，而光感测器中的底电极742以及主动层752是分别以第一图案 化导体层740以及第二图案化半导体层750来制作的，并且第一图案化导体 层740以及第二图案化半导体层750是同时形成的。再者，在本实施例的主 动元件阵列基板700中，拟半导体层754更例如形成于栅极746上。
详言之，请参考图14，主动元件阵列基板700的第一图案化导体层740 包括多个栅极746以及一底电极742，第二图案化半导体层750配置于第一图案化导体层740上，其中第二图案化半导体层750包括一位于底电极742上 的主动层752。第一介电层760配置于栅绝缘层730上，以覆盖第一图案化导 体层740，其中第一介电层760与栅绝缘层730具有多个将第一图案化半导体 层720暴露的第一接触窗HI以及一第三接触窗H3。第二图案化导体层770 配置于第一介电层760上，其中第二图案化导体层770包括多个位于第一接 触窗H1内的接触导体772。第二介电层780配置于第一介电层760上，其中 第二介电层780具有多个第二接触窗H2，且部分第二接触窗H2位于主动层 752上方。第三图案化导体层790配置于第二介电层780上，在感测区700B 中，部分第三图案化导体层790通过部分第二接触窗H2以及第三接触窗H3 与主动层752电连接。
如图14所示，第一图案化半导体层720配置于基板710上，并且为了避 免非预期光线影响光感测器的运作，可以于感测区700B中的基板710上选择 性地设置第一遮光层726。栅绝缘层730配置于基板710上，而栅绝缘层730 配置于基板710上以覆盖第一图案化半导体层720，栅绝缘层730由介电材料 所构成。
值得一提的是，在本实施例中，请参考图14，第一图案化导体层740配 置于栅绝缘层730上，且在本实施例中，第一图案化导体层740可划分为构 成主动元件的多个栅极746、构成储存电容的储存电极746、位于感测区700B 的底电极742以及位于焊垫区700C的第一焊垫层748，其中栅极746、储存 电极722、底电极742以及第一焊垫层748为相同的导电材质，栅极746位于 通道区724c上方的栅绝缘层730上，而储存电极744位于储存电极722上方 的栅绝缘层730上。
如图14所示，第二图案化半导体层750配置于第一图案化导体层740上， 其中第二图案化半导体层750包括一位于底电极742上的主动层752。值得一 提的是，在本实施例中，第二图案化半导体层750更包括多个位于栅极746 上的拟半导体层754，其中，拟半导体层754的尺寸可以小于或等于接触导体772的尺寸，但不限于此。如图14所示，第一介电层760配置于栅绝缘层730 上，以覆盖第一图案化导体层740，其中第一介电层760与栅绝缘层730具有 多个将第一图案化半导体层720暴露的第一接触窗Hl以及一第三接触窗H3， 其中第三接触窗H3暴露出主动层752，并且在本实施例中，第一介电层760 更例如形成多个将第一图案化导体层740暴露的第三接触窗H3，如焊垫区 700C中的第三接触窗H3暴露第一焊垫层748。
请再参考图14，第二图案化导体层770配置于第一介电层760上，其中 第二图案化导体层770包括多个接触导体772，而接触导体772位于至少部分 的第一接触窗Hl中，以穿过第一介电层760与栅绝缘层730而耦接到所对应 的部分第一图案化半导体层720，在本实施例中，接触导体772例如是分别直 接与源极掺杂区724s、源极掺杂区724s以及储存电极722连接。并且，在本 实施例中，接触导体772更穿过第三接触窗H3而与第一图案化半导体层720 的第一焊垫层748连接。
请继续参考图14，第二介电层780配置于第一介电层760上，其中第二 介电层780具有多个第二接触窗H2，且部分第二接触窗H2位于主动层752 上方。第三图案化导体层790配置于第二介电层780上，其中部分第三图案 化导体层790通过部分第二接触窗H2以及第三接触窗H3与主动层752电连 接，因此在本实施例的感测区700B所形成的光感测器包括位于栅绝缘层730 上的底电极742、位于底电极742上的主动层752，以及穿过第二介电层780、 第二介电层780而与主动层752接触的顶电极294。
此外，部分第二接触窗H2对应于第一接触窗H1，以使得作为像素电极 792的部分第三图案化导体层790通过第一接触窗Hl以及第二接触窗H2直 接与主动元件以及储存电极722电连接，换言之，像素电极792穿过第二介 电层780而与填于第一接触窗Hl中的接触导体772接触，并通过此接触导体 772向下电耦接到第一图案化半导体层720，在本实施例中，像素电极792例 如是电连接到第一图案化半导体层720的汲极掺杂区724d以及储存电极722。
44如图14所示，储存电极722经由接触导体772电连接至汲极掺杂区224d，换 言之，位于栅绝缘层730下方的储存电极722与像素电极792实质上等电位， 因此在本实施例中，储存电极722、栅绝缘层730、储存电极744、拟半导体 层754、第一介电层760、第二介电层780以及像素电极792会共同构成一多 层结构的储存电容，实际面板设计可视需求设计为单一层或多层储存电容。
此外，在本实施例的焊垫区700C中，部分第二接触窗H2对应于第三接 触窗H3以暴露出第一图案化导体层740的第一焊垫层748，作为第二焊垫层 798的部分第三图案化导体层790通过第三接触窗H3以及第二接触窗H2与 第一图案化导体层740的第一焊垫层748电连接，更详细来说，作为第二焊 垫层798的部分第三图案化导体层790是穿过通过第二接触窗H2与填于第三 接触窗H3中的接触导体772而与第一图案化导体层740的第一焊垫层748电 连接。在本实施例中，焊垫主要是由第一图案化导体层740的第一焊垫层748、 第二团案化导体层770的接触导体772以及第三图案化导体层790的第二焊 垫层798所共同组成。
为进一步说明本发明的技术内容，下文更搭配图示来说明本发明第六实 施例的主动元件阵列基板700的制造方法。
请参考图15A 图15G，其依序绘示本发明的第六实施例的一种主动元件 阵列基板的工艺，而图15A， 图15G，分别为对应图15A 图15G的像素区 的AA'剖面线、感测区的BB'剖面线以及焊垫区的CC'剖面线的工艺剖面 图。为了简化说明，本实施例不再对所述这些与图6A 图6G以及图6A， 图6G'所示的制作流程类似的部份加以说明。其中图15A 15B以及15A' 图15B，的工艺与图6A 图6B以及图6A， 图6B，类似，于此不再叙述。
如图15C与图15C'所示，相较于第三实施例，本实施例在栅绝缘层730 形成之后，同时形成第一图案化导体层740以及位于第一图案化导体层740 上的第二图案化半导体层750的方法例如是先于栅绝缘层730上依序形成一 第一导体层以及一第二半导体层。接着再同时图案化第一导体层以及第二半导体层，以于栅绝缘层730上形成感测区700B中的底电极742与主动层752， 并于像素区700A的第一图案化半导体层720上方分别形成栅极746以及其上 的拟半导体层754、与储存电极744以及其上的拟半导体层754，且在焊垫区 700C的栅绝缘层730上形成第一焊垫层748以及拟半导体层754。当然，同 时形成第一图案化导体层740以及第二图案化半导体层750的方法亦可以利 用同一道半调式光掩膜工艺来制作，其制作方法可以参照前述图7A 图7D 的步骤进行，在此不赘述。
之后，如图15D与图15D'所示，相较于第三实施例，本实施例在第一 介电层760中形成第一接触窗Hl的同时，更于第一介电层760中形成多个将 第一图案化导体层740暴露的第三接触窗H3，以暴露出第一图案化导体层740 中的第一焊垫层748。其中，在第一介电层760中同时形成第一接触窗H1以 及第三接触窗H3的方法可以参照前述图10A 10D的步骤进行，在此不赘述。
接着，如图15E与图15E，所示，于第一介电层760上形成第二图案化 导体层770，其中第二图案化导体层770包括多个位于第一接触窗H1内的接 触导体772而直接分别与源极掺杂区724s、汲极掺杂区724d以及由第一图案 化半导体层的储存电极724接触，在本实施例中，第二图案化导体层770更 包括填入第三接触窗H3而与第一图案化导体层740的第一焊垫层748连接的 接触导体772。
之后，如图15F与图15F'所示，于第一介电层760上形成第二介电层 780以覆盖接触导体772。接着，于第二介电层780中形成多个第二接触窗 H2，其中部分第二接触窗H2位于主动层752上方，并于第一介电层760中 例如利用一刻蚀工艺来移除被第二接触窗H2所暴露的第一介电层760，以于 第一介电层760中形成第三接触窗H3而暴露出主动层752。并且，部分第二 接触窗H2对应地开设于第一接触窗Hl上，以及部分第二接触窗H2对应地 开设于位于第三接触窗H3上方，而分别暴露出填于第一接触窗H1中的接触 导体772以及填于第三接触窗H3中的接触导体772。接着，如图15G与图15G'所示，于第二介电层780上形成第三图案化 导体层7卯，其中于感测区700B中，部分第三图案化导体层790作为顶电极 794而通过部分第二接触窗H2以及第三接触窗H3与主动层752电连接。此 时，部分第三图案化导体层790作为像素电极792而例如通过第一接触窗Hl 以及填于第二接触窗H2中的接触导体772而与第一图案化半导体层720中的 汲极掺杂区724d以及储存电极742电连接。并且，部分第三图案化导体层790 作为第二焊垫层798例如是通过第二接触窗H2以及填于第三接触窗H3中的 接触导体772与第一图案化导体层740的第一焊垫层748电连接。
此外，图15H绘示本发明的第六实施例的另一种主动元件阵列基板示意 图，请参照图15H，主动元件阵列基板中的部分第一型掺杂区720a与第二型 掺杂区720b相接触，而在第一型掺杂区720a与第二型掺杂区720b之间具有 一接触界面。部分第一接触窗H1暴露出所述接触界面。换言之，在同一第一 接触窗H1中同时暴露出第一型掺杂区720a与第二型掺杂区720b，使得与像 素电极792电连接的接触导体772仅需通过位于一个第一接触窗H1而直接并 同时与第一型掺杂区720a与第二型掺杂区720b连接。
承接上述第六实施例，同样可以利用七道光掩膜工艺来进行来制作具有 光感测器的主动元件阵列基板700，因此本实施例的主动元件阵列基板700可 以缩短制作时效，降低制造成本。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 具有本发明所属技术领域的技术人员，在不脱离本发明的精神和范围内，当 可作些许的更动与润饰，因此本发明的保护范围当视权利要求范围所界定为 准。
权利要求
1. 一种主动元件阵列基板的制造方法，其特征在于，所述方法包括于一基板上形成一缓冲介电层、一第一图案化半导体层、一栅绝缘层、一第一图案化导体层以及一第一介电层，其中所述栅绝缘层覆盖所述第一图案化半导体层，而所述第一图案化导体层配置于所述栅绝缘层上，且所述第一介电层配置于所述栅绝缘层上以覆盖所述第一图案化导体层；于所述第一介电层与所述栅绝缘层中形成多个将所述第一图案化半导体层暴露的第一接触窗；于所述第一介电层上同时形成一第二图案化导体层以及一位于所述第二图案化导体层上的第二图案化半导体层，其中所述第二图案化导体层包括多个接触导体以及一底电极，而所述第二图案化半导体层包括一位于所述底电极上的主动层；于所述第一介电层上形成一第二介电层；于所述第二介电层中形成多个第二接触窗，其中部分所述这些第二接触窗将所述主动层暴露；以及于所述第二介电层上形成一第三图案化导体层，其中部分所述第三图案化导体层通过部分所述这些第二接触窗与所述主动层电连接。
2. 如权利要求1所述的主动元件阵列基板的制造方法，其特征在于，所 述第一图案化半导体层的形成方法包括于所述基板上形成多个岛状图案；以及于所述这些岛状图案中形成多个第一型掺杂区以及多个第二型掺杂区， 其中部分所述这些第一型掺杂区与所述这些第二型掺杂区之间具有一接触界 面，且部分所述这些第一接触窗暴露出所述接触界面。
3. 如权利要求1所述的主动元件阵列基板的制造方法，其特征在于，所 述第二图案化导体层以及所述第二图案化半导体层的形成方法包括于所述第一介电层上依序形成一第二导体层以及一第二半导体层；以及 图案化所述第二导体层以及所述第二半导体层，以于所述第一介电层上 形成所述底电极与所述主动层，并于至少部分的第一接触窗中形成所述这些 接触导体，其中部分所述第三图案化导体层通过所述这些第一接触窗以及所 述这些第二接触窗直接与所述第一图案化半导体层电连接。
4. 如权利要求1所述的主动元件阵列基板的制造方法，其特征在于，所述方法更包括在形成所述这些第一接触窗的同时，于所述第一介电层中形成多个将所 述第一图案化导体层暴露的第三接触窗，其中部分所述这些第二接触窗位于 所述这些第一接触窗与所述这些第三接触窗上方。
5. 如权利要求4所述的主动元件阵列基板的制造方法，其特征在于，所述第二图案化导体层以及所述第二图案化半导体层的形成方法包括于所述第一介电层上依序形成一第二导体层以及一第二半导体层；以及 图案化所述第二导体层以及所述第二半导体层，以于所述第一介电层上 形成所述底电极与所述主动层，并于所述这些第一接触窗以及部分的第三接 触窗中形成所述这些接触导体，其中部分所述第三图案化导体层通过所述这 些第三接触窗以及所述这些第二接触窗直接与所述第一图案化导体层电连 接，其中部分所述第三图案化导体层通过所述第一图案化导体层以及所述第 二图案化导体层间接与所述第一图案化半导体层电连接。
6. 如权利要求1所述的主动元件阵列基板的制造方法，其特征在于，所 述第二图案化导体层以及所述第二图案化半导体层的形成方法包括于所述第一介电层上依序形成一第二导体层、 一第二半导体层以及一图 案化光刻胶层，其中所述图案化光刻胶层覆盖于所述第二半导体层的部分区 域上，而所述图案化光刻胶层具有一第一区块以及一第二区块，而所述第一 区块的厚度大于所述第二区块的厚度，且第一区块对应于主动层上方；以及以所述图案化光刻胶层为掩膜，图案化所述第二导体层以及所述第二半导体层，以形成所述底电极、所述主动层以及所述这些接触导体。
7. 如权利要求1所述的主动元件阵列基板的制造方法，其特征在于，所 述第二图案化半导体层更包括多个位于所述这些接触导体上的拟半导体层， 其中所述第二图案化导体层以及所述第二图案化半导体层的形成方法包括于所述第一介电层上依序形成一第二导体层、 一第二半导体层以及一图 案化光刻胶层；以所述图案化光刻胶层为掩膜，图案化所述第二导体层以及所述第二半 导体层，以形成所述底电极、所述主动层、所述这些接触导体以及所述这些 拟半导体层；以及对所述主动层与所述拟半导体层进行侧向刻蚀，以使所述这些拟半导体 层的尺寸小于所述这些接触导体的尺寸，并使所述主动层的尺寸小于所述这 些底电极的尺寸。
8. 如权利要求1所述的主动元件阵列基板的制造方法，其特征在于，于所述第二介电层中形成所述这些第二接触窗的方法包括于所述第二介电层上形成一图案化光刻胶层，其中所述图案化光刻胶层 覆盖于所述第二半导体层的部分区域上，而所述图案化光刻胶层具有一第一 区块以及一第二区块，而所述第一区块的厚度大于所述第二区块的厚度，且 所述第二区块对应于所述主动层上方；以及以所述图案化光刻胶层为掩膜，图案化所述第二介电层，以形成所述这 些第二接触窗。
9. 如权利要求1所述的主动元件阵列基板的制造方法，其特征在于，所 述第二介电层中形成所述这些第二接触窗的方法包括所述第二介电层形成一图案化光刻胶层，其中所述图案化光刻胶层覆盖 于所述第二半导体层的部分区域上，而所述图案化光刻胶层具有一第一区块 以及一第二区块，而所述第一区块的厚度大于所述第二区块的厚度，且所述 第二区块对应于所述主动层上方；以及图案化所述第二介电层，以形成所述这些第二接触窗。
10. —种主动元件阵列基板的制造方法，其特征在于，所述方法包括 于一基板上形成一第一图案化半导体层以及一栅绝缘层，其中所述栅绝缘层覆盖所述第一图案化半导体层；于所述栅绝缘层上同时形成一第一图案化导体层以及一位于所述第一图 案化导体层上的第二图案化半导体层，其中所述第一图案化导体层包括多个 栅极以及一底电极，而所述第二图案化半导体层包括一位于所述底电极上的 主动层；于所述栅绝缘层上形成一第一介电层，以覆盖所述第一图案化导体层；于所述第一介电层与所述栅绝缘层中形成多个将所述第一图案化半导体 层暴露的第一接触窗；于所述第一介电层上形成一第二图案化导体层，其中所述第二图案化导 体层包括多个位于所述这些第一接触窗内的接触导体；于所述第一介电层上形成一第二介电层；于所述第二介电层中形成多个第二接触窗，其中部分所述这些第二接触 窗位于所述主动层上方；于所述第一介电层中形成一第三接触窗；以及于所述第二介电层上形成一第三图案化导体层，其中部分所述第三图案 化导体层通过部分所述这些第二接触窗以及所述第三接触窗与所述主动层电 连接。
11. 如权利要求10所述的主动元件阵列基板的制造方法，其特征在于， 所述第一图案化半导体层的形成方法包括于所述基板上形成多个岛状图案；以及于所述这些岛状图案中形成多个第一型掺杂区以及多个第二型掺杂区。
12. 如权利要求11所述的主动元件阵列基板的制造方法，其特征在于， 所述第一图案化导体层以及所述第二图案化半导体层的形成方法包括于所述栅绝缘层上依序形成一第一导体层以及一第二半导体层；以及图案化所述第一导体层以及所述第二半导体层，以于所述栅绝缘层上形 成所述底电极与所述主动层，其中部分所述第三图案化导体层通过所述这些 第一接触窗以及所述这些第二接触窗直接与所述第一图案化半导体层电连 接。
13. 如权利要求11所述的主动元件阵列基板的制造方法，其特征在于，所述方法更包括在形成所述这些第一接触窗的同时，于所述第一介电层中形成多个将所 述第一图案化导体层暴露的第三接触窗，其中部分所述这些第二接触窗位于 所述这些第一接触窗与所述这些第三接触窗上方。
14. 如权利要求11所述的主动元件阵列基板的制造方法，其特征在于，所述第一图案化导体层以及所述第二图案化半导体层的形成方法包括于所述栅绝缘层上依序形成一第一导体层、 一第二半导体层以及一图案化光刻胶层，其中所述光刻胶层覆盖于所述第二半导体层的部分区域上，而所述光刻胶层具有一第一区以及一第二区块，而所述第一区块的厚度大于所述第二区块的厚度，且第一区块对应于主动层上方；以及以所述图案化光刻胶层为掩膜，图案化所述第一导体层以及所述第二半导体层，以形成所述底电极、所述主动层、所述这些栅极以及所述这些拟半导体层。
15. 如权利要求11所述的主动元件阵列基板的制造方法，其特征在于， 所述第二图案化半导体层更包括多个位于所述这些栅极上的拟半导体层，其中所述第一图案化导体层以及所述第二图案化半导体层的形成方法包括于所述栅绝缘层上依序形成一第一导体层、 一第二半导体层以及一图案 化光刻胶层；以所述图案化光刻胶层为掩膜，图案化所述第一导体层以及所述第二半 导体层，以形成所述底电极、所述主动层、所述这些栅极以及所述这些拟半导体层；以及对所述主动层与所述拟半导体层进行侧向刻蚀，以使所述这些拟半导体 层的尺寸小于所述这些栅极的尺寸，并使所述主动层的尺寸小于所述这些底 电极的尺寸。
16. —种主动元件阵列基板，其特征在于，所述主动元件阵列基板包括 一基板；一第一图案化半导体层，配置于所述基板上；一栅绝缘层，配置于所述基板上以覆盖所述第一图案化半导体层； 一第一图案化导体层，配置于所述栅绝缘层上；一第一介电层，配置于所述栅绝缘层上以覆盖所述第一图案化导体层， 其中所述第一介电层与所述栅绝缘层具有多个将所述第一图案化半导体层暴 露的第一接触窗；一第二图案化导体层，配置于所述第一介电层上，其中所述第二图案化 导体层包括多个接触导体以及一底电极；一第二图案化半导体层，配置于所述第二图案化导体层上，其中所述第 二图案化半导体层包括一位于所述底电极上的主动层；一第二介电层，配置于所述第一介电层上，其中所述第二介电层具有多 个第二接触窗以将所述主动层暴露；以及一第三图案化导体层，配置于所述第二介电层上，其中部分所述第三图 案化导体层通过部分所述这些第二接触窗与所述主动层电连接。
17. 如权利要求16所述的主动元件阵列基板，其特征在于，所述第一图 案化半导体层包括多个岛状图案，而部分所述这些岛状图案具有多个第一型 掺杂区，且部分所述这些岛状图案具有多个第二型掺杂区。
18. 如权利要求16所述的主动元件阵列基板，其特征在于，所述第二图 案化半导体层更包括多个位于所述这些接触导体上的拟半导体层。
19. 一种主动元件阵列基板，其特征在于，所述主动元件阵列基板包括一基板；一第一图案化半导体层，配置于所述基板上；一栅绝缘层，配置于所述基板上，其中所述栅绝缘层覆盖所述第一图案化半导体层；一第一图案化导体层，其中所述第一图案化导体层包括多个栅极以及一 底电极；一第二图案化半导体层，配置于所述第一图案化导体层上，其中所述第 二图案化半导体层包括一位于所述底电极上的主动层；一第一介电层，配置于所述栅绝缘层上，以覆盖所述第一图案化导体层， 其中所述第一介电层与所述栅绝缘层具有多个将所述第一图案化半导体层暴 露的第一接触窗以及一第三接触窗；一第二图案化导体层，配置于所述第一介电层上，其中所述第二图案化 导体层包括多个位于所述这些第一接触窗内的接触导体；一第二介电层，配置于所述第一介电层上，其中所述第二介电层具有多 个第二接触窗，且部分所述这些第二接触窗位于所述主动层上方；以及一第三图案化导体层，配置于所述第二介电层上，其中部分所述第三图 案化导体层通过部分所述这些第二接触窗以及所述第三接触窗与所述主动层 电连接。
20.如权利要求19所述的主动元件阵列基板，其特征在于，所述第一图 案化半导体层包括多个岛状图案，而部分所述这些岛状图案具有多个第一型 掺杂区，且部分所述这些岛状图案具有多个第二型掺杂区，其中部分所述这 些第一型惨杂区与所述这些第二型掺杂区之间具有一接触界面，且部分所述 这些第一接触窗暴露出所述接触界面。
全文摘要
一种主动元件阵列基板及其制造方法，其包括下列步骤。先于基板上形成依序堆迭的第一图案化半导体层、栅绝缘层、第一图案化导体层与第一介电层。于第一介电层与栅绝缘层中形成多个暴露第一图案化半导体层的第一接触窗。于第一介电层上同时形成第二图案化导体层与一位于其上的第二图案化半导体层，第二图案化导体层包括多个接触导体与底电极，第二图案化半导体层包括一主动层。于第一介电层上形成具有多个第二接触窗的第二介电层，部分第二接触窗将主动层暴露。于第二介电层上形成一通过部分第二接触窗与主动层电连接的第三图案化导体层。
文档编号H01L21/70GK101510530SQ20091013421
公开日2009年8月19日 申请日期2009年4月3日 优先权日2009年4月3日
发明者孙铭伟, 彭佳添, 李振岳, 陈昱丞 申请人:友达光电股份有限公司