非易失存储器及其制造方法

专利名称：：非易失存储器及其制造方法
技术领域：
：本发明涉及一种半导体装置及其制造方法，且更具体而言，涉及一种具有三晶体管存储单元的非易失存储器及其制造方法。
背景技术：
：半导体存储器可以分类为例如易失存储器或非易失存储器。易失存储器当它们的电源中断时可能丟失它们的存储数据，而非易失存储器即使当它们的电源中断时也可以保留它们的存储数据。因此，非易失存储器已经广泛地用在例如智能卡的存储卡和例如手机的移动通讯系统中。非易失存储器可以分类为例如"与非"(NAND)型闪存器或"或非"(NOR)型闪存器。与NAND型闪存器相比，NOR型闪存器可以具有相对大的感测容度。此外，NOR型闪存器的单位单元可以仅由一个单元晶体管构成。然而，可能存在与NOR型闪存器相关的某些困难。例如，当NOR型闪存器的任何一个存储单元被过度擦除且与该过度擦除的单元共享一个位线的相邻单元具有编程状态时，可能难以选择性地读出存储在该编程单元中的数据。这是因为虽然该编程单元在读取模式中被选择，但不期望的漏电流可能流过该过度^^除的单元和与其连接的位线。为了解决上述过度擦除的困难，在NOR型闪存器中已经采用双晶体管存储单元，包括彼此串连的一个单元晶体管和一个选择晶体管。该双晶体管存储单元可以-使用沟道热电子(CHE)注入现象来编程。然而，上述NOR型闪存器可能仍需要大的编程电流，且因此可能也具有高功耗。因此，已经提出三晶体管存储单元来克服上述单个晶体管存储单元和双晶体管存储单元的困难(例如过度擦除和高功耗)。三晶体管存储单元已经广泛用在智能卡的闪存器中，其可以选择性地擦除由分别连接到8个相邻位线的8个存储单元构成的单个字节。在Arai等人题为"SemiconductorDeviceandMethodofFabricatingtheSame"的美国专利第6，680，230号中公开了三晶体管存储单元的例子。才艮据Arai等人的上述文献，三晶体管存储单元包括两个选择晶体管和形成在该选择晶体管之间的一个单元晶体管，且该选择晶体管和单元晶体管的栅极图案使用常规的光刻和蚀刻工艺形成。因此，选择栅极图案和单元栅极图案之间的距离可以由光刻工艺的分辨率极限来控制。结果，可能存在对于减小三晶体存储单元所占据面积的限制。换言之，可能存在对于提高采用三晶体管存储单元的闪存器集成密度的限制。此外，根据Arai等人的上述文献，选择栅极图案具有与单元栅极图案相同的堆叠栅极结构。换言之，每个单元栅极图案包括依次堆叠的浮置栅极和字线(或控制栅电极)，且每个选择栅极图案包括主栅电极(或选择线)和虚拟栅电极，它们分别相应于浮置栅极和字线。因此，可能需要对接(butting)接触技术来将主栅电极电连接到虚拟栅电极，而且也可能需要用于对接接触的额外面积、。因此，需要具有与常规非易失存储器相比集成密度提高的非易失存储器及其形成方法。
发明内容根据本发明的示范性实施例，提供了一种非易失存储单元。该非易失存储单元包括设置在半导体衬底中并彼此分隔开的源区和漏区、设置在位于源区和漏区之间的半导体衬底上方的源极选择线和漏极选择线。该源极选择线和漏极选择线设置得分别与源区和漏区相邻。该非易失存储单元还包括设置在位于源极选择线和漏极选择线之间的半导体衬底上方的单元栅极图案、设置在位于源极选择线和单元栅极图案之间的间隙区下面的半导体衬底中的第一浮置杂质区、和设置在位于漏极选择线和单元栅极图案之间的间隙区下面的半导体衬底中的第二浮置杂质区。单元4册极图案与选择线之间的距离可以小于选择线的宽度。在本发明的一些示范性实施例中，单元^f册极图案可以包括依次堆叠的浮置栅极、栅极间绝缘层和字线图案，且每个选择线可以是单导电层。该字线图案可以包括依次堆叠的字线和盖层图案。在此情形，浮置栅极可以与字线和盖层图案自对准，因此具有与字线和盖层图案基本相同的宽度。或者，字线图案可以包括依次堆叠的字线和盖层图案以及覆盖该字线和盖层图案的侧壁的字线分隔件。在此情形，浮置栅极可以与字线分隔件自对准，因此具有比字线和盖层图案宽度更大的宽度。在另一示范性实施例中，非易失存储单元还可以包括覆盖选^^线侧壁和单元栅极图案侧壁的主分隔件。该主分隔件可以包括填充选择线和单元栅极图案之间的间隙区的第一主分隔件和与源区和漏区相邻设置的第二主分隔件。源区可以包括设置在位于源极选择线侧壁上的第二主分隔件下面的轻掺杂源区和接触该轻掺杂源区的重掺杂源区。漏区可以包括设置在位于所述漏极选择线侧壁上的第二主分隔件下面的轻掺杂漏区和接触该轻掺杂漏区的重掺杂漏区。第一和第二浮置杂质区具有基本上与轻掺杂源区和漏区相同的杂质浓度。侧壁盖层可以夹置于浮置栅极和第一主分隔件之间以及选择线和第二主分隔件之间。在另一该示范性实施例中，第一硬掩模图案和第二硬掩模图案可以分别设置在源极选择线和漏极选择线上。在另一示范性实施例中，层间绝缘层可以设置在具有单元栅极图案和选择线的衬底上，且位线可以设置在所述层间绝缘层上。该位线可以电连接到漏区，并设置得横跨所述单元栅极图案和选择线。在另一示范性实施例中，隧穿绝缘层可以设置在单元栅极图案和半导体衬底之间。而且栅极绝缘层可以设置在选择线与半导体衬底之间。该隧穿绝缘层和4册极绝缘层可以由相同材料层构成。在根据本发明的示范性实施例中，提供了一种非易失存储单元的制造方法。该方法包括在半导体衬底上形成初级栅极图案；形成在所述初级栅极图案上堆叠的栅极间绝缘层和字线图案；在所述字线图案的两侧壁上形成第一牺牲分隔件；使用所述第一牺牲分隔件和字线图案作为蚀刻掩模蚀刻所述初级栅极图案，以形成栅极图案；除去所述第一牺牲分隔件；在所述栅极图案的两端上分别形成第一和第二硬掩模图案。第一和第二硬掩模图案基本上平行于所述字线图案形成。该方法还包括使用所述字线图案和硬掩才莫图案作为掩模蚀刻栅极图案，以分别形成字线图案下面的浮置栅极、源极选择线和漏极选择线、以及第一硬掩模图案和第二硬掩模图案。浮置栅极、栅极间绝缘层图案和字线图案构成单元栅极图案。根据本发明的另一示范性实施例，提供了一种制造非易失存储器的方法。该方法包括在半导体衬底的预定区域中形成隔离层，以界定多个平行有源区；在该有源区上形成隧穿绝缘层；在具有隧穿绝缘层的衬底上形成栅极导电层；构图该栅极导电层以形成具有开口的初级4册极图案，该开口暴露有源区之间的隔离层的预定区域；和形成堆叠在具有初级^fr极图案的衬底上的栅极间绝缘层图案和字线。该字线图案横跨有源区和开口形成。该方法还包括在字线图案的两侧壁上形成第一牺牲分隔件，其中第一牺牲分隔件形成为覆盖存在于字线图案两侧的开口；使用第一牺牲分隔件和字线图案作为掩模蚀刻初级栅极图案以形成栅极图案；除去第一牺牲分隔件；在栅极图案两端上分别形成第一和第二硬掩模图案，第一和第二硬掩模图案形成为基本平行于字线图案；和使用字线图案和第一和第二硬掩模图案作为蚀刻掩模蚀刻栅极图案，因此形成交叠字线图案下面的有源区的多个浮置栅极，且交叉有源区的源极选择线和漏极选择线分别形成在第一和第二硬掩才莫图案下面。该浮置栅极、栅极件绝缘层图案和字线图案构成单元栅极图案。通过结合附图的下列描述中，可以更详细地理解本发明的示范性实施例，在附图中图1是示出在根据本发明的示范性实施例的非易失存储器中采用的部分单元阵列区的等效电路图2是示出图1所示的单元阵列区的成对存储单元的平面图3A、4A、5A、6A、7A、8A、9A和10A是沿图2的线I-I，所取的剖面图，以示出根据本发明的示范性实施例的非易失存储器的存储单元及其制造方法；图3B、4B、5B、6B、7B、8B、9B和10B是沿图2的线1I-II，所取的剖面图，以示出根据本发明实施例的非易失存储器的存储单元及其制造方法。具体实施例方式下面将参考示出了本发明实施例的附图更充分地描述本发明。然而，本发明可以实施为各种形式，而不应该理解为限于此处提出的示范性实施例。说明书通篇相同的参考标号用于指代相同元件。图1是示出根据本发明的示范性实施例的非易失存储器的部分单元阵列区的等效电路图。参考图1,构成2字节即第一和第二字节BT1和BT2的十六个单元沿行和列排列。构成第一字节BT1的八个单元沿第一行排列，且构成第二字节BT2的另外八个单元沿第二行排列。每个单元由三个晶体管构成。例如，每个单元包括彼此串连的漏极选择晶体管DST、单元晶体管CT和源极选择晶体管SST。每个漏极选择晶体管DST和源极选择晶体管SST可以包括单个栅电极，且每个单元晶体管CT可以包括依次堆叠的浮置栅极和控制栅电极。第一字节BT1的漏极选择晶体管DST的栅电极电连接到第一漏极选择线DSL1,且第一字节BT1的源极选择晶体管SST的栅电极电连接到第一源极选择线SSL1。而且，第一字节BT1的单元晶体管CT的控制栅电极电连接到第一字线WL1。此外，第二字节BT2的漏极选择晶体管DST的栅电极电连接到第二漏极选择线DSL2,且第二字节BT2的源极选择晶体管SST的栅电极电连接到第二源极选择线SSL2。而且，第二字节BT2的单元晶体管CT的控制栅电极电连接到第二字线WL2。第一和第二字节BT1和BT2的源极选择晶体管SST的源区电连接到公共源极线CSL。此外，第一字节BT1的第一到第八漏极选择晶体管DST的漏区分别电连接到第一到第八位线BL1、BL2…BL8。此外，第二字节BT2的第一到第八漏极选择晶体管DST的漏区分别电连接到第一到第八位线BU、BL2…和BL8。构成第一和第二字节BT1和BT2的源极选择晶体管SST、漏极选择晶体管DST和单元晶体管CT可以设置在单一P阱PPW中。然而，此示范性实施例1的单元由与NAND型闪存单元相同的机制操作，^n下面戶斤述。在图1所示的单元晶体管CT设计为使用约18V的编程电压的情况，图1中的任何一个单元可以使用下面表1所述的偏压条件来选4奪性地编程。例如，为了在图1所示的第一字节BT1的单元中选择性地编程连接到第一位线BL1的单元S,约IOV、约0V、约-8V和约-8V的电压分别施加到连接到选择的单元S的第一字线WL1、第一漏极选择线DSL1、第一源极选择线SSL1和第一位线BL1。此外，约0V、约0V、约-8V和电源电压Vcc分别施加到第二字线WL2、第二漏极选择线DSL2、第二源极选择线SSL2和第二到第八位线BL2、BL3…和BL8。而且，约-8V的电压施加到P阱PPW,且公共源极线CSL可以浮置。在此情形，所有漏极选择晶体管DST被导通，且所有源极选择晶体管SST被截止。因此，约18V的高电压施加在选择的单元S的单元晶体管CT的控制栅电极和沟道区之间。结果，选择的单元S通过福勒-诺德汉(Fowler-Nordheim,F-N)隧穿现象编程。<table>tableseeoriginaldocumentpage11</column></row><table>当编程所选择的单元S时，分别连接到第二到第八位线BL2、BL3.,.和BL8的第一字节BT1的非选择的单元A可以不被编程。这是因为编程禁止电压(例如电源电压Vcc)施加到第二到第八单元A的单元晶体管CT的沟道区。连接到第一位线BL1的第二字节BT2的非选择单元B在选择单元S的编程过程中也可以不被编程。这是因为虽然约-8V的电压施加到非选择单元B的单元晶体管CT的沟道区，但约0V的电压施加到连接到非选择单元B的第二字线WL2。同时，图1所示的第一和第二字节BT1和BT2的任何一个可以净皮选择性地擦除。例如，为了选择性地擦除第一字节BT1，约-8V的电压和约0V的接地电压可以分别施加到第一和第二字线WL1和WL2，且约10V的电压可以施加到P阱PPW。在此情形，约18V的纟察除电压可以施加在第一字节BT1的所有单元晶体管CT的控制栅电极与沟道区之间，约10V的低电压可以施加在第二字节BT2的所有单元晶体管CT的控制栅电极与沟道区之间。结果，仅第一字节BT1的单元晶体管CT可以被选择性地擦除。式相同的方式读出。因此，图1中所示的单元的读取操作将不在此处描述。图2是示出根据本发明的示范性实施例的采用三晶体管存储单元的非易失存储器的部分单元阵列区的平面图。图3A、4A、5A、6A、7A、8A、9A和IOA是沿图2的线I-I，所取的剖面图，以示出根据本发明的示范性实施例的三晶体管存储单元及其制造方法，图3B、4B、5B、6B、7B、8B、9B和IOB是沿图2的线II-n，所取的剖面图，以示出根据本发明实施例的非易失存储器的存储单元及其制造方法。参考图2、3A和3B，N型杂质离子注入到例如硅衬底的半导体衬底1的预定区中，因此形成N阱3。P型杂质离子注入到N阱3中以形成阱区(pocket)P阱5。在形成阱区P阱5的过程中，与阱区P阱5分隔开的其它阱区P阱可以形成在N阱3中。阱区P阱5可以形成来为仅连接到图1的第一到第八位线BL1、BL2...和BL8的单元提供体区(bulkregion)。隔离层7采用例如浅沟槽隔离(STI)技术的常规隔离技术形成在阱区P阱5的预定区中，以界定有源区。该有源区可以包括多个第一平行有源区7a和与第一平行有源区7a交叉的第二有源区(图2的7s)。隧穿绝缘层9形成在有源区7a和7s上，且4册极导电层11形成在具有隧穿绝缘层9的衬底上。隧穿绝缘层9可以由例如热氧化层形成，且斥册极导电层11可以由例如4参杂多晶硅层形成。参考图2、4A和4B，栅极导电层11被构图以形成具有开口(图2的lis)的初级栅极图案lla，该开口暴露第一有源区7a之间的隔离层7的预定区域。栅极间绝缘层、控制栅极导电层和盖层依次形成在具有初级栅极图案lla的衬底1上。栅极间绝缘层可以由例如氧化物-氮化物-氧化物(ONO)层的介电层形成，控制栅极导电层可以由例如掺杂多晶硅层的单一导电层或多晶硅层和金属硅化物层的堆叠导电层形成。而且，盖层可以通过依次堆叠主盖层和牺牲盖层而形成。主盖层可以由相对于初级栅极图案具有蚀刻选择性的绝缘材料形成，且牺牲盖层可以由相对于主盖层具有蚀刻选择性的绝缘材料形成。例如，主盖层可以由氧化硅层形成，且牺牲盖层可以由氮化硅层形成。栅极间绝缘层、控制栅极导电层和盖层依次构图以形成依次堆叠的栅极间绝缘层图案13、字线WL和盖层图案20。栅极间绝缘层图案13、字线WL和盖层图案20形成为横跨第一有源区7a和第一有源区7a之间的开口lls。在此情形，栅极间绝缘层图案13、字线WL和盖层图案20优选对准以暴露每个开口lls的两端。即，字线WL可以形成为宽度小于开口lis的宽度，如图2所示。盖层图案20可以包括依次堆叠的主盖层图案17和牺牲盖层图案19。参考图2、5A和5B，字线分隔件21可以形成在栅极间绝缘层图案13、字线WL、主盖层图案17和牺牲盖层图案19的侧壁上。该字线分隔件21可以由例如氧化硅层形成。字线WL、主盖层图案17、牺牲盖层图案19和字线分隔件21构成字线图案。形成字线分隔件21的工艺可以省略。在此情形，字线图案可以仅由字线WL、主盖层图案17和牺牲盖层图案19构成。第一牺牲分隔件23形成在字线图案的侧壁上。第一牺牲分隔件23可以由相对于字线分隔件21和初级栅极图案lla具有蚀刻选择性的材料层形成。例如，第一牺牲分隔件23可以由氮化硅层形成。在形成第一牺牲分隔件23期间，牺牲盖层图案19可以-故除去。初级栅极图案lla可以使用字线图案和第一牺牲分隔件23作为蚀刻掩模进行蚀刻。结果，栅极图案lib形成在字线图案和第一牺牲分隔件23下面。在此情形，优选第一牺牲分隔件23形成为具有足够的宽度以完全覆盖暴露于字线图案两侧的开口lls。这用于防止栅极图案llb被开口lls分割。参考图2、6A和6B,第一牺牲分隔件23可以#1除去。在除去第一牺牲分隔件23的过程中，牺牲盖层图案19也可以被除去以暴露主盖层图案17。第二牺牲分隔件层形成在除去了第一牺牲分隔件23的村底上，且随后第二牺牲分隔件层被各向异性蚀刻从而在字线图案的侧壁上形成第二牺牲分隔件25a。在此情形，第二牺牲分隔件25b也可以形成在栅极图案llb的侧壁上。第二牺牲分隔件层可以由抗氧化材料层形成，例如氮化硅层。第二牺牲分隔件25a的宽度S形成为小于图5A所示的第一牺牲分隔件23的宽度。此外，第二牺牲分隔件25a的宽度S可以根据第二牺牲分隔件层的沉积厚度而宋化。因此，如果第二牺牲分隔件层的沉积厚度降低，则第二牺牲分隔件25a的宽度S可以被控制得小于光刻工艺的分辨率极限。有第二牺牲分隔件25a和25b的衬底被热氧化以在该栅极图案lib的暴露边缘上形成第一和第二硬掩模图案27a和27b(例如热氧化层)。第一和第二硬掩模图案27a和27b形成为基本平行于字线图案，例如字线WL。然后第二牺牲分隔件25a被选择性地除去，以暴露字线图案与硬掩模图案27a和27b之间的栅极图案llb的顶表面。在除去第二牺牲分隔件25a的过程中，第二牺牲分隔件25b也可以被除去以暴露栅极图案lib的侧壁。栅极图案lib的暴露的顶表面具有与第二牺牲分隔件25a的宽度S相同的宽度。参考图2，8A和8B，使用硬掩模图案27a和27b以及字线图案作为蚀刻掩模来蚀刻栅极图案llb。结果，交叠第一有源区7a并彼此分隔开的多个浮置栅极FG形成在字线图案下面。此外，源极选4奪线SSL和漏极选4奪线DSL分别形成在第一和第二硬掩模图案27a和27b下面。源极选择线SSL和漏极选择线DSL形成为横跨第一有源区7a和第一有源区7a之间的隔离层7，如图2所示。字线图案和在字线图案下面的浮置栅极FG构成单元栅极图案。当字线分隔件21形成时，浮置4册4及FG的两侧壁与字线分隔件21的外部侧壁自对准。在此情形，每个浮置栅极FG的宽度等于字线WL的宽度和成对的字线分隔件21的宽度之和。或者，当省略形成字线分隔件21的工艺时，浮置栅极FG与字线WL自对准以具有与字线WL相同的宽度。浮置栅极FG与选择线SSL和DSL之间的距离等于第二牺牲分隔件(图6的25a)的宽度S。即，根据本发明的示范性实施例，浮置栅极FG与选择线SSL和DSL之间的距离S可以小于光刻工艺的分辨率极限。即，非易失存储器的集成度可以提高。此外，根据本发明的示范性实施例，每个选择线SSL和DSL仅由单一栅电极构成，如图8A所示。因此，与常规技术不同，不需要形成非易失存储器接触的对接接触。因此，与常规技术的非易失存储器相比，由本发明的示范性实施例，非易失存储器的集成密度可以提高。使用单元栅极图案和选择线SSL和DSL作为离子注入掩模将N型杂质离子注入到第一和第二有源区7a和7s中，因此在与源-欧选择线SSL相邻的第二有源区7s中形成轻掺杂源区29s,并在与漏极选择线DSL相邻并与浮置栅极FG相对设置的第一有源区7a中形成轻掺杂漏区29b。在形成轻掺杂源区29s和轻^惨杂漏区29b的过程中，第一浮置杂质区29f，可以形成在单元栅极图案和源极选择线SSL之间的第一有源区7a中，且第二浮置杂质区29f"可以形成在单元栅极图案和漏极选择线DSL之间的第一有源区7a中。在此情形，轻掺杂源区29s和轻掺杂漏区29b可以形成为具有与浮置杂质区29f，和29f"相同的杂质浓度。参考图2、9A和9B，侧壁盖层31可以形成在浮置4册才及FG的侧壁上和选择线SSL和DSL的侧壁上。侧壁盖层31可以形成为修补在形成浮置栅极FG和选择线SSL及DSL的过程中施加到半导体衬底1的蚀刻损伤。侧壁盖层31可以由例如热氧化物层形成。侧壁盖层31可以在形成轻#^杂源区29s和轻4参杂漏区29b以及浮置杂质区29f，和29f"之前或之后形成。主分隔件层形成在具有轻掺杂源区29s和轻掺杂漏区29b以及浮置杂质区29f，和29f"的衬底上。主分隔件层可以由例如氧化石圭层或氮化硅层形成。主分隔件层被各向异性蚀刻从而形成覆盖单元栅极图案的侧壁和选择线SSL和DSL的侧壁的主分隔件。主分隔件可以包括填充单元栅极图案与选择线SSL和DSL之间的间隙区的第一主分隔件33a和与轻掺杂源区29s和轻掺杂漏区29b相邻的第二主分隔件33b。当主分隔件33a和33b以及隧穿绝缘层9由氧化石圭层形成时，字线WL、选择线SSL和DSL、和轻掺杂源区29s和轻掺杂漏区29b的顶表面可以在形成分隔件33a和33b之后暴露。然而，即4吏主分隔件33a和33b以及隧穿绝缘层9分别由氮化硅层和氧化硅层形成，轻掺杂源区29s和轻掺杂漏区29b的顶表面可能因为形成主分隔件33a和33b过程中的过度蚀刻而^皮暴露。接着，使用字线图案、选择线SSL和主分隔件33a和33b作为蚀刻掩模将N型杂质离子注入第一和第二有源区7a和7s,因此形成与源极选择线SSL相邻的重掺杂源区35s以及与漏极选择线DSL相邻的重掺杂漏区35b。重掺杂的源区35s和重"^参杂的漏区35b可以形成为比轻#^杂元件29s和轻#^杂漏区29b具有更高的杂质浓度和更大的结深度。在此情形，轻掺杂源区29s和轻^^杂漏区29b可以保留在第二主分隔件33b下面，如图9A所示。轻#^杂源区29s和重掺杂源区35s构成公共源极线CSL,且轻掺杂漏区29b和重掺杂漏区35b构成漏区36b。因此，单元栅极图案和第一及第二浮置杂质区29f，和29f"构成单元晶体管(图1的CT)，且源极选择线SSL、公共源极线CSL和第一浮置杂质区29f，构成源极选择晶体管(图1的SST)。而且，漏极选择线DSL、漏区36b和第二浮置杂质区29，，构成漏极选择晶体管(图1的DST)。因此，位于选择线SSL和DSL与阱区P阱5之间的隧穿绝缘层9相应于选择晶体管SST和DST的栅极绝缘层。在本发明的示范性实施例中，单元晶体管CT的隧穿绝缘层9可以由与选择晶体管SST和DST的栅极绝缘层相同的材料层构成。此外，当硬掩模图案27a和27b以及隧穿绝缘层9由厚度小于主盖层17的氧化硅形成时，硬掩模图案27a和27b和隧穿绝缘层9可以被蚀刻以选择性地暴露选择线SSL和DSL以及重掺杂的源区35s和重掺杂的漏区35b。在此情形，金属硅化物层可以选择性地形成在选择线SSL和DSL以及重掺杂源区35s和重纟参杂漏区35b上。接着，层间绝缘层37形成在具有公共源极线CSL和漏区36b的衬底上。层件绝缘层37和隧穿绝缘层9被构图以形成位线接触孔39从而暴露漏区36b。参考图2、10A和10B，位线接触栓41形成在位线接触孔39中，且例如金属层的位线导电层形成在具有位线接触栓41的衬底上。位线导电层被构图以形成接触位线接触^全41的多个位线BL1和BL2。该位线BL1和BL2形成为横跨字线WL和选择线SSL和DSL。根据上述本发明的示范性实施例，单元栅极图案和选择线之间的距离可以通过第二牺牲间隔件的宽度来控制。因此，当控制用于形成第二牺牲分隔件的分隔件层的厚度时，单元栅极图案和选择线之间的距离可以小于光刻工艺的分辨率极限。结果，采用三晶体管存储单元的非易失存储器的集成密度可以4是高。此外，虽然单元栅极图案形成为具有依次堆叠的浮置栅极和字线，但每个选择线形成为具有由单个导电层构成的栅电极。因此，在根据本发明的示范性实施例的三晶体管存储单元制造中，不需要对接接触技术。因此，与常规非易失存储器相比，采用根据本发明示范性实施例的三晶体管存储单元的非易失存储器可以具有提高的集成密度。已经描述了本发明的示范性实施例，还应该注意，对本领域的技术人员显然的是，可以不脱离由权利要求所限定的本发明的精神和范畴的情况下进行各种改进。权利要求1.一种非易失存储单元的制造方法，包括在半导体衬底上形成初级栅极图案；形成堆叠在所述初级栅极图案上的栅极间绝缘层和字线图案；在所述字线图案的两侧壁上形成第一牺牲分隔件；使用所述第一牺牲分隔件和字线图案作为蚀刻掩模蚀刻所述初级栅极图案，以形成栅极图案；除去所述第一牺牲分隔件；在所述栅极图案的两端上分别形成第一和第二硬掩模图案，所述第一和第二硬掩模图案平行于所述字线图案形成；和使用所述字线图案和硬掩模图案作为掩模蚀刻所述栅极图案，以分别形成字线图案下方的浮置栅极、源极选择线和漏极选择线、以及第一硬掩模图案和第二硬掩模图案，其中所述浮置栅极、栅极间绝缘层图案和字线图案构成单元栅极图案。2、根据权利要求1所述的方法，还包括在形成所述初级栅极图案之前在所述半导体衬底上形成隧穿绝缘层。3、根据权利要求1所述的方法，其中所述初级栅极图案由多晶硅层形成。4、根据权利要求1所述的方法，其中形成所述栅极间绝缘层图案和字线图案包括在具有初级栅极图案的衬底上形成栅极间绝缘层、控制栅极导电层和盖层；和构图所述盖层、控制栅极导电层和栅极间绝缘层以形成栅极间绝缘层图案、字线和盖层图案。5、根据权利要求4所述的方法，还包括在所述字线侧壁上和盖层图案侧壁上形成字线分隔件。6、根据权利要求4所述的方法，其中所述盖层通过堆叠主盖层和牺牲盖层而形成。7、根据权利要求6所述的方法，其中所述主盖层由相对于初级栅极图案具有蚀刻选择性的绝缘层形成，且所述牺牲盖层由相对于主盖层具有蚀刻选择性的绝缘层形成。8、根据权利要求1所述的方法，其中所述第一牺牲分隔件由氮化硅层形成。9、根据权利要求1所述的方法，其中形成所述第一和第二硬掩模图案包括在除去第一牺牲分隔件之后在所述字线图案侧壁上和栅极图案侧壁上形成第二牺牲分隔件，所述第二牺牲分隔件形成为宽度小于第一牺牲分隔件的宽度以暴露所述栅极图案两端的顶表面；热氧化具有第二牺牲分隔件的村底以在所述栅极图案的暴露末端上形成热氧化层；和除去所述第二牺牲分隔件。10、根据权利要求9所述的方法，其中所述第二牺牲分隔件由抗氧化材料层形成。11、根据权利要求IO所述的方法，其中所述抗氧化材料层是氮化硅层。12、根据权利要求1所述的方法，还包括在所述半导体衬底中形成杂质区，其中所述杂质区形成为具有位于单元栅极图案和选择线之间的半导体衬底中的浮置杂质区和分别与所述源极选4奪线和漏极选才奪线相邻的源区和漏区。13、根据权利要求1所述的方法，还包括使用所述单元栅极图案和选择线作为离子注入掩模注入杂质离子到所述半导体衬底中，从而在所述单元栅极图案和选择线之间的间隙区下面形成浮置杂质区，以及分别与所述源极选择线和漏极选择线相邻的轻掺杂源区和轻掺杂漏区。14、根据权利要求13所述的方法，还包括形成主分隔件以覆盖所述选择线的侧壁和所述单元栅极图案的侧壁，所述主分隔件形成为包括填充所述单元栅极图案和选择线之间的间隙区的第一主分隔件和分别与所述轻掺杂源区和轻掺杂漏区相邻形成的第二主分隔件；和使用所述单元栅极图案、选择线和主分隔件作为离子注入掩模来注入杂质离子到半导体衬底中以形成重#^杂源区和重#^杂漏区。15、根据权利要求14所述的方法，还包括在形成所述主分隔件之前在所述浮置栅极侧壁和选择线侧壁上形成侧壁盖层。16、根据权利要求15所述的方法，其中所述侧壁盖层由热氧化层形成。17、根据权利要求12所述的方法，还包括在具有所述杂质区的衬底上形成层间绝缘层；和在所述层间绝缘层上形成位线，其中所述位线通过穿过层间绝缘层的位线接触孔连接到所述漏区。18、一种非易失存储器的制造方法，包括在半导体衬底的预定区域中形成隔离层，以界定多个平行有源区；在所述有源区上形成隧穿绝缘层；在具有所述隧穿绝缘层的衬底上形成栅极导电层；构图所述栅极导电层以形成具有开口的初级栅极图案，所述开口暴露有源区之间的隔离层的预定区域；形成堆叠在具有初级栅极图案的衬底上的栅极间绝缘层图案和字线，所述字线图案横跨所述有源区和开口形成；在所述字线图案的两侧壁上形成第一牺牲分隔件，所述第一牺牲分隔件形成来覆盖存在于所述字线图案两侧的开口；使用所述第一牺牲分隔件和字线图案作为掩模蚀刻所述初级栅极图案以形成栅极图案；除去所述第一牺牲分隔件；在所述栅极图案的两端上分别形成第一和第二硬掩模图案，所述第一和第二硬掩模图案形成为平行于所述字线图案；和使用所述字线图案和所述第一和第二硬掩模图案作为蚀刻掩模蚀刻所述栅极图案，因此在所述字线图案下面形成交叠所述有源区的多个浮置栅极，且在所述第一和第二硬掩模图案下面分别形成横跨所述有源区的源极选择线和漏极选择线；其中所述浮置栅极、栅极间绝缘层图案和字线图案构成单元栅极图案。19、根据权利要求18所述的方法，其中所述栅极导电层由多晶硅层形成。20、根据权利要求18所述的方法，其中形成所述栅极间绝缘层图案和字线图案包括在具有所述初级栅极图案的衬底上形成栅极间绝缘层、控制栅极导电层和盖层；和构图所述盖层、控制栅极导电层和栅极间绝缘层以形成栅极间绝缘层图案、字线和盖层图案。21、根据权利要求20所述的方法，壁上形成字线分隔件。22、根据权利要求20所述的方法，和牺牲盖层而形成。23、根据权利要求22所述的方法，栅极图案具有蚀刻选择性的绝缘层形成层具有蚀刻选择性的绝缘层形成。24、才艮据权利要求18所述的方法，层形成。25、根据权利要求18所述的方法，案包括在除去所述第一牺牲分隔件之后，在所述字线图案的侧壁和栅极图案的侧壁上形成第二牺牲分隔件，所述第二牺牲分隔件形成为宽度小于所述第一牺牲分隔件的宽度，因此暴露所述栅极图案的两末端的顶表面；热氧化具有所述第二牺牲分隔件的村底，以在所述栅极图案的暴露末端上形成热氧化层；和除去所述第二牺牲分隔件。26、根据权利要求25所述的方法，其中所述第二牺牲分隔件由抗氧化材料层形成。27、根据权利要求18所述的方法，还包括在所述半导体衬底中形成杂质区，其中所述杂质区形成为包括在位于所述单元栅极图案和选择线之间的半导体衬底中的浮置杂质区和分别与源极选择线和漏极选择线相邻的源区和漏区。28、根据权利要求27所述的方法，还包括在具有所述杂质区的衬底上形成层间绝缘层；和在所述层间绝缘层上形成位线，其中所述位线通过穿过所述层间绝缘层的位线接触孔电连接到所述漏区。,还包括在所述字线和盖层图案的侧,其中所述盖层通过堆叠所述主盖层,其中所述主盖层由相对于所述初级，且所述牺牲盖层由相对于所述主盖,其中所述第一牺牲分隔件由氮化硅其中形成所述第一和第二硬掩模图全文摘要本发明提供了一种非易失存储单元，包括源区和漏区，设置在半导体衬底中并彼此分隔开；源极选择线和漏极选择线，设置在该源区和漏区之间的半导体衬底上方。该源极选择线和漏极选择线分别与源区和漏区相邻设置。该非易失存储单元还包括单元栅极图案，设置在源极选择线与漏极选择线之间的半导体衬底上方；第一浮置杂质区，设置在位于源极选择线和单元栅极图案之间的间隙区下面的半导体衬底中；和第二浮置杂质区，设置在位于漏极选择线和单元栅极图案之间的间隙区下面的半导体衬底中。该单元栅极图案和选择线之间的距离小于选择线的宽度。文档编号H01L21/8247GK101615597SQ20091013968公开日2009年12月30日申请日期2006年7月20日优先权日2005年7月20日发明者姜盛泽,徐辅永,权赫基,李昌勋,田喜锡,韩晶昱申请人:三星电子株式会社