具有多层隧道绝缘体的存储器单元晶体管及存储器器件的制作方法

专利名称：具有多层隧道绝缘体的存储器单元晶体管及存储器器件的制作方法
具有多层隧道绝缘体的存储器单元晶体管及存储器器件 相关申请
本申请在35U.S.C. 119下要求在2008年6月30日提交的韩国专 利申请No. 10-2008-0062702的优先权，其全部内容通过引用结合于此。
背景技术：
随着持续注重高度集成的电子器件，当前需要操作于较高速度和 较低功率并且具有增加的器件密度的半导体存储器器件。为了实现该 目的，极大地按比例縮放并且具有多层器件的器件已在开发中，在该 多层器件中晶体管单元布置在水平和垂直阵列中。
随着器件尺寸日益縮小，非易失性存储器单元晶体管已被设计为 包括多层隧道绝缘层。该隧道绝缘层被特别设计为允许空穴在高电场 条件下在擦除或编程操作期间隧穿到电荷储存层中，同时在电荷保持 时间段期间防止电荷迁移。

发明内容
本发明的实施例涉及解决和克服传统方法的限制的存储器单元晶 体管和包括该晶体管的非易失性存储器器件。此外，本发明的实施例 涉及形成解决和克服该限制的该晶体管和存储器器件的方法。
特别地，本发明的实施例，例如，通过延长电荷储存层和下面的 有源区之间的漏电流路径，减轻或消除该器件中的漏电流。在一个实 施例中，隧道绝缘层包括下、中和上层，有源区具有第一宽度，并且 隧道绝缘层的中层具有不同于有源区的第一宽度的第二宽度。例如， 在一些实施例中，中隧道绝缘层的第二宽度大于有源区的第一宽度， 并且在一些实施例中，中隧道绝缘层的第二宽度小于有源区的第一宽度。
在一个方面， 一种存储器单元晶体管包括有源区，该有源区在
第一延伸方向上伸长；该有源区上的隧道层，该隧道层包括第一隧道
绝缘层、第一隧道绝缘层上的第二隧道绝缘层和第二隧道绝缘层上的
第三隧道绝缘层；隧道层上的电荷储存层；电荷储存层上的阻挡绝缘 层；以及阻挡绝缘层上的控制栅电极，控制栅电极在横向于第一延伸 方向的第二延伸方向上伸长，有源区第二延伸方向上具有第一宽度， 第二隧道绝缘层第二延伸方向上具有第二宽度，第二宽度不同于第一 宽度。
在一个实施例中，第二隧道绝缘层包括具有的带隙值低于第一隧 道绝缘层材料和第三隧道绝缘层材料的带隙值的材料。
在另一实施例中，第二隧道绝缘层包括具有的介电常数值高于第 一隧道绝缘层材料和第三隧道绝缘层材料的介电常数值的材料。
在另一实施例中，第二隧道绝缘层的第二宽度大于有源区的第一 宽度以便于充分地增加沿隧道层的侧面边界的电荷储存层和有源区之 间的边缘泄漏路径的长度，由此在存储器单元晶体管的编程和擦除操 作期间使隧道层的边缘区域处的电子或空穴的隧穿最小。
在另一实施例中，第二隧道绝缘层的第二宽度充分地小于有源区 的第一宽度，以由此在存储器单元晶体管的编程和擦除操作期间使有 源区的边缘区域处的电子或空穴的隧穿最小。
在另一实施例中，有源区的第一宽度大于隧道层的第二隧道绝缘 层的第二宽度。
在另一实施例中，有源区的第一宽度小于隧道层的第二隧道绝缘层的第二宽度。
在另一实施例中，电荷储存层具有第二延伸方向上的第三宽度， 并且其中电荷储存层的第三宽度等于有源区的第一宽度。
在另一实施例中，电荷储存层具有第二延伸方向上的第三宽度， 并且其中电荷储存层的第三宽度大于有源区的第一宽度。
在另一实施例中，电荷储存层具有第二延伸方向上的第三宽度， 并且其中电荷储存层的第三宽度小于有源区的第一宽度。
在另一实施例中，电荷储存层具有第二延伸方向上的第三宽度， 并且其中电荷储存层的第三宽度等于隧道层的第二隧道绝缘层的第二 宽度。
在另一实施例中，电荷储存层具有第二延伸方向上的第三宽度， 并且其中电荷储存层的第三宽度大于隧道层的第二隧道绝缘层的第二 宽度。
在另一实施例中，电荷储存层具有第二延伸方向上的第三宽度， 并且其中电荷储存层的第三宽度小于隧道层的第二隧道绝缘层的第二 宽度。
在另一实施例中，有源区在第一延伸方向上伸长，并且其中第一 延伸方向和第二延伸方向相互垂直。
在另一实施例中，第二隧道绝缘层和电荷储存层是相同的材料。
在另一实施例中，第一隧道绝缘层包括氧化硅，其中第二隧道绝 缘层包括氮化硅，并且其中第三隧道绝缘层包括氧化硅。在另一实施例中，阻挡绝缘层包括开口，并且其中控制栅电极通 过阻挡绝缘层中的开口接触电荷储存层。
在另一方面， 一种半导体存储器器件包括在衬底中限定的多个 有源区，该有源区均在第一延伸方向上伸长；有源区之间的多个隔离 区，该隔离区在第一方向上延伸，该隔离区使有源区在横向于第一方 向的第二延伸方向上相互绝缘；多个有源区中的每个有源区上的隧道 层，该隧道层包括第一隧道绝缘层、第一隧道绝缘层上的第二隧道绝 缘层和第二隧道绝缘层上的第三隧道绝缘层；隧道层上的电荷储存层； 电荷储存层上的阻挡绝缘层；以及阻挡绝缘层上的控制栅电极，该控 制栅电极在第二延伸方向上伸长，有源区具有第二延伸方向上的第一 宽度，第二隧道绝缘层具有第二延伸方向上的第二宽度，第二宽度不 同于第一宽度；其中在第一方向上延伸的多个有源区中的每个有源区 限定晶体管串，该晶体管串包括在串选择晶体管和地选择晶体管之间 串联布置的多个存储器单元晶体管，并且其中该半导体存储器器件进 一步包括字线，其在第二方向上延伸并且连接到不同的晶体管串的 对应的存储器单元晶体管的控制栅电极；以及位线，其在第一方向上 延伸并且连接到不同晶体管串的串选择晶体管。
在一个实施例中，每个第二隧道绝缘层包括具有的带隙值低于第 一隧道绝缘层材料和第三隧道绝缘层材料的带隙值的材料。
在另一实施例中，每个第二隧道绝缘层包括具有的介电常数值高 于第一隧道绝缘层材料和第三隧道绝缘层材料的介电常数值的材料。
在另一实施例中，每个第二隧道绝缘层的第二宽度大于有源区的
第一宽度。
在另一实施例中，第二隧道绝缘层的第二宽度充分地小于有源区的第一宽度。
在另一实施例中，有源区的第一宽度大于隧道层的第二隧道绝缘 层的第二宽度。
在另一实施例中，每个有源区的第一宽度小于隧道层的第二隧道 绝缘层的第二宽度。
在另一实施例中，每个电荷储存层具有第二延伸方向上的第三宽 度，并且其中电荷储存层的第三宽度等于有源区的第一宽度。
在另一实施例中，每个电荷储存层具有第二延伸方向上的第三宽 度，并且其中电荷储存层的第三宽度大于有源区的第一宽度。
在另一实施例中，每个电荷储存层具有第二延伸方向上的第三宽 度，并且其中电荷储存层的第三宽度小于有源区的第一宽度。
在另一实施例中，电荷储存层具有第二延伸方向上的第三宽度， 并且其中电荷储存层的第三宽度等于隧道层的第二隧道绝缘层的第二 宽度。
在另一实施例中，每个电荷储存层具有第二延伸方向上的第三宽 度，并且其中电荷储存层的第三宽度大于隧道层的第二隧道绝缘层的
笛一齒奋 弟一觅反。
在另一实施例中，每个电荷储存层具有第二延伸方向上的第三宽 度，并且其中电荷储存层的第三宽度小于隧道层的第二隧道绝缘层的 第二宽度。
在另一实施例中，每个对应的第二隧道绝缘层和电荷储存层是相同的材料。
在另一实施例中，第一隧道绝缘层包括氧化硅，其中第二隧道绝 缘层包括氮化硅，并且其中第三隧道绝缘层包括氧化硅。
在另一实施例中，阻挡绝缘层包括开口，并且其中控制栅电极通 过阻挡绝缘层中的开口接触电荷储存层。
在另一方面， 一种存储器系统包括存储器控制器，其生成命令 和地址信号；以及存储器模块，其包括多个存储器器件，该存储器模 块接收命令和地址信号，并且作为响应，向至少一个存储器器件存储 数据和从至少一个存储器器件检索数据，其中每个存储器器件包括 在衬底中限定的多个有源区，该有源区中的每个在第一延伸方向上伸 长；有源区之间的多个隔离区，该隔离区在第一方向上延伸；该隔离 区使有源区在横向于第一方向的第二延伸方向上相互绝缘；多个有源 区中的每个有源区上的隧道层，该隧道层包括第一隧道绝缘层、第一 隧道绝缘层上的第二隧道绝缘层和第二隧道绝缘层上的第三隧道绝缘 层；隧道层上的电荷储存层；电荷储存层上的阻挡绝缘层；以及阻挡 绝缘层上的控制栅电极，该控制栅电极在第二延伸方向上伸长，有源 区具有第二延伸方向上的第一宽度，第二隧道绝缘层具有第二延伸方
向上的第二宽度，第二宽度不同于第一宽度；其中在第一方向中延伸 的多个有源区中的每个有源区限定晶体管串，该晶体管串包括在串选 择晶体管和地选择晶体管之间串联布置的多个存储器单元晶体管，并 且其中该半导体存储器器件进一步包括字线，其在第二方向上延伸 并且连接到不同的晶体管串的对应的存储器单元晶体管的控制栅电 极；以及位线，其在第一方向上延伸并且连接到不同晶体管串的串选 择晶体管。


通过本发明的优选实施例的更具体的描述，使本发明的实施例的上述的和其他的目的、特征和优点显而易见，如附图中示出的，在不 同的附图中相同的附图标记表示相同的部件。附图没有必要按比例绘 制，相反地，注重于说明本发明的原理。在附图中
图1是包括存储器单元阵列的非易失性存储器器件的电路图。 图2是根据本发明的实施例的存储器单元阵列的平面顶视图。
图3是根据本发明的实施例的沿剖面线i-r截取的图2的存储器单
元阵列的横截面图。
图4是根据本发明的实施例的图2和3的一个存储器单元的特写 横截面图。
图5是根据本发明的另一实施例的图3的一个存储器单元的特写 横截面图。
图6是根据本发明的另一实施例的图3的一个存储器单元的特写 横截面图。
图7是根据本发明的另一实施例的图3的一个存储器单元的特写 横截面图。
图8是根据本发明的另一实施例的晶体管器件的特写横截面图。 图9是根据本发明的另一实施例的图3的一个存储器单元的特写 横截面图。
图10A-10F是形成根据本发明的实施例的图4中示出的构造类型 的存储器单元的方法的横截面图。
图11A-11C是形成根据本发明的实施例的图5中示出的构造类型 的存储器单元的方法的横截面图。
图12A-12D是形成根据本发明的实施例的图6中示出的构造类型 的存储器单元的方法的横截面图。
图13A-13B是形成根据本发明的实施例的图8的实施例中示出的 构造类型的对接接触的方法的横截面图。
图14A-14B是形成根据本发明的实施例的具有图9中示出的构造 类型的存储器单元的方法的横截面图。
图15A是具有多层隧道绝缘层的先前研究的带隙工程(BE) SONOS器件的隧道绝缘层的特写横截面图。图15B和15C是根据本发明的实施例的具有多层隧道绝缘层的存储器器件的隧道绝缘层的特写 横截面视图。
图16A是根据本发明的实施例的存储器器件的框图。图16B是根 据本发明的实施例的图16A的存储器器件的存储器单元阵列的框图。 图17是包括根据本发明的实施例的半导体器件的存储器卡的框图。
图18是使用例如根据本发明的实施例的具有此处描述的类型的存 储器模块的存储器系统的框图。
具体实施例方式
近来，器件已被构造为具有带隙工程(BE)隧道绝缘层，并且尤 其，BE-SONOS器件已被研究。
在一些BE-SONOS或MANOS类型器件中，硅基(S)沟道区域 和硅基(S)电荷储存区域之间的氧化物-氮化物-氧化物(ONO)隧道 绝缘层阻挡堆叠层获得带隙属性，该带隙属性被特别设计为提供改善 的低场保持特性，同时提供降低的编程和擦除电压属性。然而，随着 器件的进一步集成，通过隧道绝缘层的漏电流是设计人员必须解决的 限制。
下文参考示出本发明的优选实施例的附图来更加全面地描述本发 明的实施例。然而，本发明可以具体化为不同的形式并且不应被解释 为限于此处阐述的实施例。说明书通篇中相同的附图标记表示相同的 元件。
将理解的是，尽管此处使用术语"第一"、"第二"等描述多种 元件，但是这些元件不受这些术语的限制。这些术语用于使一个元件 区别于另一元件。例如，在不偏离本发明的范围的情况下，第一元件 可被称为第二元件，并且相似地，第二元件可被称为第一元件。如此处使用的术语"和/或"包括一个或多个关联的列出事项的任何和所有 组合。
将理解的是，当元件被称为位于另一元件上或者连接或耦合到另 一元件时，该元件可以直接位于该另一元件上或者直接连接或直接耦 合到该另一元件或者可以存在中间的元件。相反地，当元件被称为直 接位于另一元件上或者直接连接或直接耦合到另一元件时，不存在中 间的元件。用于描述元件之间的关系的其他词汇应以相同的方式解释 (例如，"位于...之间"与"直接位于...之间"、"相邻"与"直接 相邻"等。)。当元件在此处被称位于在另一元件上方时，该元件可 以位于该另一元件上方或下方，或者直接耦合到该另一元件，或者可 以存在中间的元件，或者这些元件可以通过空白或间隙隔开。如上文 提及的，附图没有必要按比例绘制，并且尽管附图中的特定特征呈现 为具有满足直角的矩形的边缘，但是在实际的器件中这些特征实际上 可以具有椭圆的、弯曲的、或者圆的形状。
此处使用的术语用于描述特定实施例的目的并且不应成为本发明 的限制。除非上下文另外清楚地指出，否则如此处使用的单数形式"一 个"也应包括复数形式。将进一步理解，此处使用的术语"包括"、
"包含"和/或"含有"指明了所述特征、统一体、步骤、操作、元件 和/或组件的存在，但不应排除一个或多个其他特征、统一体、步骤、 操作、元件、组件和/或其群组的存在或添加。
图1是包括存储器单元阵列的非易失性存储器器件的电路图。参
考图1，存储器单元阵列20包括布置成行和列的多个存储器单元MC。 在每列中，多个存储器单元MC串联布置在串选择晶体管SST和地选 择晶体管GST之间。串联连接的多个存储器单元MC、串选择晶体管 SST和地选择晶体管GST组合形成单元串22。相似地，多个单元串22 布置在位线BL[O]、 BL[l]、 BL[2] ... BL[n]和公共源线CSL之间。在该 实施例中，如所示出的，公共源线CSL连接到每个串的每个地选择晶体管GST。相应的地选择晶体管GST的栅极连接到器件的地选择线 GSL。对应的串选择晶体管SST的栅极连接到器件的串选择线SSL。 不同单元串22的对应存储器单元晶体管MC的控制栅极连接到器件的 字线WL[O] ... WL[m]。在该示例中，附图标记"m"表示每个单元串 22中的存储器单元晶体管MC[m]的编号，并且附图标记"n"表示存 储器单元块20中的单元串22的编号。解码器电路24生成用于串选择 线SSL、公共源线CSL、地选择线GSL和字线WL[m]的信号，以执行 存储器单元阵列20的擦除、编程、读和写功能。
图2是根据本发明的实施例的存储器单元阵列20的平面顶视图。 在该视图中，可以看到串选择线SSL、字线WL[m]和地选择线GSL对 应于在位线BL和公共源线CSL之间串联布置的串选择晶体管SST、 存储器单元晶体管MC和地选择晶体管GST。每个单元串22的有源区 IIO在位线接触BC和公共源线CSL之间在器件的列方向中的第一延伸 方向101A上延伸。串选择线SSL、字线WL[m]和地选择线GSL在器 件的行方向中的第二延伸方向IOIB上延伸。
图3是根据本发明的实施例的沿剖面线I-I'截取的图2的存储器单 元阵列的横截面图。在该视图中，可以看到多个有源区110位于衬底 IOO上并且通过在有源区IIO中的相邻有源区之间的沟槽180中形成的 隔离结构160而在第二延伸方向IOIB上相互隔开。参考图2，有源区 110在此处被称为第一延伸方向101A的单元串22的方向上延伸，在 该视图中该方向延伸进入并离开纸面。隧道绝缘层图案120被设置在 有源区110上，并且像有源区110那样，也在第一延伸方向IOIA上延 伸。
隧道绝缘层图案120包括多个层，例如，三个层，包括下隧道绝 缘层图案122、中隧道绝缘层图案124和上隧道绝缘层图案126。电荷 储存层图案130被设置在隧道绝缘层图案120上，并且像有源区110 和隧道绝缘层图案120那样，在第一延伸方向IOIA上延伸。在所示出的实施例中，隔离结构160进一步使隧道绝缘层图案120的元件与电 荷储存层图案130的元件隔离。阻挡层140被设置在电荷储存层图案 130上。
多个字线150被设置在阻挡层140上。在一个实施例中，如图2 所示，多个字线相互平行地延伸并且在第二延伸方向101B上延伸。字 线150可被设置在如图3中所示的平坦化表面上或者可以由于如图4 的实施例所示的栅极结构和隔离层之间的高度差而改变高度。在一个 实施例中，如图2所示，第二延伸方向101B可以横向于(transverse to) 第一延伸方向IOIA，例如，垂直于第一延伸方向101A。第一和第二延 伸方向101A、 IOB之间的其他角度也是可以的并且同样适用于本实施 例。在多个字线150上提供下和上电介质层172、 174并且多个位线BL 被设置在电介质层172、 174上。在所示出的实施例中，位线BL像有 源区110那样在第一延伸方向101A上延伸，并且对应于下面的有源区 110。在其他实施例中，可以提供单个电介质层172，或者两个以上电 介质层172、 174。
图4是根据本发明的实施例的图2和3的一个存储器单元的特写 横截面图。在一个示例中，图4的存储器单元90A表示图2的存储器 单元MC。存储器单元90A包括在衬底100上提供的有源区110、有源 区IIO上的隧道层120以及隧道层120上的电荷储存层130。如上所述， 有源区IIO在第一延伸方向101A上延伸，并且可选地，隧道层120和 电荷储存层130可被构图为同样地在第一延伸方向IOIA上延伸。可替 选地，隧道层120或者电荷储存层130也可在第一方向上被构图以包 括第一延伸方向IOIA上的多个隔开的元件。
阻挡层140存在于电荷储存层130上并且控制栅电极150位于阻 挡层140上。在存储器器件的另一实施例中，相邻存储器单元的控制 栅电极可被连接，以用作得到的器件的字线操作。在本公开内容中， 术语"控制栅电极"可以与术语"字线"可互换地使用。在图4的实施例中，可以看到中隧道层124在第二方向101B上具 有宽度Wm，该宽度Wm大于有源区110在第二方向101B上的宽度 Wa。此外，可以看到中隧道层124的宽度Wm大于电荷储存层130在 第二方向101B上的宽度Wc。以这种方式，中隧道层124可被称为在 第二方向101B上相对于有源区110突出，并且可被称为在第二方向 101B上相对于电荷储存层130突出。在这方面，应当注意，附图以放 大的格式或结构表述了某些特征以强调本说明书的实施例的特定原 理。因此，在某些示例中，有源区的顶表面可以不具有锐利边缘并且 表面的边缘可以是圆的，这也在本发明的范围内。对于圆的边缘，有 源区的宽度被视为其中也包括圆部分的宽度。
图5是根据本发明的另一实施例的图3的一个存储器单元的特写 横截面图。图5的存储器单元90B包括在衬底100上提供的有源区110、 有源区110上的隧道层120以及隧道层120上的电荷储存层130。如上 所述，有源区IIO在第一延伸方向IOIA上延伸，并且可选地，隧道层 120和电荷储存层130可被构图为同样在第一延伸方向IOIA上延伸。 可替选地，隧道层120或电荷储存层130也可在第一方向上被构图以 包括在第一延伸方向IOIA上的多个隔开的元件。阻挡层140存在于电 荷储存层130上并且控制栅电极150位于阻挡层140上。
在图5的实施例中，在沟槽180中的有源区110的侧壁上和衬底 100的上表面上形成选择性氧化层112。在有源区110的上表面上提供 隧道层120。以这种方式，中隧道层124在第二方向IOIB上具有宽度 Wm，该宽度Wm大于有源区IIO在第二方向101B上的宽度Wa。此 外，在该实施例中，可以看到中隧道层124的宽度Wm与电荷储存层 130在第二方向101B上的宽度Wc相同。以这种方式，中隧道层124 在第二方向IOIB上相对于有源区IIO突出。
图6是根据本发明的另一实施例的图3的一个存储器单元的特写横截面图。图6的存储器单元90C包括在衬底IOO上提供的有源区110、 有源区IIO上的隧道层120以及隧道层120上的电荷储存层130。如上 所述，有源区UO在第一延伸方向IOIA上延伸，并且可选地，隧道层 120和电荷储存层130可以被构图为同样在第一延伸方向IOIA上延伸。 可替选地，隧道层120或电荷储存层130也可以在第一方向上被构图 以包括第一延伸方向IOIA上的多个隔开的元件。阻挡层140存在于电 荷储存层130上并且控制栅电极150位于阻挡层140上。
图6的实施例在构造上基本与图4的实施例相似，不同之处在于， 在图6的实施例中，电荷储存层130在第二方向IOIB上具有宽度Wc， 该宽度Wc等于或大于中隧道层124的宽度Wm。如图6中所示，电荷 储存层的上表面可以低于或高于隔离层的顶表面。如同图4的实施例 那样，图6的实施例的中隧道层124在第二方向101B上具有宽度Wm， 该宽度Wm大于有源区IIO在第二方向IOIB上的宽度Wa。以这种方 式，中隧道层124在第二方向IOIB上相对于有源区110突出。
图7是根据本发明的另一实施例的图3的一个存储器单元的特写 (close-up)横截面图。图7的存储器单元90D包括在衬底100上提供 的有源区110、有源区110上的隧道层120以及隧道层120上的电荷储 存层130。如上所述，有源区110在第一延伸方向IOIA上延伸，并且 可选地，隧道层120和电荷储存层130可以被构图为同样在第一延伸 方向IOIA上延伸。可替选地，隧道层120或电荷储存层130也可以在 第一方向上被构图以包括第一延伸方向IOIA上的多个隔开的元件。阻 挡层140存在于电荷储存层130上并且控制栅电极150位于阻挡层140 上。
图7的实施例在构造上基本与图6的实施例相似，不同之处在于， 在图7的实施例中，上隧道层126和下隧道层122相对于隧道层120 的中隧道层124并且相对于有源区110凹陷，使得上隧道层和下隧道 层的宽度Wu，l小于有源区IIO在第二方向IOIB上的宽度Wa。如同图6的实施例那样，电荷储存层130在第二方向101B上具有宽度Wc， 该宽度Wc等于或大于中隧道层124的宽度Wm。此外，如同图6的实 施例那样，中隧道层124在第二方向101B上具有宽度Wm，该宽度 Wm大于有源区110在第二方向101B上的宽度Wa。以这种方式，中 隧道层124在第二方向101B上相对于有源区110突出。
图8是根据本发明的另一实施例的晶体管器件的特写横截面图。 图8的晶体管构造90E在构造上与图4的存储器单元90A相似，不同 之处在于，在图8的实施例中，器件90E被构造为晶体管，而不是非 易失性存储器单元90A。特别地，在图8的实施例中，控制栅电极150 或字线是对接接触，该对接接触在开口 190处通过阻挡层140实现与 下面的电荷储存层130 (在该示例中，是与以浮置栅电极形式的电荷储 存层)的直接接触。由于在开口 190处实现与电荷储存层130的直接 接触，因此得到的器件90E在该实施例中用作传统的晶体管操作，而 不是作为存储器单元。在一个示例中，本实施例的晶体管90可以用作 图1和2的存储器单元阵列20的单元串22的串选择晶体管SST或地 选择晶体管GST。如同图4-7的实施例那样，中隧道层124在第二方 向IOIB上具有宽度Wm，该宽度Wm大于有源区110在第二方向101B 上的宽度Wa。以这种方式，中隧道层124在第二方向IOIB上相对于 有源区110突出。
图9是根据本发明的另一实施例的图3的一个存储器单元的特写 横截面图。图9的存储器单元90F包括在衬底100上提供的有源区110、 有源区110上的隧道层120以及隧道层120上的电荷储存层130。如上 所述，有源区110在第一延伸方向IOIA上延伸，并且可选地，隧道层 120和电荷储存层130可以被构图为同样在第一延伸方向IOIA上延伸。 可替选地，隧道层120或电荷储存层130也可以在第一方向上被构图 以包括在第一延伸方向IOIA上的多个隔开的元件。阻挡层140存在于 电荷储存层130上并且控制栅电极150位于阻挡层140上。图9的实施例在构造上基本与图4的实施例相似，不同之处在于， 在图9的实施例中，中隧道层124相对于上隧道层126和下隧道层122 凹陷。以这种方式，在第二方向101B上，中隧道层的宽度Wm小于上 隧道层和下隧道层的宽度Wu，l。此外，在本实施例中，中隧道层的宽 度Wm小于有源区U0在第二方向101B上的宽度Wa。以这种方式， 中隧道层124在第二方向101B上相对于有源区110凹陷。
图10A-10F是形成根据本发明的实施例的具有图4中示出的构造 类型的存储器单元的方法的横截面图。参考图IOA，隧道层120和电 荷储存层130堆叠在衬底100上。对硬掩模层构图以形成硬掩模图案 132。如上所述，硬掩模图案132用作用于蚀刻沟槽180的掩模，该沟 槽180限定在第一方向IOIA上延伸的有源区110。可替选地，由此限 定的沟槽和有源区IIO可以通过光刻构图来形成。
衬底IOO包括例如，硅基半导体衬底，其包括但不限于体硅衬底 或者绝缘体上硅SOI衬底。其他可应用的衬底100材料和有源区110 材料均可应用于本发明构思。
如上所述，隧道层120包括多个层，例如，三个层，包括下隧道 绝缘层图案122、中隧道绝缘层图案124和上隧道绝缘层图案126。例 如，使用热氧化工艺，例如，原位水汽生成(in-situ steam generation) 可以形成下隧道层122。可替选地，使用氧化硅、金属氧化物或氮化硅 的原子层沉积ALD可以形成下隧道层122。例如，使用化学气相沉积 CVD或ALD可以形成中隧道层124。中隧道层124可以包括例如氮化 硅、氧氮化硅、诸如A1203、 Hf02、 HfAlO、 HfSiO、 Zr02禾卩Ta205的 高k材料。上隧道层126可由与下隧道层122的材料相似的材料形成， 或者可替选地，可以由与下隧道层122的材料不同的材料形成。
电荷储存层130可以由适当的电荷储存材料形成，诸如氮化硅、 金属量子点(metal quantum dot)结构、硅量子点(silicon quantum dot)结构、掺杂的硅、掺杂的锗、纳米晶体硅、纳米晶体锗和纳米晶体金
属。浮置栅构造也可用于电荷储存层130。
硬掩模层132可以由任何适当的硬掩模材料形成，包括例如，SiON 或SiN。硬掩模层132可以由相对于电荷储存层130的材料具有蚀刻选 择性的材料形成。
参考图IOB，使用硬掩模图案132作为蚀刻掩模形成沟槽180,并 且去除硬掩模图案B2，由此对有源区IIO、隧道层120和电荷储存层 130构图。
参考图IOC，执行得到的结构的选择性氧化，使沟槽180中有源 区IIO侧壁的和衬底IOO上表面的暴露部分氧化以形成氧化区域131。 如图10C中示出的，在电荷储存层130由浮置栅材料形成的情况中， 电荷储存层130的暴露部分也可以由选择性氧化工艺氧化以形成氧化 区域131。在电荷储存层130未由可以被氧化的材料形成的情况中，电 荷储存层130在该工艺步骤中将基本上保持完整，由此导致了图6的 存储器单元构造，而不是图4的实施例。
参考图IOD，对得到的结构执行选择性各向同性蚀刻。结果，去 除了氧化区域131。在该蚀刻步骤中还去除了下隧道层122的和上隧道 层126的暴露的侧面部分。以这种方式，得到的下隧道层122和上隧 道层126在第二方向101B上的宽度Wl，u小于中隧道层124的宽度Wm， 这是因为作为选择性各向同性蚀刻工艺的结果，中隧道层124基本上 保持完整。此外，得到的有源区IIO在第二方向IOIB上的宽度Wa小 于中隧道层124的宽度Wm。
参考图IOE，例如，使用氧化硅Si02,对得到的结构执行沟槽填 充工艺，由此填充沟槽180，以在有源区IIO中的相邻有源区之间提供 隔离结构160。随后使用化学机械抛光CMP或者在湿法蚀刻工艺中处理，使得到的结构平坦化，以使电荷储存层130的上部暴露。
参考图IOF，通过进一步的蚀刻，或者通过使CMP工艺延伸，使 电荷储存层130的侧壁的上部暴露。此后，在得到的结构上形成阻挡 绝缘层140，并且在阻挡绝缘层140上形成字线并且对该字线构图以使 其在第二方向IOIB中延伸。结果，由此形成了图4的存储器单元构造 90 A 。
图11A-11C是根据本发明的实施例的形成具有图5中示出的构造 类型的存储器单元的方法的横截面图。在该实施例中，假设电荷储存 层130由这样的材料形成，该材料在经受选择性氧化工艺步骤时不会 被氧化或者被最低程度氧化。
参考图11A，根据上文结合图IOA讨论的步骤准备衬底。
参考图IIB，使用硬掩模图案132作为蚀刻掩模形成沟槽180，由 此对有源区110、隧道层120和电荷储存层130构图。在硬掩模图案 132完整的情况下，对得到的结构执行选择性氧化，使沟槽180中有源 区IIO侧壁的和衬底IOO上表面的暴露部分氧化，以形成氧化区域131。 在该情况中，由于电荷储存层130不是由可以被氧化的材料形成或者 是由仅可以被最低程度氧化的材料形成，因此电荷储存层130在该工 艺步骤中将基本上保持完整，由此导致了图5的存储器单元构造，而 不是图4的实施例。电荷储存层可以是电荷陷阱层，例如包括SiN或 纳米粒子等。
参考图IIC，例如，使用氧化硅Si02，对得到的结构执行沟槽填 充工艺，由此填充沟槽180，以在有源区110中的相邻有源区之间提供 隔离结构160。在该示例性实施例中氧化区域131保留。随后使用化学 机械抛光CMP或者在湿法蚀刻工艺中处理，使得到的结构平坦化，以 使电荷储存层130的上部暴露。以这种方式，得到的下隧道层122和上隧道层126在第二方向 101B上的宽度Wl,u与中隧道层124的宽度Wm相同。此外，得到的 有源区110在第二方向101B上的宽度Wa小于中隧道层124的宽度 Wm。
此后，在得到的结构上形成阻挡绝缘层140，并且在阻挡绝缘层 140上形成字线并且对该字线构图以使其在第二方向IOIB上延伸。结 果，由此形成了图5的存储器单元构造90B。
在图11A-11C的工艺的可替选的实施例中，可以使有源区110的 宽度Wa进一步选择性地减小。在上文结合图11B描述的步骤中的选 择性氧化之后，可以选择性地去除得到的氧化区域131并且随后可以 使得到的有源区110的暴露侧壁经受第二选择性氧化步骤。以这种方 式，可以进一步减小得到的有源区IIO的宽度Wa。
图12A-12D是根据本发明的实施例的形成具有图6中示出的构造 类型的存储器单元的方法的横截面图。
参考图12A，根据上文结合图IOA讨论的步骤准备衬底。
参考图12B，使用硬掩模图案132作为蚀刻掩模形成沟槽180，由 此对有源区110、隧道层120和电荷储存层130构图。在硬掩模图案 132完整的情况下，对得到的结构执行选择性氧化，使沟槽180中有源 区IIO侧壁的和衬底IOO上表面的暴露部分氧化，以形成氧化区域131。 在该情况中，由于电荷储存层130不是由可以被氧化的材料形成或者 是由仅可以被最低程度氧化的材料形成，因此电荷储存层130在该工 艺步骤中将基本上保持完整，由此导致了图6的存储器单元构造，而 不是图4的实施例。参考图12C，对得到的结构执行选择性各向同性蚀刻。结果，去 除氧化区域131。下隧道层122和上隧道层126的暴露的侧面部分也被 去除。以这种方式，得到的下隧道层122和上隧道层126在第二方向 101B上的宽度Wl,u小于中隧道层124的宽度Wm，这是因为作为选择 性各向同性蚀刻工艺的结果，中隧道层124基本上保持完整。此外， 得到的有源区110在第二方向101B上的宽度Wa小于中隧道层124的 宽度Wm。上隧道层和下隧道层的去除可以以相同或不同的速度来执 行。因而，凹陷的程度可以是相同或不同的。
参考图12D，例如，使用氧化硅Si02，对得到的结构执行沟槽填 充工艺，由此填充沟槽180以在有源区110中的相邻有源区之间提供 隔离结构160。随后使用化学机械抛光CMP或者在湿法蚀刻工艺中处 理，使得到的结构平坦化，以使电荷储存层130的上部暴露。此后， 在得到的结构上形成阻挡绝缘层140，并且在阻挡绝缘层140上形成字 线并且对该字线构图，以使其在第二方向101B上延伸。结果，由此形 成了图6的存储器单元构造90C。
图13A-13B是形成根据本发明的实施例的图8的实施例中说明的 构造类型的对接接触的方法的横截面图。
参考图13A，根据上文结合图10A-10F讨论的步骤准备晶体管。 在形成栅极结构之后，使用隔离材料填充沟槽以形成隔离层。此后， 通过诸如湿法蚀刻的进一步蚀刻，或者通过延伸CMP工艺，电荷储存 层130的侧壁的上部被暴露。然后，在得到的结构上保形地 (conforaially)形成阻挡绝缘层141。
参考图13B，对阻挡绝缘层140或141构图以形成开口 190。在阻 挡绝缘层141上形成字线150 (参见图8)并且对该字线构图以使其在 第二方向101B上延伸。字线150在开口 190处通过阻挡层141实现与 下面的电荷储存层130的直接接触。结果，如上所述，得到的如图8所示的得到器件90E作为传统的晶体管操作。
图14A-14B是形成根据本发明的实施例的图9中示出的构造类型 的存储器单元的方法的横截面图。
参考图14A，根据上文结合图IOA讨论的步骤准备衬底。使用硬 掩模图案132作为蚀刻掩模来形成沟槽180，由此对有源区IIO、隧道 层120和电荷储存层130构图。在形成沟槽之后，使用隔离材料填充 沟槽以形成浅槽隔离(STI)结构。此后，形成隧道层(tunneling layer) 并且堆叠电荷储存层、阻挡层和用于控制栅极的传导层，并且随后对 这些层进行构图。接下来，在形成栅极结构之后，在栅极结构侧面暴 露的情况下，使用不同蚀刻速率执行选择性蚀刻，以在字线的延伸方 向上，例如在IOIB方向上形成中隧道层的凹陷。
参考图14B，例如，使用氧化硅Si02，对得到的结构执行沟槽填 充工艺，由此填充沟槽180，以在有源区UO中的相邻有源区之间提供 隔离结构160。随后使用化学机械抛光CMP或者在湿法蚀刻工艺中处 理，使得到的结构平坦化，以暴露电荷储存层130的上部。
以这种方式，得到的下隧道层122和上隧道层126在第二方向 101B上的宽度Wl，u大于中隧道层124在第二方向101B上的宽度Wm。 此外，得到的有源区IIO在第二方向IOIB上的宽度Wa大于中隧道层 124在第二方向101B上的宽度Wm。
此后，在得到的结构上形成阻挡绝缘层140 (参见图9)，并且在 阻挡绝缘层140上形成字线并且对该字线构图以使其在第二方向101B 上延伸。结果，由此形成图9的存储器单元构造90F。
在上文的图4-8的实施例中，相反地，可以看到中隧道层124在 第二延伸方向IOIB上相对于有源区IIO突出。因而，中隧道层124在第二延伸方向101B上具有宽度Wm，该宽度Wm大于有源区110在第 二方向101B上的宽度Wa。
在上述的图9的实施例中，可以看到中隧道层124在第二延伸方 向101B上相对于有源区110凹陷。因而，中隧道层124在第二延伸方 向101B上具有宽度Wm，该宽度Wm小于有源区110在第二方向101B 上的宽度Wa。
图15A是具有多层隧道绝缘层的先前研究的带隙工程(BE) SONOS器件的隧道绝缘层的特写横截面图。图15B和15C是根据本发 明的实施例的具有多层隧道绝缘层的存储器器件的隧道绝缘层的特写 横截面图。
现将参考图15A-15C进一步详细描述图4-8的构造和图9的构造 的优点。如上所述，隧道绝缘层被特别设计为，允许空穴在高电场条 件下在擦除或编程操作过程中隧穿到电荷储存层中，同时防止电荷保 持时间段期间中的电荷迁移。根据本发明的实施例的器件已被构造为 具有带隙工程(BE)隧道绝缘层。图4-8和图9的实施例的多层隧道 绝缘层构造是BE-SONOS器件的改进的示例。在这些示例中，该器件 可以包括在器件的有源区110或沟道区域与电荷储存层130之间设置 的氧化物-氮化物-氧化物(ONO)隧道绝缘层120。该隧道绝缘层120 具有带隙属性，该带隙属性被特别设计为提供改善的低场保持特性， 同时提供降低的编程和擦除电压属性。此外，出于将详细描述的原因， 包括凹陷或突出的中隧道层124的隧道绝缘层120提供有利的漏电流 特性。
通过参考图15A的先前研究的实施例，已观察到在具有带隙工程 隧道层的传统的隧道绝缘层的形成过程中，电荷泄漏路径135a可以沿 多个隧道绝缘层120a的外缘区域在电荷储存区域130a和有源区110a 之间建立。根据我们的实验和假设，电荷泄漏路径135a建立的原因在于，例如，在形成器件时使用的多种蚀刻和构图步骤期间在中隧道绝
缘层124a的外缘处引起的损伤。例如，隧道绝缘层会在用于限定隔离 结构160的沟槽180的形成期间被损伤。与电子从电荷储存层130a通 过中隧道层124a的中心区域迁移到有源区110a相比较，作为蚀刻损伤 的结果，电子更容易从电荷储存层130a沿中隧道层124a的外缘迁移或 泄漏到有源区110a。例如，在使用ONO多层隧道绝缘层120a的图15A 的构造中，沿ONO构造的氮化物"N"中层124a的外侧边缘形成电荷 泄漏路径135a，其中氮化物层124a在多种蚀刻步骤期间可能被损伤。 因而，得到的沿氮化物中层外缘的电荷泄漏路径135a直接位于电荷储 存层130a和有源区110a之间并且电荷泄漏路径135a与传统构造中的 电荷储存层和有源区之间的电场取向一致。结果，通过135a的电荷泄 漏将是严重的，并且电荷保持将不是令人满意的。
相反地，在结合图4-8示出的本发明的实施例描述的构造类型中， 如图15B的特写横截面图中示出的，多层隧道层120的中隧道层124 相对于有源区110突出。结果，沿中隧道层124外缘的电荷泄漏路径 136被延长，例如，沿上部137a和下部137b被延长了突出长度的两倍。 结果，沿电荷泄漏路径136的该泄漏不太可能发生并且可被抑制。
此外，由于突出，泄漏路径136的一部分与电荷储存层130和有 源区110之间的电场取向垂直。结果，得到的隧道绝缘层120能够提 供更进一步改善的隔离属性。
此外，在结合图9示出的本发明的实施例描述的构造类型中，如 图15C的特写横截面图中示出的，多层隧道层120的中隧道层124相 对于有源区110凹陷。结果，沿中隧道层124外缘的电荷泄漏路径138 被延长，例如，沿上部和139a下部139b被延长了凹陷长度的两倍。结 果，沿电荷泄漏路径138的泄漏不太可能发生。
此外，由于凹陷，泄漏路径138的一部分与电荷储存层130和有源区110之间的电场取向垂直。结果，得到的隧道绝缘层120能够提 供更进一步改善的隔离属性。此外，在不存在中隧道层的凹陷中的电 荷流量比存在上、下和中层的中间区域中的电荷流量弱。这假设中间 区域的FN隧穿带隙的形状比凹陷中的隧穿带隙的形状更薄。
突出构造和凹陷构造都引入了通过隧道层中心区域而不是通过外 缘区域的电子隧穿行为。结果，改善了保持，并且隧穿特性是更加可 预测的和更加可限定的，因为该特性由多个隧道层的属性和厚度确定， 而不是由多个隧道层的可变损伤的外缘确定。
在某些示例性实施例中，中隧道绝缘层124a包括具有下述带隙值 的材料，该带隙值低于下隧道绝缘层122a的材料的带隙值或者上隧道 绝缘层126a的材料的带隙值。在其他示例性实施例中，中隧道绝缘层 124a包括具有下述介电常数值的材料，该介电常数值高于下隧道绝缘 层122a的材料的介电常数值或者上隧道绝缘层126a的材料的介电常数 值。
在某些示例性实施例中，中隧道绝缘层124a的材料和电荷储存层 130的材料是相同的，例如，氮化硅基材料或者适用于电荷储存的其他 材料。在其他示例性实施例中，下隧道绝缘层122a和上隧道绝缘层126a
中的至少一个的材料与例如氧化硅基材料的相邻隔离结构160的材料 相同。
图16A是根据本发明的实施例的存储器器件的框图。存储器器件 1100包括存储器单元阵列1110、控制逻辑1120、电压生成器1130、 行解码器1140、页缓冲器1150和列解码器1160。存储器单元阵列1110 包括可选地布置在存储器块中的、在此描述的类型的多个存储器单元 串20A、 20B。控制逻辑1120根据例如擦除、编程和读操作的待执行 的操作，向电压生成器1130、行解码器1140和列解码器1160发送控 制信号。电压生成器1130生成用于执行器件操作所需的诸如Vpass、Vread、 Verase、 Vstep电压的电压。行解码器1140确定将电压生成器 所提供的电压信号施加到线(诸如存储器单元阵列1110的串选择线 SSL、字线WLk、地选择线GSL和公共源线)的方式。列解码器确定 页缓冲器1150读取的器件的哪些位线BLn的信号将用于确定被读取的 数据值，或者确定在编程和擦除操作期间施加到位线BLn的电压。
图16B是根据本发明的实施例的图16A的存储器器件1100的存 储器单元阵列UlO的框图。在该图中可以看到行解码器1140将多种 的电压电平施加到串选择线SSL、字线WLk、地选择线GSL和公共源 线CSL中的一个或多个。页缓冲器1150连接到器件1110的位线BLn。
图17是根据本发明的实施例的包括半导体器件的存储器卡的框 图。存储器卡1200包括生成命令和地址信号C/A的存储器控制器1220 以及存储器模块1210，该存储器模块1210例如是包括一个或多个闪速 存储器器件的闪速存储器1210。存储器控制器1220包括向和从主机发 送和接收命令和地址信号的主机接口 1223、控制器1224和依次向和从 存储器模块1210发送和接收命令和地址信号的存储器接口 1225。主机 接口 1223、控制器1224和存储器接口 1225经由公共总线与控制器存 储器1221和处理器1222通信。
存储器模块1210从存储器控制器1220接收命令和地址信号C/A，
并且作为响应，将数据DATA 1/0存储到存储器模块1210上的至少一
个存储器器件以及从存储器模块1210上的至少一个存储器器件检索数
据DATA I/O。每个存储器器件包括多个可寻址存储器单元、和解码器，
该解码器接收命令和地址信号并且生成用于在编程和读操作期间对至 少一个可寻址存储器单元进行访问的行信号和列信号。
包括存储器控制器1220、存储器控制器1220上包括的电子装置 1221、 1222、 1223、 1224和1225、以及存储器模块1210的存储器卡 1200的每个组件可以使用根据此处公开的发明构思可编程的存储器器件。
图18是使用例如在此描述的类型的存储器模块1310的存储器系 统1300的框图。存储器系统1300包括经由公共总线1360通信的处理 器1330、随机存取存储器1340、用户接口 1350和调制解调器1320。 总线1360上的设备经由总线1360向和从存储器卡1310发送和接收信 号。包括处理器1330、随机存取存储器1340、用户接口 1350和调制 解调器1320以及存储器卡1310的存储器系统1300的每个组件，可以 使用在此公开的类型的垂直取向的存储器器件。存储器系统1300可以 应用于许多电子应用中的任何应用，例如，诸如固态磁盘(SSD)、摄 像机图像传感器(CIS)和计算机应用芯片组的消费类电子器件中发现 的应用。
在此公开的存储器系统和器件可以封装在许多器件封装类型中的 任何类型中，包括但不限于，球栅阵列(BGA)、芯片尺寸封装(CSP)、 塑料引线芯片载体(PLCC)塑料双列直插封装(PDIP)、多芯片封装 (MCP)、晶片级制造封装(WFP)和晶片级加工堆叠封装(WSP)。
尽管通过参考本发明的优选实施例具体地示出和描述了本发明的 实施例，但是本领域的技术人员将理解，在不偏离如所附权利要求限 定的本发明的精神和范围的情况下，在此可以进行形式和细节上的各 种改变。
权利要求
1.一种存储器单元晶体管，包括有源区，所述有源区在第一延伸方向上伸长；所述有源区上的隧道层，所述隧道层包括第一隧道绝缘层、所述第一隧道绝缘层上的第二隧道绝缘层和所述第二隧道绝缘层上的第三隧道绝缘层；所述隧道层上的电荷储存层；所述电荷储存层上的阻挡绝缘层；以及所述阻挡绝缘层上的控制栅电极，所述控制栅电极在横向于所述第一延伸方向的第二延伸方向上伸长，所述有源区在所述第二延伸方向上具有第一宽度，所述第二隧道绝缘层在所述第二延伸方向上具有第二宽度，所述第二宽度不同于所述第一宽度。
2. 如权利要求l所述的存储器单元晶体管，其中所述第二隧道绝 缘层包括下述材料，该材料具有低于第一隧道绝缘层材料和第三隧道 绝缘层材料的带隙值的带隙值。
3. 如权利要求l所述的存储器单元晶体管，其中所述第二隧道绝 缘层包括下述材料，该材料具有高于第一隧道绝缘层材料和第三隧道 绝缘层材料的介电常数值的介电常数值。
4. 如权利要求l所述的存储器单元晶体管，其中所述第二隧道绝 缘层的所述第二宽度大于所述有源区的所述第一宽度，以便充分地增 加在所述电荷储存层和所述有源区之间的沿所述隧道层侧面边界的边 缘泄漏路径的长度，从而在所述存储器单元晶体管的编程和擦除操作 期间使所述隧道层的边缘区域处的电子或空穴的隧穿最小。
5. 如权利要求l所述的存储器单元晶体管，其中所述第二隧道绝 缘层的所述第二宽度充分地小于所述有源区的第一宽度，从而在所述存储器单元晶体管的编程和擦除操作期间使所述有源区的边缘区域处 的电子或空穴的隧穿最小。
6. 如权利要求l所述的存储器单元晶体管，其中所述有源区的所 述第一宽度大于所述隧道层的所述第二隧道绝缘层的所述第二宽度。
7. 如权利要求l所述的存储器单元晶体管，其中所述有源区的所 述第一宽度小于所述隧道层的所述第二隧道绝缘层的所述第二宽度。
8. 如权利要求l所述的存储器单元晶体管，其中所述电荷储存层 在所述第二延伸方向上具有第三宽度，并且其中所述电荷储存层的所 述第三宽度等于所述有源区的所述第一宽度。
9. 如权利要求l所述的存储器单元晶体管，其中所述电荷储存层 在所述第二延伸方向上具有第三宽度，并且其中所述电荷储存层的所 述第三宽度大于所述有源区的所述第一宽度。
10. 如权利要求1所述的存储器单元晶体管，其中所述电荷储存 层在所述第二延伸方向上具有第三宽度，并且其中所述电荷储存层的 所述第三宽度小于所述有源区的所述第一宽度。
11. 如权利要求1所述的存储器单元晶体管，其中所述电荷储存 层在所述第二延伸方向上具有第三宽度，并且其中所述电荷储存层的 所述第三宽度等于所述隧道层的所述第二隧道绝缘层的所述第二宽 度。
12. 如权利要求1所述的存储器单元晶体管，其中所述电荷储存 层在所述第二延伸方向上具有第三宽度，并且其中所述电荷储存层的 所述第三宽度大于所述隧道层的所述第二隧道绝缘层的所述第二宽度。
13. 如权利要求1所述的存储器单元晶体管，其中所述电荷储存 层在所述第二延伸方向上具有第三宽度，并且其中所述电荷储存层的 所述第三宽度小于所述隧道层的所述第二隧道绝缘层的所述第二宽 度。
14. 如权利要求1所述的存储器单元晶体管，其中所述有源区在 所述第一延伸方向上伸长，并且其中所述第一延伸方向和所述第二延 伸方向相互垂直。
15. 如权利要求1所述的存储器单元晶体管，其中所述第二隧道 绝缘层和所述电荷储存层是相同的材料。
16. 如权利要求1所述的存储器单元晶体管，其中所述第一隧道 绝缘层包括氧化硅，其中所述第二隧道绝缘层包括氮化硅，并且其中 所述第三隧道绝缘层包括氧化硅。
17. 如权利要求1所述的存储器单元晶体管，其中所述阻挡绝缘 层包括开口，并且其中所述控制栅电极通过所述阻挡绝缘层中的所述 开口接触所述电荷储存层。
18. —种半导体存储器器件，包括在衬底中限定的多个有源区，所述有源区中的每个有源区在第一 延伸方向上伸长；所述有源区之间的多个隔离区，所述隔离区在所述第一方向上延 伸；所述隔离区使所述有源区在横向于所述第一方向的第二延伸方向 上相互绝缘；所述多个有源区中的每个有源区上的隧道层，所述隧道层包括第 一隧道绝缘层、所述第一隧道绝缘层上的第二隧道绝缘层和所述第二 隧道绝缘层上的第三隧道绝缘层；所述隧道层上的电荷储存层； 所述电荷储存层上的阻挡绝缘层；以及所述阻挡绝缘层上的控制栅电极，所述控制栅电极在所述第二延 伸方向上伸长，所述有源区在所述第二延伸方向上具有第一宽度，所 述第二隧道绝缘层在所述第二延伸方向上具有第二宽度，所述第二宽 度不同于所述第一宽度；其中在所述第一方向上延伸的所述多个有源区中的每个有源区限 定晶体管串，所述晶体管串包括在串选择晶体管和地选择晶体管之间串联布置的多个存储器单元晶体管，并且其中所述半导体存储器器件 进一步包括字线，所述字线在所述第二方向上延伸并且连接到不同晶体管串 的对应存储器单元晶体管的控制栅电极；以及位线，所述位线在所述第一方向上延伸并且连接到不同晶体管串 的串选择晶体管。
19. 如权利要求18所述的半导体存储器器件，其中每个第二隧道 绝缘层包括下述材料，该材料具有低于第一隧道绝缘层材料和第三隧 道绝缘层材料的带隙值的带隙值。
20. 如权利要求18所述的半导体存储器器件，其中每个第二隧道 绝缘层包括下述材料，该材料具有高于第一隧道绝缘层材料和第三隧 道绝缘层材料的介电常数值的介电常数值。
21. 如权利要求18所述的半导体存储器器件，其中每个第二隧道 绝缘层的所述第二宽度大于所述有源区的所述第一宽度。
22. 如权利要求18所述的半导体存储器器件，其中所述第二隧道 绝缘层的所述第二宽度充分地小于所述有源区的所述第一宽度。
23. 如权利要求18所述的半导体存储器器件，其中所述有源区的所述第一宽度大于所述隧道层的所述第二隧道绝缘层的所述第二宽 度。
24. 如权利要求18所述的半导体存储器器件，其中每个有源区的 所述第一宽度小于所述隧道层的所述第二隧道绝缘层的所述第二宽 度。
25. 如权利要求18所述的半导体存储器器件，其中每个电荷储存 层在所述第二延伸方向上具有第三宽度，并且其中所述电荷储存层的 所述第三宽度等于所述有源区的所述第一宽度。
26. 如权利要求18所述的半导体存储器器件，其中每个电荷储存 层在所述第二延伸方向上具有第三宽度，并且其中所述电荷储存层的 ，所述第三宽度大于所述有源区的所述第一宽度。
27. 如权利要求18所述的半导体存储器器件，其中每个电荷储存 层在所述第二延伸方向上具有第三宽度，并且其中所述电荷储存层的 所述第三宽度小于所述有源区的所述第一宽度。
28. 如权利要求18所述的半导体存储器器件，其中每个电荷储存 层在所述第二延伸方向上具有第三宽度，并且其中所述电荷储存层的 所述第三宽度等于所述隧道层的所述第二隧道绝缘层的所述第二宽 度。
29. 如权利要求18所述的半导体存储器器件，其中每个电荷储存 层在所述第二延伸方向上具有第三宽度，并且其中所述电荷储存层的 所述第三宽度大于所述隧道层的所述第二隧道绝缘层的所述第二宽 度。
30. 如权利要求18所述的半导体存储器器件，其中每个电荷储存层在所述第二延伸方向上具有第三宽度，并且其中所述电荷储存层的 所述第三宽度小于所述隧道层的所述第二隧道绝缘层的所述第二宽 度。
31. 如权利要求18所述的半导体存储器器件，其中每个对应的第 二隧道绝缘层和电荷储存层是相同的材料。
32. 如权利要求18所述的半导体存储器器件，其中所述第一隧道 绝缘层包括氧化硅，其中所述第二隧道绝缘层包括氮化硅，并且其中 所述第三隧道绝缘层包括氧化硅。
33. 如权利要求18所述的半导体存储器器件，其中所述阻挡绝缘 层包括开口，并且其中所述控制栅电极通过所述阻挡绝缘层中的所述 开口接触所述电荷储存层。
34. —种存储器系统，包括 存储器控制器，用于生成命令和地址信号；以及 包括多个存储器器件的存储器模块，所述存储器模块接收所述命令和地址信号，并且作为响应，向至少一个所述存储器器件存储数据 以及从至少一个所述存储器器件检索数据， 其中每个存储器器件包括-在衬底中限定的多个有源区，所述有源区中的每个有源区在第一 延伸方向上伸长；所述有源区之间的多个隔离区，所述隔离区在所述第一方向上延 伸；所述隔离区使所述有源区在横向于所述第一方向的第二延伸方向 上相互绝缘；所述多个有源区中的每个有源区上的隧道层，所述隧道层包括第 一隧道绝缘层、所述第一隧道绝缘层上的第二隧道绝缘层和所述第二 隧道绝缘层上的第三隧道绝缘层；所述隧道层上的电荷储存层；所述电荷储存层上的阻挡绝缘层；以及所述阻挡绝缘层上的控制栅电极，所述控制栅电极在所述第二延 伸方向上伸长，所述有源区在所述第二延伸方向上具有第一宽度，所 述第二隧道绝缘层在所述第二延伸方向上具有第二宽度，所述第二宽 度不同于所述第一宽度；其中在所述第一方向上延伸的所述多个有源区中的每个有源区限 定晶体管串，所述晶体管串包括在串选择晶体管和地选择晶体管之间串联布置的多个存储器单元晶体管，以及其中所述半导体存储器器件进一步包括字线，所述字线在所述第二方向上延伸并且连接到不同晶体管串 的对应存储器单元晶体管的所述控制栅电极；以及位线，所述位线在所述第一方向上延伸并且连接到不同晶体管串 的串选择晶体管。
全文摘要
本发明提供一种具有多层隧道绝缘体的存储器单元晶体管及存储器器件。一种存储器单元晶体管包括有源区，该有源区在第一延伸方向上伸长；该有源区上的隧道层，该隧道层包括第一隧道绝缘层、第一隧道绝缘层上的第二隧道绝缘层和第二隧道绝缘层上的第三隧道绝缘层；隧道层上的电荷储存层；电荷储存层上的阻挡绝缘层；以及阻挡绝缘层上的控制栅电极，该控制栅电极在横向于第一延伸方向的第二延伸方向上伸长，有源区具有第二延伸方向上的第一宽度，第二隧道绝缘层具有第二延伸方向上的第二宽度，第二宽度不同于第一宽度。
文档编号H01L29/792GK101621078SQ200910139658
公开日2010年1月6日 申请日期2009年6月30日 优先权日2008年6月30日
发明者崔正达, 李昌炫 申请人:三星电子株式会社