半导体制造方法

专利名称：半导体制造方法
技术领域：
本发明涉及一种半导体装置，例如集成电路或其部分，尤其涉及形成半 导体装置的栅极结构的方法。
背景技术：
随着科技的进步，晶体管栅极高度逐渐降低。例如，卯纳米工艺中栅极
高度一般为约150nm。相较于32纳米工艺中栅极高度一般为约60nm。栅极 高度通常在多晶硅层沉积时确定，例如在多晶硅栅极或金属栅极技术。然而， 当希望降低栅极高度时会产生数个课题。当栅极高度太低时，相邻于该栅极 结构的基板难以进行例如低剂量漏极(low-dose drain; LDD)或袋状(晕化)区域 的注入工艺。相反地，如果该栅极高度太高，可能发生阴影效应。例如注入 的杂质可能渗入栅极结构的下方。而且，为降低栅极高度所进行的多晶硅蚀 刻时间非常短，例如少于5秒。此蚀刻工艺难以精确控制。 因此，需要一改良方法形成栅极结构。

发明内容
本发明的目的在于提供一种半导体装置的制造方法，以克服上述公知技 术的缺陷。
本发明的实施例提供一种半导体装置的制造方法。于一半导体基板上形 成一栅极结构。上述栅极结构包括多晶硅。于上述基板及上述栅极结构上沉 积一涂层。上述涂层经回蚀露出部分的上述栅极结构。回蚀上述露出的栅极 结构，包括蚀刻多晶硅。
本发明的另一实施例提供一种半导体装置的制造方法。提供一基板，上 述基板包括一栅极结构。上述栅极结构包括一多晶硅层。于上述基板上形成 一涂层。上述涂层经蚀刻后，使上述栅极结构的多晶硅层露出一部分。蚀刻 上述多晶硅层的露出部分。
本发明的另一实施例说明一种半导体装置的制造方法，包括提供一基
4化上述 介电层与上述栅极层，形成一具有第一高度的栅极结构。于上述基板上形成 一涂层，上述涂层围绕上述栅极结构。减少上述涂层的厚度，使上述涂层的 上表面低于上述栅极结构的上表面。蚀刻上述栅极结构，形成第二高度。上 述第二高度较上述第一高度小。
本发明提供的半导体装置的制造方法，可提供一较大的栅极蚀刻工艺容 许度。此外，上述方法使栅极高度根据特定的装置目的而调整，允许在制造 工艺中一个或以上的阶段降低栅极高度，因此可根据特定工艺步骤而调整(例 如避免注入渗透)。


图1显示一实施例的金属栅极结构剖面图。
图2显示一实施例的栅极结构制造方法流程图。 图3-图5显示根据图2的方法步骤的基板的剖面图。 图6显示一实施例的基板剖面图，包括在栅极结构形成后的栅极高度降 低步骤。
图7显示一实施例的基板剖面图，包括在应变区形成后的栅极高度降低 步骤。
图8显示一实施例的基板剖面图，包括在间隔元件形成后的栅极高度降 低步骤。
图9显示一实施例的基板剖面图，包括在接触层形成后的栅极高度降低 步骤。
其中，附图标记说明如下-
100半导体装置 210步骤
102基板 302基板
104金属栅极结构 304浅沟隔离结构
106界面层 306第一装置区
108高介电系数的介电层 308第二装置区
110覆盖层 310应变区
112金属层 312栅极结构 5200方法 202步骤 204步骤 206步骤 208步骤
114多晶硅层 116间隔元件
314涂层 600装置 700装置 800装置
802间隔元件
900装置 902接触层
具体实施例方式
本发明涉及在一基板上形成一半导体装置，尤其涉及制造半导体装置的 栅极结构(例如场效应晶体管(FET)装置的栅极)。以下揭示提供实施本发明不
同特征的多个不同实施例。以下使用的构成要件及排列的特定实施例为简化 本发明。当然，这些仅为实施例，不限定本发明范围。而且，本发明内容可 能在不同实施例中重复相同数字及/或字母代号。此重复是为了简化及明确说 明，并非指定不同实施例及/或结构间的关系。而且，包括叙述第一层或结构 "位于"、"覆盖"或类似的叙述于第二层或结构，这些用词包括该第一及第二 层为直接接触及有一或多个膜层或结构介于该第一及第二层。此述实施例详 细关于多晶硅栅极及/或包括多晶硅的金属栅极，但是也可有其他的实施例。
如图1显示一半导体装置100。该装置100包括一金属栅极结构104， 形成于一基板102上。上述金属栅极结构104包括一界面层106、 一高介电 系数的介电层108、 一覆盖层IIO、 一金属层112、及一多晶硅层114。间隔 元件116形成于该金属栅极结构104的侧壁上。
本发明一实施例中，基板102包括一结晶结构的硅基板(例如晶片)。另 一实施例中，基板102可包括其他元素半导体，例如锗及钻石。另一实施例 中，基板102可包括化合物半导体，例如碳化硅、砷化锗、砷化铟、或磷化 铟。根据设计需求(例如p-型基板或n-型基板)，基板102可包括多种掺杂结 构。而且，基板102可包括外延层(epi层)，可具有应变以提升性能，及域 可包括绝缘体上覆硅(SOI)的结构。
界面层106可包括硅、氮、氧、及/或其他适当组成份。在本发明一实施 例中，界面层106包括氧化硅。界面层106可使用热氧化、原子层沉积(ALD)、及/或其他适当工艺而形成。
高介电系数的介电层108可包括一高介电系数的材料(例如，相较于传统 的氧化硅介电层)。高介电系数的介电层108可作为栅极结构104的栅极介电 层。该栅极介电层108包括高介电系数材料。在本发明一实施例中，高介电 系数材料包括氧化铪(HfQ2)。其他高介电系数的介电材料，包括氧化铪硅 (HfSiO)、氧氮化铪硅(HfTiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪 锆(HfZrO)、此等组合、及/或其他适当材料。高介电系数的介电层108可使 用ALD、化学气相沉积法(例如MOCVD)、物理气相沉积法(PVD)、及/或其 他适当工艺而形成。
覆盖层110可包括一金属氧化层，例如1^203、 DyO、 A1203、及/或其他 适当组合物。在本发明一实施例中，覆盖层110可对栅极结构104的功函数 作出贡献。
金属层112作为栅极结构104的金属栅电极(例如功函数)。上述金属层 112包括一层或以上，包括Ti、 TiN、 TaN、 Ta、 TaC、 TaSiN、 W、 WN、 MoN、 MoON、 Ru02、及/或其他适当材料。上述金属层112可包含一层或 以上，以PVD、化学气相沉积法(CVD)、 ALD、电镀、及/或其他适当工艺形 成。沉积金属的例子，包括p-型金属材料及n-型金属材料。p-型金属材料包 括例如铷、钯、铂、钴、镍、及导电性金属氧化物、及/或其他适当材料的组 合物。N-型金属材料包括例如铪、锆、钛、钽、铝、碳化金属(例如碳化铪、 碳化锆、碳化钛、碳化铝)、铝化物(aluminide)、及/或其他适当材料的组合物。
多晶硅层114设置于金属层U2上。多晶硅层114可包括多晶硅(例如有 掺质或无掺质)。多晶硅层114可借由例如CVD工艺，包括等离子体辅助化 学气相沉积、低压化学气相沉积、及/或其他适当工艺而形成。栅极结构104 可借由重复一种或以上的工艺形成，此工艺例如光刻工艺提供一掩模元件及 使用该掩模元件蚀刻。上述的光刻工艺例如感光材料的沉积(例如光致抗蚀 剂)、软烤、曝光、及显影。在本发明一实施例中，使用一硬罩层以图案化栅 极结构104中的一层或以上层。
间隔元件116形成于栅极结构104的侧壁上。间隔元件116可由氧化硅、 氮化硅、氧氮化硅、碳化硅、掺氟硅酸盐玻璃(FSG)、低介电系数的介电材 料、及/或其他适当材料而形成。间隔元件116可具有多层结构，例如包括一
7层或以上的衬层。上述衬层可包括介电材料，例如氧化硅、氮化硅、及/或其
他适当材料。上述间隔元件116可经由沉积适当的介电材料及蚀刻该材料形 成上述间隔元件116。
图2说明一栅极结构的制造方法200的一实施例。图3、图4及图5提 供对应方法200步骤中的装置例。方法200开始于步骤202，提供一基板。 该基板实质上相似于前述图1所示的基板102。关于图3的实施例，提供基 板302。基板302实质上相似于前述图1所示的基板102。基板302包括多 个浅沟隔离(STI)结构304。浅沟隔离(STI)结构304界定第一元件区306及第 二元件区308。浅沟隔离(STI)结构304可包括氧化硅、氮化硅、氧氮化硅、 掺氟硅酸盐玻璃(FSG)、及/或低介电系数的介电材料。其他隔离方法及/或结 构可取代或额外增加于浅沟隔离(STI)。浅沟隔离(STI)结构304可经由反应性 离子蚀刻(RIE)上述基板302形成沟槽的工艺而形成，然后在上述沟槽中以沉 积工艺填入绝缘材料，并以化学机械研磨(CMP)工艺将之平坦化。本发明一 实施例中，第一元件区306与p沟道金属氧化物半导体场效应晶体管(pMOS) 装置相关。本发明一实施例中，上述第二元件区与n-沟道金属氧化物半导体 场效应晶体管(nMOS)装置相关。然而，任何构成方式皆有可能。
基板302也可包括应变区310。应变区310提供基板302增加的电子或 空穴迁移率。因此，应变区310可改良该元件及其相关的元件的表现。本发 明一实施例中，应变区310形成于元件的源/漏极区，例如PMOS元件。应 变区310可包括SiGe。上述SiGe区可由外延生长工艺形成。应变区310相 邻于栅极结构312，与该栅极结构312具有一距离，参考方法200的步骤204。 应变区310可使用牺牲的、虚置的间隔元件控制应变区310的形成位置。任 一实施例中，也可省略上述应变区310。
上述方法200然后进行至步骤204，步骤204包括多晶硅的栅极结构形 成于基板上。应注意上述步骤202中所述的一个或以上的结构可于栅极结构 之后形成。上述形成的栅极结构可包括一多晶硅栅极(例如多晶硅栅电极)或 金属栅极结构(例如包括一覆盖金属功函数层的多晶硅层)。关于图3的实施 例，形成一栅极结构312。上述栅极结构312实质上相似于上述图1的栅极 结构104。栅极结构312包括多晶硅层。该多晶硅层可为上述栅极结构312 的顶层，或在该多晶硅层上设有一硬罩层。栅极结构312包括一厚度T1。根据本发明一实施例，该多晶硅层可为约800A，但不限于此。本发明一实施 例中，T1为约800A。在另一实施例中，T1为约700A。
方法200然后进行至步骤206，于基板上形成一涂层。此涂层可为一层 材料覆盖层，沉积于基板上。此涂层可包括光致抗蚀剂、氧化物(例如氧化硅)、 及/或其他适当材料。上述涂层包括一可自基板上移除的材料。请参照图3的 实施例，涂层314位于基板上。涂层314可经由例如化学气相沉积法(CVD)、 旋转涂布法、及/或其他适当工艺而形成。本发明一实施例中，涂层314包括 一光致抗蚀剂(n-型或p-型)。涂层314可经旋转涂布工艺沉积。
方法200然后进行至步骤208，蚀刻涂层。此处的步骤208可为上述涂 层的回蚀步骤(etch-back process)。此蚀刻工艺可包括湿蚀刻及/或干蚀刻工 艺。本发明一实施例中，干蚀刻工艺包括02及HBr蚀刻剂。此蚀刻减少上 述涂层的厚度。此蚀刻可进行到上述涂层具有一厚度，此厚度使上述步骤204 所述的部分栅极结构未被上述涂层保护(例如暴露出来)。上述栅极结构的未 保护部分包括至少一部分的多晶硅层。换句话说，蚀刻上述涂层，使上述涂 层的上表面低于上述栅极结构的上表面。如图4的实施例，上述涂层314被 回蚀。部分的栅极结构312未被保护(例如自该涂层延伸出来)。
方法200然后进行至步骤210，蚀刻栅极结构。特别是，蚀刻栅极结构 中的多晶硅层。此步骤可称为多晶硅回蚀工艺。此多晶硅回蚀工艺可包括湿 蚀刻及/或干蚀刻。蚀刻剂例如包括CF4、 CH2F2、 HBr、及/或其他适当蚀刻 剂。使用的蚀刻剂对涂层314具有选择性，使涂层314在多晶硅回蚀工艺中 被蚀刻最少。本发明一实施例中，步骤208及步骤210为临场进行(例如在相 同机台或腔室中，不移动基板)。步骤210可包括蚀刻(例如移除)覆盖栅极结 构中多晶硅层的硬罩层。如图5的实施例，蚀刻栅极结构312，降低高度。 栅极结构312经回蚀后，包括一高度H2，高度H2小于如图3所述的高度 Hl。本发明一实施例中，高度H2为约60nm。另一实施例中，高度H2为约 50nm。 H2的实施例仅为例子(例如应用于32nm的节点(technology node))，
任何厚度皆有可能。
方法200可进行包括例如移除上述涂层、形成额外的构造，例如源/漏极 区、间隔元件、接点、内连线、内层的介电层、及/或其他适当构造的步骤。
方法200可在制造工艺的任一时点进行。而且，上述方法200或其部分可在制造工艺的多个时点进行。因此，上述栅极结构的高度，特别是上述栅 极结构的多晶硅层可在该制造工艺的数个时点修改(例如降低)。因此制造工 艺中包括界定多重高度的栅极结构。每一高度可依其适合的相关工艺步骤来 决定。例如，上述栅极结构可包括形成栅极结构时的第一高度、形成间隔物 时的第二高度、形成接点时的第三高度等，以此类推。
因此，本发明提供一方法，使多晶硅的厚度在形成一栅极结构或其部分 后，经由回蚀工艺修改而形成。上述多晶硅的厚度可经由回蚀上述栅极结构 的多晶硅层而修改，并保护基板的残余部分避免被蚀刻。所需要的栅极结构 高度可经由调整该栅极结构厚度的多晶硅层而调整。上述回蚀工艺可提供于
半导体装置制造工艺的多个阶段，例如图6、图7、图8及图9所示。
显然上述方法200具有多个优点。上述方法200提供一制造方法，不需 改变多晶硅沉积工艺(例如工艺配方)。而且，可不修改多晶硅的蚀刻工艺参 数。上述方法200可提供一较大的栅极蚀刻工艺容许度。此外，上述方法200 使栅极高度根据特定的装置目的而调整。上述方法200允许在制造工艺中降 低栅极高度，因此可根据特定工艺步骤而调整(例如避免注入渗透)。上述以 外的其他益处也可被认定。
关于图6、图7、图8及图9所示的实施例，分别包括装置600、 700、 800及900。上述装置600、 700、 800及900显示在一半导体制造工艺中不 同工艺阶段的半导体装置。上述装置600、 700、 800及900还显示提供上述 方法200或其部分的工艺阶段。B卩，上述装置600、 700、 800及900说明可 发生上述栅极结构高度修改的工艺阶段。装置600、 700、 800及900仅为实 施例，并不以此为限。上述装置600、 700、 800及900显示一回蚀过的涂层， 如上述方法200的步骤206及208。如上述方法200的步骤210所述，装置 600、 700、 800及900的栅极结构可进行回蚀及/或上述回蚀可为上述装置之 后的工艺步骤。
如图6的装置600，显示一在栅极结构形成后的工艺阶段中所进行的回 蚀工艺(例如在图案化该栅极结构之后)。装置600完成栅极结构中的多晶硅 层蚀刻(例如图案化)。图6显示基板302、 STI结构304、栅极结构312、及 涂层314，参考图3、图4及/或图5说明。上述涂层314被回蚀，露出部分 的栅极结构312。如图7的装置700，显示在基板上形成应变区后的工艺阶段进行回蚀工 艺。装置700已完成的工艺阶段包括栅极结构的蚀刻(图案化)及形成相邻于 一个或以上的栅极结构的应变区。图7显示基板302、 STI结构304、栅极结 构312、应变区310、及涂层314，参考图3、图4及/或图5说明。上述涂层 314被回蚀，露出部分的栅极结构312。上述应变区310位于上述涂层314 的下方。
如图8的装置800，显示在间隔元件形成后的工艺阶段进行回蚀工艺。 装置800已完成的工艺阶段包括栅极结构的蚀刻(图案化)及形成相邻于栅极 结构的间隔元件。图8显示基板302、 STI结构304、栅极结构312、应变区 310、间隔元件802、及涂层314，参考图3、图4及/或图5说明。间隔元件 802实质上相似于如图1所示的间隔元件116。涂层314被回蚀，露出部分 的栅极结构312。本发明一实施例中，基板302包括LDD及/或袋状注入区(例 如在涂层314沉积前形成，回蚀工艺之后形成)。
如图9的装置900，显示在基板上形成接触层后的工艺阶段进行回蚀工 艺。装置900已完成的工艺阶段包括栅极结构的蚀刻(图案化)、源/漏极区的 形成、及接触层结构的形成。图9显示基板302、 STI结构304、栅极结构 312、应变区310、接触层902、及涂层314，参考图3、图4及/或图5说明。 涂层314被回蚀，露出部分的栅极结构312。接触层902可提供与形成于基 板302上的源/漏极区的电性连接。接触层902可包括硅化镍.、硅化钴、硅化 钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯、或其组合。接触层902可 经由自我对准硅化(salicide; self-aligned silicide)工艺，形成于源/漏极区上。 上述源/漏极区可根据需要的晶体管结构，在基板302注入p-型或n-型掺质 或杂质而形成。源/漏极结构可经由包括光刻剂数、离子注入、扩散、及/或 其他适当工艺的方法而形成。本发明一实施例中，装置的源/漏极结构形成于 应变区内，例如应变区310。
其他发生栅极结构回蚀工艺的工艺阶段，包括在LDD注入后(例如在形 成间隔物前)、在源/漏极注入后(例如在接触层形成前)、及/或不同的其他工 艺阶段。
装置600、 700、 800及900显示栅极结构的高度可在半导体装置制造中 的数个阶段被修改(例如降低)。本发明一实施例中，装置中的栅极结构高度
ii可在制造工艺中的两个或以上的阶段被修改。
虽然前述说明显示及描述一个或以上的实施例，但本领域普通技术人员 将可了解，在不偏离本发明揭示的精神及范围下，可有形式上及细节上的改 变。因此，本发明的权利要求应在符合本发明所揭示的内容下广义地解释。
权利要求
1.一种半导体装置的制造方法，包括于一半导体基板上形成一栅极结构，其中上述栅极结构包括多晶硅；于上述基板及上述栅极结构上沉积一涂层；回蚀上述涂层，使部分的上述栅极结构露出；以及回蚀上述露出的栅极结构，其中回蚀上述露出的栅极结构包括蚀刻多晶硅。
2. 如权利要求1所述的半导体装置的制造方法，其中形成上述栅极结构 包括形成一高介电系数的介电层；于上述高介电系数的介电层上形成一金属层，其中上述金属层提供上述 栅极结构的功函数；以及于上述金属层上形成一多晶硅层。
3. 如权利要求2所述的半导体装置的制造方法，其中上述回蚀露出的栅 极结构及回蚀涂层为临场进行。
4. 如权利要求1所述的半导体装置的制造方法 抗蚀剂。
5. 如权利要求1所述的半导体装置的制造方法 供一降低的栅极高度。
6. 如权利要求1所述的半导体装置的制造方法 蚀刻移除一硬罩层。
7. 如权利要求1所述的半导体装置的制造方法 材料。
8. 如权利要求1所述的半导体装置的制造方法 之前，形成一相邻于上述栅极结构的应变区。
9. 如权利要求1所述的半导体装置的制造方法 之前，形成一相邻于上述栅极结构的间隔元件。
10. 如权利要求1所述的半导体装置的制造方法，还包括在形成上述涂 层之前，形成一接触层。
11. 如权利要求1所述的半导体装置的制造方法，还包括在形成上述涂,其中上述涂层包括光致 ，其中上述蚀刻多晶硅提 ，还包括自上述栅极结构 ，其中上述涂层包括氧化 ，还包括在形成上述涂层 ，还包括在形成上述涂层层之前，注入源极区或漏极区。
12. —种半导体装置的制造方法，包括 提供一基板；于上述基板上沉积一介电层； 于上述介电层上沉积一栅极层；图案化上述介电层及上述栅极层，形成一具有第一高度的栅极结构； 于上述基板上形成一涂层，上述涂层围绕上述栅极结构； 减少上述涂层的厚度，使上述涂层的上表面低于上述栅极结构的上表 面；以及蚀刻上述栅极结构，其中蚀刻上述栅极结构形成一第二高度，上述第二 高度小于上述第一高度。
13. 如权利要求12所述的半导体装置的制造方法，其中蚀刻上述栅极结 构包括蚀刻多晶硅。
14. 如权利要求12所述的半导体装置的制造方法，其中上述栅极结构为 一高介电系数的金属栅极结构。
15. 如权利要求12所述的半导体装置的制造方法，其中减少上述涂层的 厚度包括干蚀刻工艺。
全文摘要
本发明提供一种半导体制造方法，该方法包括在制造工艺中界定及/或修改栅极结构高度的步骤。上述栅极高度可在制造工艺中一个或以上的阶段，借由蚀刻包含于上述栅极结构中的多晶硅层的一部分而修改(例如降低)。本发明的方法包括于基板上形成一涂层，且该涂层覆盖上述栅极结构。上述涂层经回蚀而露出部分的上述栅极结构。上述栅极结构(例如多晶硅)经回蚀而降低该栅极结构的高度。本发明的制造方法可提供一较大的栅极蚀刻工艺容许度。此外，上述方法使栅极高度根据特定的装置目的而调整，允许在制造工艺中不同的阶段降低栅极高度。
文档编号H01L21/28GK101673677SQ20091016915
公开日2010年3月17日 申请日期2009年9月11日 优先权日2008年9月12日
发明者林志忠, 林日泽, 林毓超, 林益安, 陈嘉仁, 陈昭成, 黄国泰 申请人:台湾积体电路制造股份有限公司