专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置及其制造方法，尤其涉及一种具有金属栅极 堆叠结构的半导体装置及其制造方法。
背景技术：
当例如金属氧化物半导体场效应晶体管(MOSFET)的半导体元件历经不 同技术世代的尺寸微缩后，使用高介电常数(highk)介电材料和金属来形成栅 极堆叠结构。在形成上述半导体元件时，调整金属层使其具有适当的功函数， 以使上述半导体元件达到想要的起始电压(threshold voltage, Vt)。 一般而言， 利用调整整个栅极区的功函数，来控制和操纵起始电压。当利用于半导体元 件的通道区注入掺质的方式以调整半导体元件的起始电压时，较佳可调整为 能带边缘的功函数值，使短通道效应得到良好的控制。然而，控制短通道效 应和起始电压目标值两者不能各别调整，且控制短通道效应和起始电压目标 值的两个目的不能同时达成。因此，在此技术领域中，有需要一种半导体装 置及其制造方法，以增加调整短通道效应和起始电压的自由度。
发明内容
有鉴于此，本发明的一实施例提供半导体装置及其制造方法。本发明一 实施例的半导体装置包括一半导体基板，其具有一源极区和一漏极区，上述 半导体基板定义从上述源极区至上述漏极区的一第一尺寸； 一栅极堆叠结 构，设置于上述半导体基板上，且水平地部分介于上述源极区和上述漏极区 之间。上述栅极堆叠结构包括一第一金属物，设置于上述高介电常数介电层 上，上述第一金属物具有一第一功函数且定义平行于上述第一尺寸的一第二 尺寸； 一第二金属物，其具有不同于上述第一功函数的一第二功函数且定义 平行于上述第一尺寸的一第三尺寸，上述第三尺寸小于上述第二尺寸。
本发明的另一实施例提供一种半导体装置。上述半导体装置包括一高介电常数介电层，设置于一半导体基板上； 一第一金属物，设置于上述高介电 常数介电层上； 一第二金属物，其具有不同于上述第一功函数的一第二功函 数且嵌入上述第一金属物中； 一栅极，设置于上述第二金属物上。
本发明的又一实施例提供一种半导体装置的制造方法，上述半导体装置 具有多个金属栅极堆叠结构，上述方法包括于一半导体基板上形成一高介电 常数介电层；于上述高介电常数介电层上形成一第一金属层；于上述第一金 属层上形成一虚设栅极；图案化上述虚设栅极、上述第一金属层和上述高介 电常数介电层，以形成一虚设栅极堆叠结构，以使一第一金属物水平地突出 于多个通道边缘；于上述半导体基板中形成一轻掺杂漏极物；于上述虚设栅 极堆叠结构的侧壁上形成一间隙壁；形成一源极区和一漏极区；于上述半导 体基板上形成一层间介电层；对上述半导体基板进行一化学机械研磨工艺； 移除上述虚设栅极，以形成一栅极沟槽；于上述栅极沟槽上形成一第二金属 物；以及于上述第二金属物上形成一栅极。
本发明提供的半导体装置及其制造方法能够增加调整短通道效应和起 始电压的自由度。
图1为本发明实施例的具有金属栅极结构的半导体装置的制造方法的工 艺流程图。
图2至图4为依据本发明不同实施例的具有金属栅极结构的半导体装置 的剖面图。
图5至图10为依据本发明一实施例的具有金属栅极结构的半导体装置 的制造方法的工艺剖面图。
图11至图14为依据本发明另一实施例的具有金属栅极结构的半导体装 置的制造方法的工艺剖面图。
其中，附图标记说明如下
100方法；
102、 104、 106、 108、 110、 112步骤; 200、 206半导体装置； 210半导体基板；212高介电常数介电层;
214阻挡层；
216前栅极金属物；
218后栅极金属物；
220栅极；
226虚设栅极层；
228轻掺杂漏极区；
230间隙壁；
232源/漏极区；
234层间介电层；
236栅极沟槽；
238后栅极金属物；
240栅极；
242密封间隙壁。
具体实施例方式
以下以各实施例详细说明并伴随着
的范例，作为本发明的参考 依据。在附图或说明书描述中，相似或相同的部分皆使用相同的附图标记。 且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者， 附图中各元件的部分将以分别描述说明之，值得注意的是，图中未示出或描 述的元件，为所属技术领域中普通技卞人员所知的形式，另外，特定的实施 例仅为公开本发明使用的特定方式，其并非用以限定本发明。
图2至图4为依据本发明不同实施例的具有金属栅极结构的半导体装置 200的剖面图。上述半导体装置200包括一半导体基板210。上述半导体基 板210可包括硅。上述半导体基板210还可包括例如浅沟槽隔离物(STI)的不 同隔离物、例如源极、漏极、轻掺杂漏极(LDD)的不同掺杂物以及介于上述 源极和漏极之间的一通道区(channel region)。
半导体装置200还包括一栅极堆叠结构，上述栅极堆叠结构形成于半导 体基板210上，且位于通道区上。上述栅极堆叠结构包括一高介电常数(high k)介电层212。可利用例如原子层沉积(ALD)法的适合工艺形成高介电常数(highk)介电层212。其他形成高介电常数(highk)介电层212可包括金属有机 化学气相沉积(MOCVD)法、物理气相沉积(PVD)法、紫外线-臭氧氧化法 (UV-Ozone oxidation)或分子束外延法(MBE)。在一实施例中，高介电常数 (highk)介电层212可包括Hf02。在其他实施例中，高介电常数(highk)介电 层212可包括金属氮化物、金属硅化物或其他金属氧化物。
上述栅极堆叠结构可额外包括设置于上述高介电常数(highk)介电层212 上的一阻挡层(或称为覆盖层(capping layer))214。上述阻挡层214介于上述高 介电常数介电层212和金属栅极层之间。上述阻挡层214可包括氧化镧 (LaO)。在其他实施例中，上述阻挡层214可包括例如氧化铝(^203)的其他 适合的材料。
上述栅极堆叠结构还可包括利用一前栅极方式(gate-first method)形成的 一前栅极金属物(gate-first metal feature)(可称为GF金属或第一金属物)216。 上述前栅极金属物216具有一第一功函数。在一实施例中，上述前栅极金属 物216的第一功函数接近于能带的带隙中间值(midgap)。在一实施例中，上 述前栅极金属物216可包括氮化钛(TiN)。在另一实施例中，上述前栅极金属 物216可包括经过调整以具有第一功函数的氮化钽(TaN)、氮化钼(TaMo)、 钨(W)、碳化钽(TaC)、 TaCN、氮化钽(TaN)、氮化铝钛(TiAIN)或其组合。在 另一实施例中，上述前栅极金属物216可包括掺杂例如氧和/或氮的掺质的金 属。可利用物理气相沉积(PVD)法或其他适合的方式形成上述前栅极金属物 216。
上述栅极堆叠结构还可包括利用一后栅极方式(gate-last method)形成旳 一后栅极金属物(gate-last metal feature)(可称为GL金属或第二金属物)218。 上述后栅极金属物218具有不同于第一功函数的一第二功函数。在一实施例 中，上述后栅极金属物218的第二功函数接近于能带的带隙边缘值(band edge)。在一实施例中，上述后栅极金属物218可包括具有不同氮浓度的氮化 钛(TiN)。在另一实施例中，上述后栅极金属物218可包括经过调整以具有第 二功函数的氮化钽(TaN)、氮化钼(TaMo)、钨(W)、碳化钽(TaC)、 TaCN、氮 化钽(TaN)、氮化铝钛(TiAIN)或其组合。在另一实施例中，上述后栅极金属 物218可包括掺杂例如氧和/或氮的经过调整以具有第二功函数的掺质的金 属。可利用物理气相沉积(PVD)法或其他适合的方式形成上述后栅极金属物218。
上述栅极堆叠结构还可包括设置在后栅极金属物218上的一栅极220。 上述栅极220可包括一导电金属。在一实施例中，栅极220可包括钨。在其 他实施例中，栅极220可包括铝或其他适合的金属。可利用物理气相沉积 (PVD)法或例如电镀(plating)的其他适合的方式形成栅极220。
前栅极金属物216和后栅极金属物218的配置会使前栅极金属物216突 出于栅极堆叠结构，且邻接于通道区的边缘。后栅极金属物218可嵌入前栅 极金属物216的突出部分，且位于基板的通道区的上方。后栅极金属物218 可部分介于前栅极金属物216的突出部分之间。利用上述配置，可调整具有 第一功函数的前栅极金属物216以控制半导体装置的起始电压(threshold voltage)。可调整具有第二功函数的后栅极金属物218以抑制短通道效应(short channel effect) o
在如图2所示的一实施例中，前栅极金属物216可实质上不固定于后栅 极金属物218与其下方的材料层(在本例中为阻挡层)之间。在如图3所示的 其他实施例中，后栅极金属物218可部分嵌入前栅极金属物216中，以使前 栅极金属物216的一部分介于后栅极金属物218与其下方的材料层(在本例中 为阻挡层)之间。在如图4所示的其他实施例中，为了保护栅极堆叠结构，于 栅极堆叠结构的侧壁上形成一密封间隙壁224，且位于前栅极金属物216的 突出部分的上方，并且密封上述栅极堆叠结构。
半导体装置200还可包括其他元件。举例来说，栅极堆叠结构可包括例 如薄氧化硅层的一界面房，其介于半导体基板210和高介电常数介电层212 之间。可利用原子层沉积(ALD)法或热氧化(thermal oxidation)法形成上述薄 氧化硅层。在一实施例中，半导体装置200可为一场效应晶体管(FET)。在 另一实施例中，半导体装置200可为具有金属栅极堆叠结构的一金属氧化物 半导体场效应晶体管(MOSFET)。上述栅极堆叠结构可包括具有调整至通道 边缘的第一功函数的第一金属物和具有调整至通道区的第二功函数的第二 金属物。
图1为本发明实施例的具有金属栅极结构的半导体装置的制造方法100 的工艺流程图。图5至图10为依据本发明一实施例的具有金属栅极结构的 半导体装置206的制造方法的工艺剖面图。图11至图14为依据本发明另一
8实施例的具有金属栅极结构的半导体装置的制造方法的工艺剖面图。制造图
1、图5至图14所示的半导体装置200或206的方法100描述如后。
请参考图1和图5，方法100起始于步骤102，在步骤102中，于半导 体基板210上形成不同栅极金属层。上述半导体基板210可包括硅。在另一 实施例中，上述半导体基板210可包括锗、硅锗或其他适合的半导体材料。 其他实施例中，上述半导体基板210可包括钻石、碳化硅(silicon carbide)、 砷化锗(gallium arsenic)、 GaAsP、 AlInAs、 AlGaAs、 GalnP或其他适合的组 合的其他半导体材料。
在一实施例中，于半导体基板210上形成一高介电常数介电层212。可 利用例如原子层沉积(ALD)法的一适合工艺形成的一高介电常数(high k)介 电层212。其他形成高介电常数(highk)介电层212可包括金属有机化学气相 沉积(MOCVD)法、物理气相沉积(PVD)法、紫外线-臭氧氧化法(UV-Ozone oxidation)或分子束外延法(MBE)。在一实施例中，高介电常数(highk)介电层 212可包括HfQ2。在其他实施例中，高介电常数(high k)介电层212可包括 金属氮化物、金属硅化物或其他金属氧化物。
可于上述高介电常数(high k)介电层212上形成一阻挡层(或称为覆盖层 (capping layer))214。在一实施例中，阻挡层214可包括氧化镧(LaO)。在其他 实施例中，上述阻挡层214可包括例如氧化铝(Al203)的其他适合的材料。
可于上述阻挡层214上形成的一第一金属物(可称为前栅极金属物或GF 金属物)216。可利用物理气相沉积(PVD)法或其他适合的方式形成第一金属 物216。第一金属物216可包括氮化钜(TaN)。在另一实施例中，第一金属物 216可包括氮化钽(TaN)、氮化钼(TaMo)、钨(W)、碳化钽(TaC)、 TaCN、氮 化钽(TaN)、氮化铝钛(TiAIN)或其组合。第一金属物216具有一第一功函数， 其值接近于能带的带隙中间值(midgap)。
于第一金属物216上形成一虚设栅极层226。在一实施例中，虚设栅极 层226可包括多晶硅。可于半导体基板210上形成一界面层(interfacial layer, IL)，且介于半导体基板210和高介电常数(high k)介电层212之间。在一实 施例中，上述界面层可包一薄氧化硅层。上述界面层于形成高介电常数介电 层212之前形成于半导体基板210上。可利用原子层沉积(ALD)法或热氧化 (thermal oxidation)法形成上述薄氧化硅层。进行方法100的步骤104，如图6所示，图案化上述不同栅极材料层， 以形成一虚设栅极堆叠结构。在一实施例中，可于上述多层金属栅极叠层上 形成一图案化光致抗蚀剂层。上述图案化光致抗蚀剂层形成于栅极材料层 上，且作为形成虚设栅极堆叠结构的掩模。在本例中，图案化光致抗蚀剂层 形成于虚设栅极层226上。可利用光刻工艺形成图案化光致抗蚀剂层。在一 实施例中，光刻工艺可包括光致抗蚀剂涂布、软烤、光掩膜对准、曝光、曝 光后烘烤、光致抗蚀剂显影、浸润和硬烤。可使用例如无光掩膜光刻工艺、 电子束写入法、离子束写入法或分子拓印等方式应用或取代上述光刻曝光工 艺。在其他实施例中，可形成一图案化硬掩模，作为图案化虚设栅极堆叠结 构的掩模。在本例中，于半导体基板210上沉积一硬掩模层。然后利用一图 案化光致抗蚀剂层，进行一光刻工艺和一蚀刻工艺，图案化上述硬掩模层。
利用一第一蚀刻工艺，移除位于图案化掩模(图案化光致抗蚀剂或图案化 硬掩模)的开口中的虚设栅极层226、第一金属物216和高介电常数介电层 212。在一实施例中，利用干蚀刻工艺作为第一蚀刻工艺。在一实施例中， 上述干蚀刻工艺利用含氟等离子体以移除多晶硅。举例来说，蚀刻气体可包 括CF4。在其他实施例中，第一蚀刻工艺可包括多重蚀刻步骤以蚀刻栅极材 料层。在另一实施例中，如果阻挡层存在的话，第一蚀刻工艺也可蚀刻上述 阻挡层。
己形成的虚设栅极堆叠结构可包括第一金属物216的一突出金属部分， 其突出于如图6所示的虚设栅极堆叠结构。在一实施例中，可进行一第二蚀 刻工艺^形成上述突出金属部分。在一实施例中，第二蚀刻工艺可包括湿蚀 刻工艺，以选择性移除虚设栅极层226，使虚设栅极层226向内收縮且暴露 出上述突出金属部分。
进行方法100的步骤106，如图7所示，形成不同的晶体管元件。利用 虚设栅极堆叠结构作为离子注入掩模，进行一离子注入工艺，以形成一轻掺 杂漏极(LDD)区228。如图11所示，可于虚设栅极堆叠结构的侧壁上形成一 密封间隙壁242以密封且保护高介电常数介电层212和第一金属物216。
然后，可利用常用的工艺，于虚设栅极堆叠结构的侧壁上(如果密封间隙 壁存在的话，于密封间隙壁的侧壁上)形成一间隙壁230。举例来说，间隙壁 230可包括利用化学气相沉积(CVD)工艺和干蚀刻工艺形成的氮化硅。接着，
10利用另一离子注入工艺，于半导体基板210中形成源/漏极区232。
进行方法100的步骤108，如图8所示，于半导体基板210上形成层间 介电层(ILD)234。层间介电层(ILD)234可包括氧化硅、低介电常数材料层或 其他适合的介电材料，且可利用化学气相沉积(CVD)法或其他适合的方法形 成层间介电层234。举例来说，可利用高密度等离子体化学气相沉积(CVD) 法形成层间介电层234。层间介电层234沉积于介于多层栅极堆叠结构之间 的半导体基板210上，且位于虚设栅极堆叠结构上。
进行方法100的步骤110，进行化学机械研磨(CMP)工艺，以研磨层间 介电层234，且降低层间介电层234的厚度，以暴露虚设栅极层226。如果 存在硬掩模层的话，上述化学机械研磨工艺也可移除上述硬掩模层，或者可 使用一额外的湿蚀刻工艺，以选择性移除上述硬掩模层。
进行方法100的步骤112，形成一后栅极金属物(gate-last metal feature)238和一栅极240。首先，如图9所示，利用蚀刻工艺移除虚设栅极 层226，以形成一栅极沟槽236。接着，于栅极沟槽236中形成一后栅极金 属物(可称为第二金属物或GL金属物)238。上述后栅极金属层238沉积于栅 极沟槽236的底部，且也可形成于栅极沟槽236的侧壁上。在一实施例中， 后栅极金属层238形成于第一金属物216上。在另一实施例中，可利用额外 的蚀刻工艺或利用移除虚设栅极层226的相同的蚀刻工艺移除部分第一金属 物216。部分移除位于栅极沟槽236中的第一金属物216，以降低位于栅极 沟槽236中的第一金属物216的厚度。在另一实施例中，可利用额外的蚀刻 工艺完全移除位于栅极沟槽236中的第一金厚物216，以暴露其下的材料层 (高介电常数介电层212或阻挡层214)。在本例中，保留第一金属物216的 突出部分且嵌入于间隙壁230(或密封间隙壁)中。然后，如图10所示，后栅 极金属层238嵌入于第一金属物216。于后栅极金属层238上形成栅极240， 且填入栅极沟槽236中。栅极240可包括例如钨、铝或其他适合材料的导电 材料。之后进行另一化学机械研磨(CMP)工艺，以研磨半导体基板210，且 移除多余的栅极240、形成于栅极堆叠结构上的后栅极金属层238和层间介 电层234。图5、图6、图11至图14为类似于方法100的本发明其他实施例 的半导体装置206的制造方法的工艺剖面图。在本例中，于栅极堆叠结构的 侧壁上额外形成密封间隙壁242。虽然图未显示，可利用其他的工艺步骤形成例如n井区和p井区的不同 的掺杂区和例如多层内连线结构(MLI)的元件。在一实施例中，可另外形成 多层内连线结构(MLI)。上述多层内连线结构可包括例如常见的介层孔或接 触孔的垂直内连线结构，以及例如金属线的水平内连线结构。可应用包括铜、 钩或硅化物作为不同的多层内连线。在一实施例中，可利用镶嵌工艺以形成 铜的多层内连线结构。在另一实施例中，可利用钨于接触孔中形成钨插塞。
在另一实施例中，在半导体基板中的隔离物可包括浅沟槽隔离物(STI)。 浅沟槽隔离物的形成方式可包括于半导体基板中蚀刻出一沟槽，且利用例如 氧化硅、氮化硅或氮氧化硅的绝缘材料填入上述沟槽中。被填充的沟槽可具 有例如以氮化硅填充的一热氧化垫层的一多层结构。在一实施例中，可利用 后续描述的工艺顺序形成浅沟槽隔离物(STI):成长一垫氧化层、形成一低压 化学气相沉积(LPCVD)氮化物层、利用光致抗蚀剂和光掩膜图案化一浅沟槽 隔离物开口、于半导体基板中蚀刻出一沟槽、选择性成长一热氧化沟槽垫层 以改善沟槽界面、利用化学气相沉积(CVD)氧化物填入上述沟槽、利用化学 机械研磨工艺以回蚀刻和平坦化且利用一氮化物剥除工艺以形成浅沟槽隔 离物。
在另一实施例中，用于n型MOS晶体管的金属层不同于用于具有调整 后功函数的p型MOS晶体管的金属层。在另一实施例中，栅极间隙壁可具 有一多层结构，且可包括氧化硅、氮化硅、氮氧化硅或其他介电材料。用以 形成对应的掺杂区的n型掺质可包括磷、砷和/或其他材料。用以形成对应的 掺杂区的n型掺质可包括硼、铟和/或其他材料。
本发明实施例并非限制用于包括MOS晶体管的半导体装置，且可扩展 至具有一金属栅极堆叠结构的其他集成电路。举例来说，半导体装置200可 包括动态随机存取存储器(DRAM)晶胞、单电子晶体管(SET)、和/或其他微电 子元件(全部可视为微电子元件)。在另一实施例中，半导体装置200可包括 鳍式场效应晶体管(FinFET)。当然，本发明实施例也可应用和/或容易地用 于包括单栅极晶体管、双栅极晶体管及其他多栅极晶体管的其他类型的晶体 管，且可应用于例如感应晶胞、存储器晶胞、逻辑晶胞或其他晶胞的许多不 同方面的应用。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何本领
12域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改变与修 改。举例来说，半导体基板可包括一外延层。举例来说，半导体基板可具有 位于一块状半导体上的一外延层。另外，为了增强基板的性能，半导体基板
可为应力半导体基板。举例来说，可利用包括选择性外延成长(SEG)工艺形
成外延层，上述外延层可包括不同于块状半导体的一半导体材料，例如位于 一块状硅上的一硅锗层，或者位于一块状硅锗上的一硅层。另外，半导体基
板可包括例如埋藏介电层的一绝缘层上覆硅(SOI)结构。在其他实施例中，半 导体基板可包括例如埋藏氧化层(BOX)的一埋藏介电层。可利用氧离子注入 隔离工艺(SIMOX)、芯片接合及选择性外延成长(SEG)工艺形成埋藏介电层。
本发明实施例的方法和半导体装置结构，其中第一金属层位于通道区的 边缘，而第二金属层位于通道区上。可各自调整第一金属层和第二金属层， 以具有各别的功函数，可各别控制短通道效应和起始电压。
因此，本发明实施例提供具有金属栅极堆叠结构的集成电路。上述集成
电路包括一半导体基板，其具有一源极区和一漏极区，上述半导体基板定义
从上述源极区至上述漏极区的一第一尺寸； 一栅极堆叠结构，设置于上述半
导体基板上，且水平地部分介于上述源极区和上述漏极区之间。上述栅极堆
叠结构包括一第一金属物，设置于上述高介电常数介电层上，上述第一金属 物具有一第一功函数且定义平行于上述第一尺寸的一第二尺寸； 一第二金属
物，其具有不同于上述第一功函数的一第二功函数且定义平行于上述第一尺
寸的一第三尺寸，上述第三尺寸小于上述第二尺寸。
依据本发明实施例的半导伴装置，上述第一功函数接近于一能带的一带
隙中间值。上述第二功函数接近于一能带的一带隙边缘值。上述第二金属物
设置于上述第一金属物上。上述第二金属物部分嵌入上述第一金属物中。上
述第一金属物利用一前栅极工艺形成。上述第二金属物利用一后栅极工艺形
成。上述半导体装置还包括一栅极，设置于上述第二金属物上。上述半导体
装置还包括一第一间隙壁，形成于上述栅极堆叠结构的侧壁上； 一密封间隙
壁，介于上述栅极堆叠结构和上述第一间隙壁之间，且用以密封上述高介电
常数介电层和上述第一金属物。上述半导体装置还包括一阻挡层，介于上述
高介电常数介电层和上述第一金属物之间。上述半导体装置还包括一界面
层，介于上述半导体基板和上述高介电常数介电层之间。本发明的另一实施例提供一种半导体装置。上述半导体装置包括一高介
电常数介电层，设置于一半导体基板上； 一第一金属物，设置于上述高介电 常数介电层上； 一第二金属物，其具有不同于上述第一功函数的一第二功函 数且嵌入上述第一金属物中； 一栅极，设置于上述第二金属物上。
在上述半导体装置中，该第一金属物水平突出于该栅极。上述半导体装 置还包括一密封间隙壁，形成于该第一金属物的该突出部分上、该第一金属 物的侧壁上和该栅极上。上述半导体装置还可包括一另一间隙壁，形成于该 密封间隙壁的外侧壁上。该第二金属物邻接于该高介电常数介电层。上述第 一金属物利用一前置栅极工艺形成。上述第二金属物利用一后置栅极工艺形 成。上述半导体装置还包括一界面层，介于上述半导体基板和上述高介电常 数介电层之间。上述半导体装置还包括一源极和一漏极，形成于上述半导体 基板中，且上述第一金属物和上述第二金属物介于该源极和该漏极之间。上 述半导体装置包括一场效应晶体管(FET)。
本发明的另一实施例提供一种半导体装置的制造方法，上述半导体装置 具有多个金属栅极堆叠结构，上述方法包括于一半导体基板上形成一高介电 常数介电层；于上述高介电常数介电层上形成一第一金属层；于上述第一金 属层上形成一虚设栅极；图案化上述虚设栅极、上述第一金属层和上述高介 电常数介电层，以形成一虚设栅极堆叠结构，以使一第一金属物水平地突出 于多个通道边缘；于上述半导体基板中形成一轻掺杂漏极物；于上述虚设栅 极堆叠结构的侧壁上形成一间隙壁；形成一源极区和一漏极区；于上述半导 体基板上形成一层间介电层；对上述半导体基板进行一化学机械研磨工艺； 移除上述虚设栅极，以形成一栅极沟槽；于上述栅极沟槽上形成一第二金属 物；以及于上述第二金属物上形成一栅极。
上述半导体装置的制造方法还可包括于形成上述高介电常数介电层的 步骤之前，于上述半导体基板上形成一界面层。上述半导体装置的制造方法 还可包括于形成上述高介电常数介电层的步骤之前，形成一覆盖层。上述半 导体装置的制造方法还可包括利用一干蚀刻工艺，以蚀刻上述虚设栅极、上 述第一金属层和上述高介电常数介电层；利用一湿蚀刻工艺，以选择性及部 分移除上述虚设栅极，以使上述第一金属物水平地突出于上述虚设栅极堆叠 结构。形成上述虚设栅极的步骤可包括形成一多晶硅虚设电极。上述半导体
14装置的制造方法于形成上述间隙壁的步骤之前，还可包括形成一密封间隙 壁。上述半导体装置的制造方法于移除上述虚设栅极的步骤之后和形成上述 第二金属物的步骤之前，还可包括部分移除位于上述栅极沟槽中的上述第一 金属物。移除上述第一金属物的步骤可包括移除上述第一金属物，使其完全 移除位于上述栅极沟槽中的部分上述第一金属物。
本发明的另一实施例提供一种半导体装置的制造方法，上述半导体装置 具有多个金属栅极堆叠结构，上述方法包括于一半导体基板上形成多个虚设
栅极材料层；图案化多个该虚设栅极材料层以形成一虚设栅极堆叠结构和一 突出金属物；于该半导体基板上形成一源极和一漏极；于上述半导体基板上 形成一层间介电层；对上述半导体基板进行一化学机械研磨工艺；移除上述 虚设栅极堆叠结构，以形成一栅极沟槽；形成一后置栅极金属物，其介于上 述突出金属物之间。上述半导体装置的制造方法还可包括于上述虚设栅极堆 叠结构的侧壁上形成一间隙壁。上述半导体装置的制造方法于形成上述后置 栅极金属物的步骤之后，还可包括于上述栅极沟槽中形成一栅极。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何本领 域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改变与修 改，因此本发明的保护范围当以随附的权利要求所确定的范围为准。
1权利要求
1.一种半导体装置，包括一半导体基板，其具有一源极区和一漏极区，且该半导体基板定义从该源极区至该漏极区的一第一尺寸；以及一栅极堆叠结构，设置于该半导体基板上，且部分介于该源极区和该漏极区之间，其中该栅极堆叠结构包括一高介电常数介电层，设置于该半导体基板上；一第一金属物，设置于该高介电常数介电层上，该第一金属物具有一第一功函数且定义平行于该第一尺寸的一第二尺寸；以及一第二金属物，其具有不同于该第一功函数的一第二功函数且定义平行于该第一尺寸的一第三尺寸，该第三尺寸小于该第二尺寸。
2. 如权利要求1所述的半导体装置，其中该第一功函数接近于一能带的一带隙中间值。
3. 如权利要求1所述的半导体装置，其中该第二功函数接近于一能带的一带隙边缘值。
4. 如权利要求1所述的半导体装置，其中该第二金属物设置于该第一金属物上。
5. 如权利要求1所述的半导体装置，其中该第二金属物部分嵌入该第一金属物中。
6. 如权利要求1所述的半导体装置，还包括一栅极，设置于该第二金属物上。 '
7. 如权利要求1所述的半导体装置，还包括一第一间隙壁，形成于该栅极堆叠结构的侧壁上；一密封间隙壁，介于该栅极堆叠结构和该第一间隙壁之间，且用以密封该高介电常数介电层和该第一金属物。
8. 如权利要求1所述的半导体装置，还包括一阻挡层，介于该高介电常数介电层和该第一金属物之间。
9. 如权利要求1所述的半导体装置，还包括一界面层，介于该半导体基板和该高介电常数介电层之间。
10. —种半导体装置的制造方法，该半导体装置具有多个金属栅极堆叠结构，包括下列步骤于一半导体基板上形成一高介电常数介电层；于该高介电常数介电层上形成一第一金属层；于该第一金属层上形成一虚设栅极；图案化该虚设栅极、该第一金属层和该高介电常数介电层，以形成一虚设栅极堆叠结构，以使一第一金属物水平地突出于多个通道边缘；于该半导体基板中形成一轻掺杂漏极物；于该虚设栅极堆叠结构的侧壁上形成一间隙壁；形成一源极区和一漏极区；于该半导体基板上形成一层间介电层；进行一化学机械研磨工艺；移除该虚设栅极，以形成一栅极沟槽；于该栅极沟槽中形成一第二金属物；以及于该第二金属物上形成一栅极。
11. 如权利要求IO所述的半导体装置的制造方法，还包括于形成该高介电常数介电层的步骤之前，于该半导体基板上形成一界面层。
12. 如权利要求IO所述的半导体装置的制造方法，还包括于形成该第一金属层的步骤之前，于该高介电常数介电层上形成一覆盖层。
13. 如权利要求IO所述的半导体装置的制造方法，其中该图案化步骤包括利用一干蚀考lj工艺，以蚀刻该虚设栅极、该第一金属层和该高介电常数介电层；以及利用一湿蚀刻工艺，以选择性及部分移除该虚设栅极，以使该第一金属物水平地突出于该虚设栅极堆叠结构。
14. 如权利要求IO所述的半导体装置的制造方法，其中于移除该虚设栅极的步骤之后和形成该第二金属物的步骤之前，还包括部分移除位于该栅极沟槽中的该第一金属物。
15. 如权利要求14所述的半导体装置的制造方法，其中移除该第一金属物的步骤包括完全移除位于该栅极沟槽中的部分该第一金属物。
全文摘要
本发明提供一种半导体装置及其制造方法。上述半导体装置包括一半导体基板，其具有一源极区和一漏极区，上述半导体基板定义从上述源极区至上述漏极区的一第一尺寸；一栅极堆叠结构，设置于上述半导体基板上，且水平地部分介于上述源极区和上述漏极区之间。上述栅极堆叠结构包括一第一金属物，设置于上述高介电常数介电层上，上述第一金属物具有一第一功函数且定义平行于上述第一尺寸的一第二尺寸；一第二金属物，其具有不同于上述第一功函数的一第二功函数且定义平行于上述第一尺寸的一第三尺寸，上述第三尺寸小于上述第二尺寸。本发明提供的半导体装置及其制造方法能够增加调整短通道效应和起始电压的自由度。
文档编号H01L29/78GK101673765SQ20091016914
公开日2010年3月17日 申请日期2009年9月11日 优先权日2008年9月12日
发明者后藤贤一, 杨士洪, 益冈有里, 黄焕宗 申请人:台湾积体电路制造股份有限公司