专利名称：耐压稳定的半导体器件结构及制造方法
技术领域：
本发明涉及一种半导体器件和集成电路的制造方法，特别涉及一种耐压稳定的半
导体器件结构与制造方法，它应用于半导体器件和集成电路的制造领域。
背景技术：
在半导体器件和集成电路的结构及制造中，常常需要器件或集成电路具有某个具 体的电压承受能力，这个电压一般用击穿电压来表征，并且器件或集成电路在大批量生产 过程中要求此击穿电压有很好的一致性和均匀性。原理上此击穿电压由结构设计和材料杂 质浓度分布决定，而在实际制造过程中还受到工艺中各种工艺参数非均匀性的影响，其中 一个因素就是材料的杂质浓度分布的影响，不同杂质浓度及其分布，导致不同的击穿电压。 对于器件结构中理想的平行平面突变结，其击穿与杂质浓度近似于反比关系，约为-O. 75 次方关系，这种基本的结击穿电压随杂质浓度变化是相对比较大的，举例来说，当杂质浓度 变化4倍时，平均击穿电压变化将超过40 % ，最大和最小击穿电压相对平均击穿电压差异 超过80%。在实际器件设计制造过程中器件击穿电压受表面结终端结构影响，采用了表面 结终端结构设计的器件一般能达到平行平面结击穿的80% _90%，也同样受到杂质浓度变 化很大的影响。 从降低生产控制难度等角度，可以采用一定的方法来抑制器件击穿电压随漂移区 杂质浓度变化的程度。众所周知，穿通结构在器件击穿电压设计中是普遍为业内一般技术 人员熟知的技术，它可以减小外延漂移区厚度，降低一部分工艺控制难度和成本。将这种结 构和技术用作抑制器件击穿电压随漂移区杂质浓度变化，从而降低生产中的技术难度，增 加器件击穿电压的均匀性和一致性，就笔者所知，未见报道。
发明内容
为解决上述击穿电压随漂移区杂质浓度变化较大的问题，以降低生产过程中的控 制难度，提高器件击穿电压一致性和均匀性以及满足一些特殊要求。本发明提供了一种耐 压稳定的半导体器件结构与制造方法。 本发明解决上述技术问题的技术方案在于，一种耐压稳定的半导体器件结构与制 造方法，包括 半导体材料1，半导体耐压漂移层2，主扩散耐压结3，终端耐压结构4共4个部分。 主扩散耐压结3处于半导体耐压漂移层2中，半导体材料1和半导体耐压漂移层2是相同 杂质导电类型，主扩散耐压结3与半导体耐压漂移层2是相反杂质导电类型，终端耐压结构 4可以是耐压环、场板等各种保持表面击穿电压达到单边突变平行平面结击穿的80%以上 的结构。 所述半导体材料1是高掺杂的杂质导电材料，其上半导体耐压漂移层2是相对于 半导体材料1杂质浓度低的掺杂半导体材料，器件的击穿电压主要由主扩散耐压结3到半 导体材料1之间的半导体耐压漂移层2的厚度WP决定，如图3中WP所示。
所述半导体耐压漂移层2的结构符合击穿电压的穿通设计要求，即半导体耐压漂 移层2全部耗尽时的厚度小于其作为单边突变平行平面结击穿时最大耗尽层厚度。与一般 穿通击穿结构设计不同的是，此半导体耐压漂移层2穿通漂移区的厚度首先以所要求的击 穿电压在单边突变平行平面结情况下对应的最大耗尽层厚度作为初始值，并将此初始值进 行微调使其符合所要求的穿通击穿电压。 所述半导体耐压漂移层2杂质浓度分布为均匀分布，其浓度以下面的方式来决 定以半导体耐压漂移层2有效厚度(即前述WP)的4 6倍作为单边突变平行平面结对 应的最大耗尽层厚度，此最大耗尽层厚度对应的单边突变平行平面结漂移区杂质浓度作为 所述半导体耐压漂移层2所需的中心杂质浓度，并允许半导体耐压漂移层2最高杂质浓度 和最低杂质浓度变化不小于4倍情况下击穿电压变化小于6% 。
有益效果 由于本发明的一种耐压稳定的半导体器件结构与制造方法采用了上述技术方案， 具有以下特点 在漂移区杂质浓度变化较大时，采用上述技术方案的半导体器件击穿电压变化很 小。按本发明的上述技术方案，其制造出的器件在漂移区杂质浓度变化4倍时，得到的击穿 电压变化可小于6%，而常规的平行平面结制造出的器件，在同样条件下，其击穿电压变化 将大于40%。本发明的这种特点可以降低生产过程中对漂移区杂质浓度的控制要求，提高 器件在批量生产时的一致性和均匀性。
图1是本发明实施例的硅片半导体材料1外延形成半导体耐压漂移层2及第一次 氧化层后的剖面示意图。 图2是在本发明图1的硅片上进行了主扩散耐压结3和终端耐压结构4耐压环区 域硼离子注入和退火后的剖面示意图。 图3是在本发明图2的硅片上进行金属化后的剖面示意图。
具体实施例方式
本发明的具体实施方式
不仅限于以下描述的半导体器件，还可以是根据本方法的 结构核心和设计精神，采用其他能够满足本结构要求的类似方法来达到稳定击穿电压的其 它半导体器件的目的。 以结构最简单的硅二极管稳定击穿电压为例来说明。主要结构如图2所示，半导 体材料1为重掺杂衬底硅片，主扩散耐压结3是在半导体耐压漂移层2上的扩散结，主扩散 耐压结3与重掺杂半导体材料1之间的半导体耐压漂移层2形成穿通结构，在本例中终端 耐压结构4采用与主扩散耐压结3同时形成的二个耐压环来完成，以达到主扩散耐压结3 理想平面结击穿的80%以上的目的，终端耐压结构4也可以采用其他结构来达到主扩散耐 压结3理想平面结击穿的80%以上目的。 假设实施例要求击穿电压200V-220V，根据雪崩击穿与杂质浓度关系式BVpp = 5. 34X 1013NA—3/4可得到对应的平行平面突变结杂质浓度NA约为1. 65X 1015/cm3，根据浓度 与最大耗尽层厚度关系WD = 2. 67X 101QXNA—7/8，可得对应的最大耗尽层厚度约为12 y m，此耗尽层厚度值可以作为穿通击穿漂移区厚度的初始值，根据漂移区实际浓度为初始耗 尽层厚度12iim的4-6倍所对应的浓度作为漂移区杂质浓度中心值原则，选取5倍，可得 12 mX5 = 60 m，结合浓度与最大耗尽层厚度关系式子WD = 2. 67X 101QXNA—7/8可得到漂 移区浓度中心值2. 85X 1014cm—3，再根据穿通击穿关系式VPT = ECWp-qNAWp2/2 e 3，其中Ec = 4010NA1/8， e s为半导体硅材料介电常数，Wp即为前面穿通击穿漂移区厚度的初始值12 ym， NA为漂移区杂质浓度中心值2. 85X 1014cm—3，这样可得到穿通击穿电压VPT为275V，此电压 比设计要求偏大较多，根据VPT = E。Wp-qNAWp2/2 e s式子对穿通漂移区厚度初始值进行微调 (漂移区中心浓度仍然为2. 85X 1014cm—3)，结合实际工艺加工精度，取穿通漂移区厚度为 8. 5 ii m-9 ii m时，穿通击穿电压为203V-214V，比较符合200V-220V击穿电压设计要求，穿通 击穿漂移区厚度可取为8. 5 m-9 m，这个厚度即是图2、图3中的WP，中心杂质浓度仍然为 2. 85X 1014cm—3。前述涉及中的计算关系式子参见《功率MOSFET与高压集成电路》，陈星弼， 东南大学出版社，1990版。如此确定了半导体耐压漂移层2的厚度和中心杂质浓度后，例子
二极管可用下列步骤来进行制造。
步骤l 所述半导体硅材料1选取锑重掺杂的N型〈100〉，0. 02 Q . cm硅片，通过行业熟 知的外延方法生长一层低掺杂的N-型外延层作为所述半导体耐压漂移层2，其掺杂浓 度为前述中心杂质浓度2. 85X 1014cm—3，其厚度可为前述8. 5 y m_9 y m，但考虑到主扩散 耐压结3和N+/N-材料扩散引起半导体耐压漂移层2的有效厚度变化，外延厚度总计为 10 li m_10. 5 li m。
步骤2
在步骤l所述材料上，经行业通行的氧化前清洗后进行热氧化，氧化条件为 850°C ，水汽氧化60分钟，获得约40nm-80nm的热生长二氧化硅层5。如图1所示。
步骤3 经行业通行的光刻方法套刻出主扩散耐压结3和终端耐压结构4，利用光刻胶作 为掩蔽层进行硼离子注入，注入能量为80kev，注入剂量为3X 1015/cm2。经行业通行的注入 后去胶方法去除光刻胶。终端耐压结构4不是本发明主要内容，不做详细说明，可以参照其 它文献进行更好的设计，这里只是保证击穿不发生在表面就可以。本例中终端耐压结构4 采用耐压环结构形式，形成的环宽度以及环间距简单地取为半导体耐压漂移层2有效漂移 区厚度的1/3，即8 ii m-9 ii m的1/3，取为3 y m。
步骤4 经行业通行LPCVD或者其它等效方式形成一层Si(^，厚度400nm(也可以省略此 400nm介质层)。经行业通行的退火程序进行IIO(TC ，惰性气氛退火30分钟，此时主扩散耐 压结3结深约1. 7 m。再经行业通行的光刻方法刻蚀出接主扩散耐压结3的介质窗口 ，溅 射1. 2 ii mAlSi，经行业通行的光刻方法刻蚀AISi使其只连接上主扩散耐压结3，如图3中 6所示。最后减薄硅片并在背面形成行业通行的背面金属化层。再采用行业通行的硅片划 片方法将二极管器件切割下来，完成器件的芯片制造。 按照前述步骤获得的二极管击穿电压为214V左右，当半导体耐压漂移层2最高杂 质浓度和最低杂质浓度存在4倍变化量时，比如在1. 5X 1014cm—^P6X 1014cm—3变化时，器件 的击穿电压在204V-217V范围变化，平均变化百分比约为3% ;如果采用非穿通单边突变平行平面结来实现此二极管，以1. 6X 1015cm—3为中心值，击穿约为206V，当浓度变化4倍时， 比如0. 66X 1015cm—3-2. 64X 1015cm—3时，击穿范围是145V-410V，平均变化百分比约为47%。 可见，本方法对杂质浓度变化时稳定击穿电压有比较明显的效果。
权利要求
一种耐压稳定的半导体器件结构与制造方法，包括半导体材料1，半导体耐压漂移层2，主扩散耐压结3，终端耐压结构4共4个部分。主扩散耐压结3处于半导体耐压漂移层2中，半导体材料1和半导体耐压漂移层2是相同杂质导电类型，主扩散耐压结3与半导体耐压漂移层2是相反杂质导电类型。其特征在于(1)所述半导体材料1是高掺杂的杂质导电材料，其上半导体耐压漂移层2是相对于半导体材料1杂质浓度低的掺杂半导体材料，器件的击穿电压主要由主扩散耐压结3到半导体材料1之间的半导体耐压漂移层2的厚度WP决定。(2)所述半导体耐压漂移层2的结构符合击穿电压的穿通设计要求，即半导体耐压漂移层2全部耗尽时的厚度小于其作为单边突变平行平面结击穿时最大耗尽层厚度。半导体耐压漂移层2穿通漂移区的厚度首先以所要求的击穿电压在单边突变平行平面结情况下对应的最大耗尽层厚度作为初始厚度值，并将此初始值进行微调使其符合所要求的穿通击穿电压。(3)所述半导体耐压漂移层2杂质浓度分布为均匀分布，其浓度以下面的方式来决定以半导体耐压漂移层2有效厚度WP的4～6倍作为单边突变平行平面结对应的最大耗尽层厚度，此最大耗尽层厚度对应的单边突变平行平面结漂移区杂质浓度作为所述半导体耐压漂移层2所需的中心杂质浓度，并允许半导体耐压漂移层2最高杂质浓度和最低杂质浓度变化不小于4倍情况下击穿电压变化小于6％。(4)终端耐压结构4要求能够保持表面击穿电压达到单边突变平行平面结击穿的80％以上。
全文摘要
本发明涉及一种耐压稳定的半导体器件结构及制造方法。本发明方法提供了采用穿通结构对漂移区杂质浓度不敏感的半导体器件特定击穿电压设计和制造的步骤，其结构主要包括重掺杂半导体衬底材料、穿通型的耐压漂移层、主扩散耐压结、表面终端结构等4个部分。通过本发明方法步骤获得的器件，在漂移区杂质浓度变化4倍情况下，其击穿电压变化不超过6％，比常规的平行平面结做出的器件有很大改善。采用本发明方法能使半导体器件的击穿电压对漂移区杂质浓度不敏感，有利于提高器件的批量生产一致性和均匀性。它适用于半导体器件和集成电路的制造领域。
文档编号H01L29/861GK101719506SQ200910191569
公开日2010年6月2日 申请日期2009年11月25日 优先权日2009年11月25日
发明者刘玉奎, 张静, 谭开洲, 钟怡 申请人:中国电子科技集团公司第二十四研究所