专利名称：一种薄soi纵向双极型晶体管及其制造方法
技术领域：
本发明涉及双极型晶体管领域，尤其涉及一种薄SOI纵向双极型晶体管及其制造
方法。
背景技术：
随着集成电路特征尺寸的不断减小且进入纳米阶段，现有的体硅材料和工艺正接
近它们的物理极限，若要进一步提高集成电路的集成度和运行速度，就必须在材料和工艺
上有新的重大突破。绝缘体上硅(Silicon On Insulator ;简称SOI)就是目前在材料方面 的一个重大突破，其被业界公认为纳米技术时代取代现有单晶硅材料的解决方案之一，是 维持摩尔定律走势的一大利器。 SOI具有"顶层硅_绝缘埋层_硅衬底"三层结构，其通过绝缘埋层(通常为氧化 硅)实现了器件和硅衬底的全介质隔离，使用SOI制作的集成电路具有无闭锁、寄生电容 小、短沟道效应小、功耗低、速度高、集成度高、工作温度范围广、抗干扰和抗辐射能力强等 优点。依绝缘埋层的厚度，SOI器件可分为厚SOI器件和薄SOI器件，厚SOI器件中绝缘埋 层的厚度可达几微米，薄SOI器件中绝缘埋层的厚度薄至几百或几十纳米，其中，该薄SOI 器件应用范围更广。 双极型晶体管(BJT管)作为较早出现的三极管，其与其后发展起来的绝缘栅场效 应管(MOS管)相比虽具有功耗高等缺点，但BJT管比MOS管容易制造且制造成本较低，另外 BJT管具有较高的迁移率(BJT管的迁移率可达到1000cm7vs以上，NMOS的迁移率大约为 400 600cm7vs)，迁移率的大小直接影响到半导体器件的工作频率与速度，迁移率越高， 半导体器件的工作频率越高且速度越快，因此许多高频技术领域例如射频领域还是需用到 BJT管。为进一步提高BJT管的性能及顺应特征尺寸不断减小的需求，将BJT管制作在前述 的SOI上就成为BJT管的发展趋势。BJT管分为纵向型和横向型，纵向型BJT管更能顺应器 件小型化的发展趋势。 参见图l，其为现有技术中薄SOI纵向双极型晶体管的组成结构示意图，如图所 示，现有技术中的薄SOI纵向双极型晶体管制作在顶层硅ll中且位于第一和第二隔离结构 20和21间，顶层硅11制作在绝缘埋层10上，绝缘埋层10下为硅衬底(未图示)，薄SOI 纵向双极型晶体管包括依次层叠的集电极区30、硅基极区40和硅射极区50，硅射极区50 嵌设在硅基极区40中，集电极引出区31设置在第一隔离结构20与第三隔离结构22之间 且连接在集电极区30上，基极连接区41连接在硅基极区40与基极引出区42间，基极引出 区42设置在第四隔离结构23和第二隔离结构21间，且通过第四隔离结构23与硅射极区 50隔离，多晶射极区51设置在硅射极区50上且两侧设置有侧墙52和53。该第一和第二 隔离结构20和21均为浅沟槽隔离结构(Shallow Trench Isolation ;简称STI)，该第三和 第四隔离结构22和23均为非常浅沟槽隔离结构(VeryShallow Trench Isolation ;简称 VSTI)。 继续参见图l，集电极区30和集电极引出区31的掺杂类型相同且后者为重掺杂；硅基极区40、基极连接区41和基极引出区42的掺杂类型相同且掺杂浓度逐渐增大且基极 引出区42为重掺杂；硅射极区50和多晶射极区51的掺杂类型相同且两者均为重掺杂，且 前者为后者的外扩散区。 如图1所示的薄SOI纵向双极型晶体管的制作工艺流程为(1)、在顶层硅11中制 作第一、第二、第三和第四隔离结构20、21、22和23 ; (2)、进行离子注入工艺分别形成集电 极区30、硅基极区40和基极连接区41 ; (3)、进行沉积工艺在顶层硅11上沉积多晶硅；(4)、 进行离子注入工艺形成多晶射极区51 ;(5)、进行刻蚀工艺去除多晶射极区51以外的多晶 硅；(6)、沉积介质隔离层并进行刻蚀工艺在多晶射极区51两侧形成侧墙52和53 ; (7)、进 行离子注入工艺形成集电极引出区31和基极引出区42 ;(8)、进行退火工艺形成硅射极区 50。 如图1所示的现有技术的缺点包括以下几点①、需要经过两次离子注入工艺来 分别形成基极连接区41和基极引出区42，致使工艺复杂，另外基极连接区41的离子注入 对准精度要求高，从而进一步加剧了工艺复杂度；②、基极电流沿着第三隔离结构22边沿 经过硅基极区40和基极连接区41流向基极引出区42且由其引出，导致基极路径的电阻即 基极输入电阻Rb较大，从而降低了电流Ib及BJT的频率性能；③、基极连接区41与集电极 区30及硅射极区50均接触，集电极区30与硅基极区40及基极连接区41均接触，导致基 极与发射极和集电极间的极间电容均较大，影响了 BJT的频率性能。 因此，如何提供一种薄SOI纵向双极型晶体管及其制造方法以降低工艺复杂度， 并有效降低基极的输入电阻和极间电容，且有效改善晶体管的频率性能，已成为业界亟待 解决的技术问题。
发明内容
本发明的目的在于提供一种薄SOI纵向双极型晶体管及其制造方法，通过所述晶
体管极其制造方法可降低工艺复杂度，并有效降低基极的输入电阻和极间电容，且有效提 高晶体管的频率性能。
本发明的目的是这样实现的一种薄SOI纵向双极型晶体管，制作在顶层硅中且
位于第一和第二隔离结构间，其包括依次层叠的集电极区、硅基极区和硅射极区，硅射极区 嵌设在硅基极区中，集电极引出区设置在第一隔离结构与第三隔离结构之间且与集电极区 相连，集电极引出区通过第三隔离结构与硅基极区和硅射极区隔离，多晶射极区设置在顶 层硅上且覆盖硅射极区，多晶基极区与多晶射极区并列排布在顶层硅上且两者间设置有介 质隔离结构，该多晶基极区连接在硅基极区上，该多晶基极区与多晶射极区的相对外侧均 设置有侧墙。 在上述的薄SOI纵向双极型晶体管中，集电极区为N型掺杂，集电极引出区为N型 重掺杂，硅基极区为P型掺杂，多晶基极区为P型重掺杂，硅射极区和多晶射极区均为N型 重掺杂，该硅射极区为多晶射极区的外扩散区。 在上述的薄SOI纵向双极型晶体管中，集电极区为P型掺杂，集电极引出区为P型 重掺杂，硅基极区为N型掺杂，多晶基极区为N型重掺杂，硅射极区和多晶射极区均为P型 重掺杂，该硅射极区为多晶射极区的外扩散区。 在上述的薄SOI纵向双极型晶体管中，该第一和第二隔离结构均为浅沟槽隔离结
5构，该第三隔离结构为非常浅沟槽隔离结构，该介质隔离结构和该侧墙均由氧化硅或依次 层叠的氧化硅、氮化硅和氧化硅经刻蚀而成。 本发明还提供一种上述薄SOI纵向双极型晶体管的制造方法，该方法包括以下步 骤a、在顶层硅中制作第一、第二和第三隔离结构；b、进行离子注入工艺在顶层硅中形成 集电极区和硅基极区；c、进行沉积工艺在顶层硅上沉积多晶硅；d、对多晶硅进行离子注入 工艺分别形成多晶基极区和多晶射极区；e、进行刻蚀工艺去除多晶基极区和多晶射极区以 外的多晶硅；f、沉积介质隔离层并进行刻蚀工艺在多晶基极区和多晶射极区间形成介质隔 离结构，并在多晶基极区和多晶射极区的相对外侧形成侧墙；g、进行离子注入工艺形成集 电极引出区；h、进行退火工艺形成硅射极区。 在上述的薄SOI纵向双极型晶体管的制造方法中，在步骤b中，通过N型离子注入 工艺形成N型集电极区，通过P型离子注入工艺形成P型硅基极区；在步骤d中，通过P型 重掺杂离子注入工艺形成P+型多晶基极区，通过N型重掺杂离子注入工艺形成N+型多晶射 极区；在步骤g中，通过N型重掺杂离子注入工艺形成N+型集电极引出区。
在上述的薄SOI纵向双极型晶体管的制造方法中，在步骤f中，该介质隔离层为氧 化硅或依次层叠的氧化硅、氮化硅和氧化硅。 在上述的薄SOI纵向双极型晶体管的制造方法中，在步骤h中，退火温度范围为 900至1000摄氏度，退火时间范围为6至10秒。 在上述的薄SOI纵向双极型晶体管的制造方法中，在步骤b中，通过P型离子注入
工艺形成P型集电极区，通过N型离子注入工艺形成N型硅基极区；在步骤d中，通过N型
重掺杂离子注入工艺形成N+型多晶基极区，通过P型重掺杂离子注入工艺形成P+型多晶射
极区；在步骤g中，通过P型重掺杂离子注入工艺形成P+型集电极引出区。 与现有技术中基极引出区制作在SOI的顶层硅中并通过基极连接区与硅基极区
相连相比，本发明将基极引出区即多晶基极区制作在顶层硅上且使用多晶材质并直接与硅
基极区连接，从而使其可以与多晶射极区的制作工艺兼容即共用同一层多晶硅，可有效降
低工艺复杂度；另外本发明无需制作对准精度要求较高的基极连接区，相应地降低了工艺
难度；再者基极连接区的去除可克服由其所带来的基极输入电阻大和极间电容大的问题，
从而有效改善薄SOI纵向双极型晶体管的频率性能。
本发明的薄SOI纵向双极型晶体管及其制造方法由以下的实施例及附图给出。
图1为现有技术的薄SOI纵向双极型晶体管的组成结构示意图； 图2为本发明的薄SOI纵向双极型晶体管的组成结构示意图； 图3为本发明的薄SOI纵向双极型晶体管的制造方法的流程图； 图4至图11为完成图3中步骤S30至S37后双极型晶体管的组成结构示意图。
具体实施例方式
以下将对本发明的薄SOI纵向双极型晶体管及其制造方法作进一步的详细描述。
参见图2，其显示了本发明的薄SOI纵向双极型晶体管的组成结构，如图所示，本 发明的薄SOI纵向双极型晶体管制作在顶层硅11中且位于第一和第二隔离结构20和21间，顶层硅11制作在绝缘埋层10上，顶层硅11中还具有第三隔离结构22，绝缘埋层10下 为硅衬底(未图示)，绝缘埋层10通常为氧化硅。本发明的薄SOI纵向双极型晶体管包括 集电极区30、硅基极区40、硅射极区50、集电极引出区31 、多晶基极区43和多晶射极区51 ， 集电极区30、硅基极区40、硅射极区50依次层叠在顶层硅11中，硅射极区50为多晶射极 区51的外扩散区，硅射极区50嵌设在硅基极区40中。所述第一和第二隔离结构20和21 均为浅沟槽隔离结构(STI)，所述第三隔离结构22为非常浅沟槽隔离结构(VSTI)。以下将 详述本发明的薄SOI纵向双极型晶体管的各构件。 集电极引出区31设置在第一隔离结构20与第三隔离结构22之间且与集电极区 30相连，集电极引出区31通过第三隔离结构22与硅基极区40和硅射极区50隔离；多晶 基极区43与多晶射极区51并列排布在顶层硅11上且两者间设置有介质隔离结构44，多晶 基极区43和多晶射极区51分别设置且连接在硅基极区40和硅射极区50上，所述多晶射 极区51和多晶基极区43的相对外侧分别设置有侧墙52和53，所述介质隔离结构44和所 述侧墙52和53均由氧化硅或依次层叠的氧化硅、氮化硅和氧化硅(简称ONO层)经刻蚀 而成。 在本发明的薄SOI纵向双极型晶体管的第一实施例中，集电极区30为N型掺杂， 集电极引出区31为N型重掺杂，硅基极区40为P型掺杂，多晶基极区43为P型重掺杂，硅 射极区50和多晶射极区51均为N型重掺杂，硅射极区50中的N型掺杂杂质为多晶射极区 51的N型掺杂杂质在高温退火处理时扩散至硅射极区50中的。 在本发明的薄SOI纵向双极型晶体管的第二实施例中，集电极区30为P型掺杂， 集电极引出区31为P型重掺杂，硅基极区40为N型掺杂，多晶基极区43为N型重掺杂，硅 射极区50和多晶射极区51均为P型重掺杂，硅射极区50中的P型掺杂杂质为多晶射极区 51的P型掺杂杂质在高温退火处理时扩散至硅射极区50中的。 图2所示的薄SOI纵向双极型晶体管工作时，基极电流沿着第三隔离结构22边沿 经过硅基极区40直接流向多晶基极区43，与图1所示的现有技术相比，大大减小了基极输 入电阻Rb;另外去除了图l中所示的基极连接区41，避免了其与集电极区30和硅射极区50 的直接接触，大大降低了极间电容，从而有效改善了薄SOI纵向双极型晶体管的频率性能。
参见图3，结合参见图2，图3为本发明的薄SOI纵向双极型晶体管的制造方法的 流程图，如图所示，本发明的薄S0I纵向双极型晶体管的制造方法首先进行步骤S30，在顶 层硅11中制作第一、第二和第三隔离结构20、21和22，所述第一和第二隔离结构20和21 均为STI，所述第三隔离结构22为VSTI，其步骤包括刻蚀开槽、介质填充和抛光。
参见图4，其显示了完成步骤S30后薄SOI纵向双极型晶体管的组成结构，如图所 示，第一、第二和第三隔离结构20、21和22形成在顶层硅11中。 接着进行步骤S31，进行离子注入工艺在顶层硅11中形成集电极区30和硅基极 区40。在本发明的薄SOI纵向双极型晶体管的制造方法的第一实施例中，通过N型离子注 入工艺形成N型集电极区30，通过P型离子注入工艺形成P型硅基极区40。在本发明的薄 SOI纵向双极型晶体管的制造方法的第二实施例中，通过P型离子注入工艺形成P型集电极 区30，通过N型离子注入工艺形成N型硅基极区40。 参见图5，结合参见图4，图5显示了完成步骤S31后薄SOI纵向双极型晶体管的 组成结构，如图所示，集电极区30和硅基极区40依次层叠在顶层硅11中，并位于第一和第二隔离结构20和21之间。 接着进行步骤S32，进行化学气相沉积工艺在顶层硅11上沉积多晶硅，在此可通 过低压化学气相沉积(LPCVD)工艺、常压化学气相沉积(APCVD)工艺或等离子体增强化学 气相沉积(PECVD)工艺来沉积多晶硅。 参见图6，结合参见图4和图5，图6显示了完成步骤S32后薄SOI纵向双极型晶 体管的组成结构，如图所示，多晶硅P沉积在顶层硅11上。 接着进行步骤S33，对多晶硅进行离子注入工艺分别形成多晶基极区43和多晶射 极区51。在本发明的薄SOI纵向双极型晶体管的制造方法的第一实施例中，通过P型重掺 杂离子注入工艺形成P+型多晶基极区43，通过N型重掺杂离子注入工艺形成N+型多晶射 极区51。在本发明的薄SOI纵向双极型晶体管的制造方法的第二实施例中，通过N型重掺 杂离子注入工艺形成N+型多晶基极区43，通过P型重掺杂离子注入工艺形成P+型多晶射 极区51。 参见图7，结合参见图4至图6，图7显示了完成步骤S33后薄SOI纵向双极型晶体 管的组成结构，如图所示，平行排布的多晶基极区43和多晶射极区51形成在多晶硅P中。
接着进行步骤S34，进行刻蚀工艺去除多晶基极区43和多晶射极区51以外的多晶
娃o 参见图8，结合参见图4至图7，图8显示了完成步骤S34后薄SOI纵向双极型晶 体管的组成结构，如图所示，多晶硅P除多晶基极区43和多晶射极区51外其他区域均被去 除。 接着进行步骤S35，进行化学气相沉积工艺沉积介质隔离层，所述介质隔离层为氧 化硅或依次层叠的氧化硅、氮化硅和氧化硅，所述依次沉积的氧化硅、氮化硅和氧化硅简称 为ONO层，在此可通过低压化学气相沉积(LPCVD)工艺、常压化学气相沉积(APCVD)工艺或 常压射频冷等离子体TEOS工艺等来沉积氧化硅，可通过LPCVD工艺或等离子增强化学气相 沉积(PECVD)工艺来沉积氮化硅；本步骤中，依次沉积氧化硅、氮化硅和氧化硅的厚度范围 分别为150至200埃、300至400 ±矣以及1000至1200埃。 上述步骤S35与CMOS工艺中栅极侧墙的制作兼容，本发明可顺应双极-CMOS集成 电路(BiCM0S)的发展趋势。 参见图9，结合参见图4至图8，图9显示了完成步骤S35后薄SOI纵向双极型晶 体管的组成结构，如图所示，介质隔离层5沉积在顶层硅11上且覆盖多晶基极区43和多晶 射极区51。 接着进行步骤S36，进行刻蚀工艺在多晶基极区43和多晶射极区51间形成介质隔
离结构44，并在多晶基极区43和多晶射极区51的相对外侧形成侧墙53和52。 参见图IO，结合参见图4至图9，图10显示了完成步骤S36后薄SOI纵向双极型
晶体管的组成结构，如图所示，介质隔离结构44形成在多晶基极区43和多晶射极区51之
间，侧墙52和53分别形成在多晶射极区51和多晶基极区43的相对外侧。 接着进行步骤S37，进行离子注入工艺形成集电极引出区31 。在本发明的薄SOI
纵向双极型晶体管的制造方法的第一实施例中，通过N型重掺杂离子注入工艺形成N+型集
电极引出区31。在本发明的薄SOI纵向双极型晶体管的制造方法的第二实施例中，通过P
型重掺杂离子注入工艺形成P+型集电极弓I出区31 。
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参见图11，结合参见图4至图IO，图11显示了完成步骤S37后薄S0I纵向双极型 晶体管的组成结构，如图所示，集电极引出区31形成在第一隔离结构20与第三隔离结构22 之间且与集电极区30相连。 接着进行步骤S38，进行退火工艺形成硅射极区50，其中，所述退火工艺为快速热 退火(R即id Thermal Annealing ;简称RTA)工艺，退火温度范围为900至1000摄氏度，退 火时间范围为6至10秒。完成步骤S38后薄SOI纵向双极型晶体管的组成结构示意图如 图2所示。 在本发明的薄SOI纵向双极型晶体管的制造方法的第一实施例中，进行步骤S38 的退火工艺时，矿型多晶射极区51中的掺杂杂质会扩散到p型硅基极区40，因其杂质浓度 高所以反型形成N+型硅射极区50。在本发明的薄SOI纵向双极型晶体管的制造方法的第 二实施例中，进行步骤S 38的退火工艺时，P+型多晶射极区51中的掺杂杂质会扩散到N型 硅基极区40，因其杂质浓度高所以反型形成P+型硅射极区50。 本发明的薄SOI纵向双极型晶体管的制造方法还包括在集电极引出区31、多晶基 极区43和多晶射极区51上分别制作集电极电极、基极电极和射极电极的步骤，所述三种电 极均可为金属硅化物例如硅化钽或硅化钛等，其制作步骤具体包括首先进行物理气相沉 积(PVD)工艺沉积钽或钛等金属；然后进行热处理以在上述电极区形成硅化金属电极；最
后去除未反应的金属。 需特别说明的是，为确保多晶基极区43和多晶射极区51间介质隔离结构44的绝 缘效果，步骤S36中可仅在多晶基极区43和多晶射极区51的相对外侧形成侧墙53和52， 之后再沉积氧化硅等绝缘介质并通过刻蚀工艺在多晶基极区43和多晶射极区51之间形成 介质隔离结构44。 综上所述，本发明中多晶基极区与多晶射极区并列排布在顶层硅上且两者间设置 有介质隔离结构，从而使多晶基极区的工艺与多晶射极区的制作工艺兼容即共用同一层多 晶硅，可有效降低工艺复杂度；另外本发明无需制作对准精度要求较高的基极连接区，相应 地降低了工艺难度；再者基极连接区的去除可克服由其所带来的基极输入电阻大和极间电 容大的问题，从而有效改善薄SOI纵向双极型晶体管的频率性能；本发明还可与CMOS工艺 兼容，顺应了集成电路朝BiCMOS方向发展的趋势。
权利要求
一种薄SOI纵向双极型晶体管，制作在顶层硅中且位于第一和第二隔离结构间，其包括依次层叠的集电极区、硅基极区和硅射极区，硅射极区嵌设在硅基极区中，集电极引出区设置在第一隔离结构与第三隔离结构之间且与集电极区相连，集电极引出区通过第三隔离结构与硅基极区和硅射极区隔离，多晶射极区设置在顶层硅上且覆盖硅射极区，其特征在于，多晶基极区与多晶射极区并列排布在顶层硅上且两者间设置有介质隔离结构，该多晶基极区连接在硅基极区上，该多晶基极区与多晶射极区的相对外侧均设置有侧墙。
2. 如权利要求1所述的薄SOI纵向双极型晶体管，其特征在于，该集电极区为N型掺 杂，该集电极弓I出区为N型重掺杂，该硅基极区为P型掺杂，该多晶基极区为P型重掺杂，该 硅射极区和多晶射极区均为N型重掺杂，该硅射极区为多晶射极区的外扩散区。
3. 如权利要求1所述的薄SOI纵向双极型晶体管，其特征在于，该集电极区为P型掺 杂，该集电极弓I出区为P型重掺杂，该硅基极区为N型掺杂，该多晶基极区为N型重掺杂，该 硅射极区和多晶射极区均为P型重掺杂，该硅射极区为多晶射极区的外扩散区。
4. 如权利要求1所述的薄SOI纵向双极型晶体管，其特征在于，该第一和第二隔离结构 均为浅沟槽隔离结构，该第三隔离结构为非常浅沟槽隔离结构，该介质隔离结构和该侧墙 均由氧化硅或依次层叠的氧化硅、氮化硅和氧化硅经刻蚀而成。
5. —种权利要求1所述的薄S0I纵向双极型晶体管的制造方法，其特征在于，该方法包 括以下步骤a、在顶层硅中制作第一、第二和第三隔离结构；b、进行离子注入工艺在顶层 硅中形成硅基极区和硅射极区；C、进行沉积工艺在顶层硅上沉积多晶硅；d、对多晶硅进行 离子注入工艺分别形成多晶基极区和多晶射极区；e、进行刻蚀工艺去除多晶基极区和多晶 射极区以外的多晶硅；f、沉积介质隔离层并进行刻蚀工艺在多晶基极区和多晶射极区之间 形成介质隔离结构，并在多晶基极区和多晶射极区的相对外侧形成侧墙；g、进行离子注入 工艺形成集电极引出区；h、进行退火工艺形成硅射极区。
6. 如权利要求5所述的薄S0I纵向双极型晶体管的制造方法，其特征在于，在步骤b 中，通过N型离子注入工艺形成N型集电极区，通过P型离子注入工艺形成P型硅基极区。
7. 如权利要求6所述的薄S0I纵向双极型晶体管的制造方法，其特征在于，在步骤d 中，通过P型重掺杂离子注入工艺形成P+型多晶基极区，通过N型重掺杂离子注入工艺形 成N+型多晶射极区。
8. 如权利要求7所述的薄SOI纵向双极型晶体管的制造方法，其特征在于，在步骤g 中，通过N型重掺杂离子注入工艺形成^型集电极引出区。
9. 如权利要求5所述的薄SOI纵向双极型晶体管的制造方法，其特征在于，在步骤f 中，该介质隔离层为氧化硅或依次层叠的氧化硅、氮化硅和氧化硅。
10. 如权利要求5所述的薄SOI纵向双极型晶体管的制造方法，其特征在于，在步骤h 中，退火温度范围为900至1000摄氏度，退火时间范围为6至10秒。
11. 如权利要求5所述的薄S0I纵向双极型晶体管的制造方法，其特征在于，在步骤b 中，通过P型离子注入工艺形成P型集电极区，通过N型离子注入工艺形成N型硅基极区。
12. 如权利要求11所述的薄S0I纵向双极型晶体管的制造方法，其特征在于，在步骤d 中，通过N型重掺杂离子注入工艺形成N+型多晶基极区，通过P型重掺杂离子注入工艺形 成P+型多晶射极区。
13. 如权利要求12所述的薄S01纵向双极型晶体管的制造方法，其特征在于，在步骤g中，通过P型重掺杂离子注入工艺形成P+型集电极引出区'
全文摘要
本发明提供一种薄SOI纵向双极型晶体管及其制造方法。现有技术基极引出区制作在顶层硅中并通过基极连接区与硅基极区相连，从而造成工艺复杂、基极输入电阻过大、极间电容过大和晶体管频率性能较差。本发明的晶体管制作在顶层硅中且位于第一和第二隔离结构间，包括依次层叠的集电极区、硅基极区和硅射极区，集电极引出区设置在第一和第三隔离结构间且与集电极区相连并通过第三隔离结构与硅基极区和硅射极区隔离，多晶基极区与多晶射极区并列排布在顶层硅上且两者间设有介质隔离结构，两者的相对外侧均设有侧墙，两者还分别连接在硅基极区和硅射极区上。本发明可降低工艺复杂度，并有效降低基极输入电阻和极间电容，且有效提高晶体管的频率性能。
文档编号H01L21/331GK101719508SQ200910198549
公开日2010年6月2日 申请日期2009年11月10日 优先权日2009年11月10日
发明者周建华, 彭树根, 陈天兵, 高明辉 申请人:上海宏力半导体制造有限公司