制造基于栅控横向晶闸管的随机存取存储器(gltram)单元的方法

专利名称：：制造基于栅控横向晶闸管的随机存取存储器(gltram)单元的方法
技术领域：
：本发明的实施例系大致关于半导体存储器装置。更具体来说，本发明的实施例系关于基于栅控横向晶闸管随机存取存储器(gatedlateralthyristor-basedrandomaccessmemory,简称GLTRAM)的存储器单元结构与实施此种GLTRAM存储器单元的存储器装置及其制造方法。
背景技术：
：集成电路存储器包含静态随机存取存储器(SRAM)。许多SRAM单元结构使用六个晶体管或八个晶体管之存储器单元。使用在SRAM单元的许多实作中的此类六个晶体管与八个晶体管之存储器单元所相关的大布局(largelayout)面积已经限制了高密度SRAM装置的设计。由于这些缺点，因而企图建立相较于习知存储器单元是具有简单的布局与减少的布局面积之基于晶闸管存储器单元。晶闸管是双稳态(bi-stable)、三端装置，该晶闸管是由包含排列成PNPN组构的P型阳极区、N型基极区、耦接至栅控电极(gatedelectrode)的P型基极区、与N型阴极区的四层结构所构成。PN接面系形成在P型阳极区与N型基极区之间、在N型基极区与P型基极区之间、及在P型基极区与N型阴极区之间。触点系在P型阳极区、N型阴极区、与P型基极区。F.Nemati和J.D.Plummer已经揭露一种双装置基于晶闸管SRAM(T-RAM)单元，其包含存取晶体管与栅极辅助(gate-assisted)的垂直PNPN晶闸管，其中，垂直晶闸管是操作在栅极增强切换模式(gate-enhancedswitchingmode)中。详见F.Nemati和J.D.Plummer在公元1999年的美国加州的史丹佛的史丹佛大学GtanfordUniversity)的整合系统中心的用于高速、低电压、十亿级(giga-scale)存储器的新颖基于晶闸管SRAM单元(T-RAM)。T-RAM单元的效能取决于垂直晶闸管的关断(turn-off)特性。该关断特性取决于在PNPN晶闸管的P型基极区中的已储存之电荷与载子渡越时间(carriertransittime)。藉由施加反转偏压于晶闸管以用于写入零操作(write-zerooperation)并藉由使用栅控电极来辅助垂直晶闸管的关断切换以将已储存之电荷放电，垂直晶闸管的关断特性会从几毫秒进步至几奈秒。图1系说明包含T-RAM单元110的习知基于晶闸管随机存取存储器(T-RAM)单元的阵列的电路示意图100。如图1所示，T-RAM单元110系由字线120、130、公共位线150、串联有NMOS存取晶体管170的薄电容耦接晶闸管(ThinCapacitively-CoupledThyristor，简称TCCT)装置160所构成。该TCCT装置160提供主动储存组件，该主动储存组件包括晶间管162与耦接至该晶闸管162的栅极的电容器165。NMOS存取晶体管170是耦接在TCCT装置160的阴极节点146与公共位线150之间。TCCT装置160的阳极节点148是固定在正偏压处。TCCT装置160显现双稳态的电流对电压(current-versus-voltage，简称I-V)特性。此双稳态的电流对电压特性会在逻辑1与逻辑0数据状态之间导致宽的读取裕度(readmargin)，这是因为在两个状态之间的开/关电流比率是大于1x105之故。参见F.Nemati等人的资料。因为在逻辑1数据状态中，TCCT装置160是在导致较高电流的向前二极管模式(forwarddiodemode)中，故双稳态的电流对电压特性导致好的读取电流。为了在T-RAM单元110中储存逻辑1，施加大于待命(standby)或保持电流(holdingcurrent)的定电流通过TCCT装置160与NMOS存取晶体管170。来自存储器单元之各者的电流是经由公共位线150来收集。在读取操作期间，公共位线150上的电压位准必须维持在某个位准处(例如，接地或一半的Vdd)。如果电流是从连接至公用位线150的存储器单元的各者流出，则公共位线150上的电压位准将会波动(fluctuate)。这样可能使读取操作被扰乱(也被称作「读取扰乱」问题)，这是因为公共位线150上的电压位准被所选单元及来自非所选单元的漏电流量两者所改变。图2系说明包含TCCT-DRAM单元210、270的习知薄电容耦接晶闸管(TCCT)-DRAM单元的阵列的电路示意图200。对比于通常包含MOSFET装置与电容器的习知DRAM单元而言，TCCT-DRAM单元210是由单一TCCT装置260与三个控制线所构成，该三个控制线包含允许写入线(writeenableline)230、字线M0、与位线250。尤其是TCCT-DRAM单元210不需要存取晶体管。TCCT装置260是由晶闸管沈2(包含连接至位线250的阳极节点M8)、连接至字线MO的阴极节点M6、与栅极电容器265所构成，该闸电容器265在该晶闸管沈2的P型基极区(未图示)上方直接连接至栅极线，该栅极线系作用为允许写入线230。TCCT-DRAM单元210是使用基本读取/写入操作来操作，该等基本读取/写入操作包含待命模式、写入逻辑1操作、写入逻辑0操作、与读取操作。在待命模式中，位线250与字线240两者都在Vdd处，且已储存数据是藉由晶闸管的P型基极区的电荷状态来维持。TCCTDRAM中的字线240系激活(activate)沿着允许写入线230被连接的TCCT单元。在写入逻辑1操作期间，当字线240保持在接地位准处时，施加在位线250上的电压是保持在高压且对允许写入线230施加脉冲，以触发TCCT装置260来进行闩锁(latch)。除了施加在位线250上的电压是保持低压以使得允许写入线230的脉冲将TCCT装置260切换至其封锁状态(blockingstate)之外，用于写入0操作的偏压架构是与写入1操作相同。在读取操作期间，字线240是保持低压且位线250的电压或电流的改变被读取至感测放大器中。在待命模式或「保持周期(holdingperiod)」期间(发生在写入0操作之后)，晶闸管的P型基极区(未图示)是被负电荷充电，且由于从阳极节点248流至阴极节点246的反向漏电流，P型基极区的电位(potential)逐渐增加。因为此漏电流，在操作期间，TCCT-DRAM单元210必须周期性地更新以重置TCCT-DRAM单元210的电荷状态。更新操作涉及从TCCT-DRAM单元210读取已储存数值且之后写入已储存数值回到TCCT-DRAM单元210。因此，需要一种具有小存储器单元尺寸和快速操作速度的存储器装置和存储器单元结构，及用以制造此类存储器装置和存储器单元结构的方法。若此类存储器装置和存储器单元结构也可消除要进行周期性更新操作的需要则较佳。若此类存储器装置和存储器单元结构可减低及/或消除例如可能在读取操作期间发生的读取扰乱的问题则较佳。
发明内容根据一个实施例，本发明提供一种用以制造存储器装置的方法。本发明设置一半导体层，该半导体层中包含第一导电性类型的第一、第二、第三和第四阱区。第一栅极结构覆盖该第一阱区，第二栅极结构覆盖该第二阱区，第三栅极结构覆盖该第三阱区且与该第二栅极结构成为一体，而第四栅极结构覆盖该第四阱区。形成相邻于第一栅极结构的第一侧壁及第二到第四栅极结构的侧壁的侧壁间隔件，并形成覆盖第一阱区的一部分与第一栅极结构的一部分的绝缘间隔块(insulatingspacerblock)。绝缘间隔块是相邻于第一栅极结构的第二侧壁。形成相邻于第一栅极结构的第一源极区，形成在第一和第二栅极结构之间的公共漏极/阴极区，形成相邻于第三栅极结构的第二源极区，形成在第三和第四栅极结构之间的公共漏极/源极区，并形成相邻于第四栅极结构的漏极区。形成延伸至相邻于第一栅极结构的绝缘间隔块之下的第一阱区中的第一基极区，并形成延伸至相邻于第一基极区的第一阱区中的该第一阱区中的阳极区。藉由参照与下列图示关连的实施方式与申请专利范围可更完整了解本发明，其中图1系说明习知基于晶闸管随机存取存储器(T-RAM)单元的阵列的电路示意图；图2系说明习知薄电容耦接晶闸管(TCCT)-DRAM单元的阵列的电路示意图；图3系可使用于本发明的实施例的存储器系统的方块图；图4系根据本发明的实施例来图标存储器单元的电路示意图；图5、图7、图8、图10至图11、图13至图14、和图16至图21系根据本发明的各种实施例而以剖视标图4的存储器单元与其制造的方法步骤；图6、图9、图12、图15、和图22系根据本发明的各种实施例而以俯视平面图来图标图4的存储器单元与其制造的方法步骤；图23系根据本发明的实施例而图标在图4的存储器单元的操作期间施加至控制线的电压的时序图；图M系根据本发明的另一实施例而图标存储器单元的电路示意图；图5、图7、图8、图10至图11、图13至图14、和图16至图21系根据本发明的各种实施例而以剖视标图M的存储器单元与其制造的方法步骤；图6、图9、图10、图12、和图25系根据本发明的各种实施例而以俯视平面图来图标图M的存储器单元与其制造的方法步骤；以及图沈系根据本发明的实施例而图标在图M的存储器单元的操作期间施加至控制线的电压的时序图。具体实施例方式下列细节描述本质上仅是示范而非意欲要限制本发明或本发明的应用和使用。使用在此的用字「示范」是意指「当作范例、实例或说明」。在此描述成「示范」的任何实施例是不必要被解释成较佳的或比其它实施例有优势。在以下描述的所有实行的示范实行，是提供来使该发明所属
技术领域：
中具有通常知识者能制作或使用本发明且并非意欲要限制由申请专利范围所界定的本发明的范畴。此外，没有要被呈现在发明所属之
技术领域：
、先前技术、发明说明或下列实施方式中的任何表示或隐含的理论所约束。为了简要说明，相关于晶体管设计和制造、存储器装置的控制、存储器单元程序化、存储器单元抹除、以及该装置和系统(与该装置和系统的单独操作组件)的其它功能态样的习知技术可能不在此详细描述。此外，在此包含的各种图式中所显示的连接线是要呈现在各种组件之间的示范功能关系及/或实体耦接。应注意的是，许多替代或额外的功能关系或实体连接可呈现在本发明的实施例中。下列描述视为组件或节点或特征被「连接(connect)」或「耦接(couple)」在一起。如在此所使用的，除非明显地以别的方式陈述，否则「连接」意指一个组件、节点或特征是直接连结(join)至(或直接通讯(communicate)至)另一组件、节点或特征。相同地，除非明显地以别的方式陈述，否则「耦接」意指一个组件、节点或特征是直接或间接连结至(或直接或间接通讯至)另一组件、节点或特征。在描述与申请专利范围中，如果有任何数字序数(例如用语「第一」、「第二」、「第三」、「第四」)，则可使用来在相似组件之间分辨且没必要用来描述特定的顺序或按时间先后排列的次序。要了解的是，这样使用的用语是可交换的。在适当的情况下，在此描述的本发明的实施例是能够以不同于在此所说明或以其它方式描述的顺序来制造或操作。再者，用语「包括(comprise)」、「包含(include)」、「具有(have)」、与其任何变化形式是意欲涵盖非独占的包含(non-exclusiveinclusion)，使得包括一列表组件的制程、方法、对象、或设备是不必要限制成那些组件，反而是可包含没有明显列出或此类制程、方法、对象、或设备所固有的其它组件。图3系可使用存储器系统340的本发明的实施例的方块图。该存储器系统340是示范实施例的简化表示，而实际系统340也可包含未显示在图3中的习知组件、逻辑、组件、和功能。存储器系统340可进行包含对存储器阵列342的写入1、读取1、写入0、和读取0的操作。存储器系统340包含包括有复数个存储器单元的存储器阵列342，该些存储器单元的字线和位线一般是个别排列成列和行；列和行译码器344、348；与感测放大器电路系统346。每个存储器单元是以列地址和行地址来标示。对于特定的存储器单元而言，特定的字线系藉由容许或防止特定位在线所载有的讯号(代表逻辑0或逻辑1)被写入储存组件或从储存组件被读取来控制对于其特定储存组件的存取。因此，每个存储器单元100可将数据的一个位储存成逻辑0或逻辑1。存储器阵列342的位线可连接至感测放大器电路346，而其字线可连接至列译码器344。地址与控制讯号是在地址/控制线361上输入至存储器系统340中。地址/控制线316是连接至行译码器348、感测放大器电路346和列译码器344。除此之外，使用地址/控制线316来取得对于存储器阵列342的读取和写入存取。行译码器348是经由行选择线362上的控制和行选择讯号来连接至感测放大器电路346。感测放大器电路系统346接收预定用于存储器阵列342的输入数据并输出经由输入/输出(1/0)数据线363而从存储器阵列342读取的数据。藉由激活字线(经由列译码器344)来从存储器阵列342的单元读取数据，其中，该字线将对应至该字线的所有存储器单元耦接至个别位线360，而位线360系界定阵列的行。一个或多个位线亦被激活。当激活特定字线和位线，从而选择一或多个位时，连接至位线的感测放大器电路系统346藉由量测在被激活之位线和参考线之间的电位差来侦测与放大所选择之位中的数据。图4系根据本发明的实施例来说明存储器单元410的电路示意图。虽然在图4中说明单一存储器单元410，该发明所属
技术领域：
中具有通常知识者将了解的是，在实际施行上，存储器单元410很可能是互连在集成电路中的许多存储器单元的其中一个。该发明所属
技术领域：
中具有通常知识者将了解存储器单元410很可能被实施在可包含有数千或更多的此类存储器单元的存储器单元阵列中。在一个实施例中，存储器单元410可被实施成图3所说明的存储器系统340的存储器阵列342内的存储器单元的其中一个。存储器单元410包括栅控横向晶闸管(GatedLateralThyristor；GLT)装置460、写入存取晶体管470、读取存取晶体管480和感测晶体管490。使用复数个控制线以操作存储器单元410，包含字线420、允许写入线430、供应线432、写入位线452、和读取位线454。在一个实施中，字线420包括多晶硅，允许写入线430和供应线432各包括第一金属层，而写入位线452和读取位线妨4各包括第二金属层。在一个实施中，晶体管470、480、490之各者是MOSFET且因此包含源极电极、漏极电极、和栅极电极。虽然用语「M0SFET」适当地指具有金属栅极电极和氧化物栅极绝缘体的装置，但是全文中将使用该用语来指包含导电栅极电极(不论金属或其它导电材料)的任何半导体装置，其中该导电栅极电极系位于栅极绝缘体(不论氧化物或其它绝缘体)上方，且该栅极绝缘体依次位于半导体基材(不论硅或其它半导体材料)上方。MOSFET晶体管可依照实施而为NM0SFET或PM0SFET。在图4中，写入存取晶体管470包含源极电极472、漏极电极474、和耦接至字线420的栅极电极475。读取存取晶体管480包含源极电极482、漏极电极484、和栅极电极485。感测晶体管490包含源极电极492、漏极电极494、和栅极电极495。在图4中，栅控横向晶闸管(GLT)装置是以符号460来表示。要了解的是，GLT装置460包括晶闸管462(以串联的两个二极管来表示)与连接至该晶闸管462的金属氧化物硅(MetalOxideSilicon，简称M0S)电容器，例如图20中所说明者。一般来说，晶闸管是双稳态、三端装置，其包括栅控电极465、阴极区464、阳极区466、与置于阳极区466与阴极区464之间的一对基极区(未图示)。触点系做在阳极区466以产生阳极端(anodeterminal)，触点系做在阴极区464以产生阴极端，而触点系做在栅控电极465以产生栅极端。PN或NP接面是形成在阳极区466和基极区之其中一个之间、在一对基极区之间、及在另一基极区和阴极区464之间。在GLT装置460中，MOS电容器(未图示)是连接至晶闸管462的基极区(未图示)的其中一个。在存储器单元410的一个示范实施例中(将在以下针对图5至图20进行描述)，晶体管470、480、490是NM0SFET，而GLT装置460包括耦接至MOS电容器的PNPN晶闸管462。如图20中所说明者，PNPN晶闸管462包含排列成PNPN组构的栅控电极465(其当作MOS电容器的一个平板)、P型阳极区466、N型基极区468、P型基极区463和N型阴极区464，其中，N型和P型基极区468、463是横向置于P型阳极区466和N型阴极区464之间。如上所述，触点系做在P型阳极区466、N型阴极区464、与栅控电极465。PN接面是形成在P型阳极区466和N型基极区468之间，另一PN接面是形成在N型基极区468和P型基极区463之间，而又另一PN接面是形成在P型基极区463和N型阴极区464之间。GLT装置460的MOS电容器包含栅控电极465、P型基极区、与置于该栅控电极465和P型基极区之间的栅极绝缘体层。栅极绝缘体层当作电容器的介电质。N型基极区与P型基极区是彼此相邻。MOS电容器是连接至晶闸管的P型基极区。在替代的示范实施例中，晶体管470、480、490是PMOSraT，而GLT装置460包括耦接至MOS电容器的晶闸管，其中，该晶闸管是排列成NPNP组构，而MOS电容器是连接至N型基极。图4说明各个节点441、442、443、444、445、446、448、449，以帮助说明在组成存储器单元410的不同装置460、470、480、490与各种控制线420、430、432、452、妨4之间的电性及/或实体耦接。各个节点未必暗示组成存储器单元410的不同装置460、470、480、490与控制线420、430、432、452、妨4是直接连接彼此，在一些实施例中，在特定装置与给定节点之间可呈现有额外的介入装置(interveningdevice)(未图标)。GLT装置460的阴极节点464是在节点444处耦接至写入存取晶体管470的漏极电极474与读取存取晶体管480的栅极电极495。GLT装置460的栅控电极465是在节点446处耦接至允许写入线430，而GLT装置460的阳极节点466是在节点448处耦接至供应线432。感测晶体管490是在节点449处耦接至供应线432，且在节点444处耦接至写入存取晶体管470的漏极电极474及GLT装置460的阴极节点464。感测晶体管490的源极电极492是在节点445处耦接至读取存取晶体管480的漏极电极484。感测晶体管490在节点444处感测电压。举例来说，如果GLT装置460储存逻辑1，则在节点444处的电压位准将是「高压」(例如大于0.5伏特)且大到足够导通(turnon)感测晶体管490，而感测晶体管490系在读取位线妨4上引发电压改变。如果GLT装置460储存逻辑0，则节点444处的电压位准将接近0.0伏特，而由于感测晶体管490将保持关断(off)，故感测晶体管490不会在读取位线妨4上引发电压改变。在图4的示意图中，写入存取晶体管470与读取存取晶体管480是图示成被耦接至字线420，而读取存取晶体管480的栅极电极485是图示成在节点443处被耦接至写入存取晶体管470的栅极电极475。虽然栅极电极475、485是图示成在节点443处被耦接，该发明所属
技术领域：
中具有通常知识者将了解的是，栅极电极475、485实际上是字线420的部分且是从导电材料(例如多晶硅)的公共层所形成。在图4所说明的实施例中，写入存取晶体管470的源极电极472是在节点441处耦接至写入位线452，读取存取晶体管480的源极电极482是在节点442处耦接至读取位线454，而感测晶体管490的漏极电极494是在节点449处耦接至供应线432。写入存取晶体管470藉由只在写入位线452不在待命模式中时进行切换来经由写入位线452在写入操作期间控制写入存取。待命模式系指在字线420是在保持电压处期间的在读取和写入操作之间的保持状态。读取存取晶体管480经由读取位线妨4在读取操作期间控制读取存取。藉由沿着独立之写入存取晶体管470和独立之读取存取晶体管480来提供独立的写入和读取位线452、454，由于读取和写入路径是彼此退耦(decouple)，所以读取和写入操作是彼此完全隔离，进而消除上述所提及之读取扰乱问题。在描述用来制造存储器单元410的方法步骤之后，将参照图23来在以下更详细描述存储器单元410的操作。图5至图22系根据本发明的各种实施例来说明存储器单元410与其制造的方法步骤。具体来说，图6、图9、图12、图15、图22说明存储器单元410与其制造的方法步骤的俯视平面图，而图5、图7、图8、图10至图11、图13至图14、和图16至图21说明存储器单元410与其制造的方法步骤的剖视图。在图6、图9、图12、图15、图22中所图示的平面图包含上面与下面的区域线。图7、图11、图13、图16、图18和图20说明取自横跨上面的区域线的存储器单元410的剖视图，而图8、图10、图14、图17、图19和图21说明取自横跨下面的区域线的存储器单元410的剖视图。在以下所描述的说明实施例中，示范的存储器单元410包括三个N通道MOS(NMOS)晶体管470、480、490与GLT装置460(包括耦接至MOS晶体管的PNPN晶闸管)。然而，将如下所解释的是，可使用相似的方法步骤来制造包括三个P信道MOS(PMOS)晶体管与GLT装置(包括耦接至MOS电容器的NPNP晶闸管)的另一个存储器单元。存储器单元、MOS晶体管和晶闸管在制造中的各种步骤是众所皆知的，因此为了简要说明，许多习知步骤在此将只简短提及或将整体省略而不提供众所皆知的制程细节。如上所提到者，在此所使用的用语「M0S晶体管」是非限制性的解释且指包含置于栅极绝缘体(依次置于半导体基材上方)上方的导电栅极电极的任何半导体装置。因为在存储器单元410制造中的初始步骤是习知者，所以初始步骤本身并不显示且将不详细描述。该制造开始是提供存储器单元410所要制造于其中或其上的半导体结构或基材401。半导体基材401可为块体半导体材料(bulksemiconductormaterial)或绝缘体上半导体(semiconductor-on-insulator，简称S0I)基材。根据图5中所说明的本发明的实施例，半导体基材401是图标成(SOI)结构401，该结构401包括位于埋置氧化物绝缘层404上或上方的至少一薄层半导体材料406，该埋置氧化物绝缘层404是依次由承载晶圆或基材402所支承，使得该埋置氧化物绝缘层404是位于承载晶圆402与半导体层406之间。在半导体的
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中具有通常知识者将了解半导体层406可为硅层、锗层、砷化镓(galliumarsenide)层、或其它半导体材料。在一个实施例中，半导体层406包括在埋置氧化物绝缘层404上的硅的薄单晶层。该硅的薄单晶层可为具有(100)表面晶体方位的硅基材。薄硅层系较佳地具有每平方至少约1至35奥姆(Ohm)的电阻率。在此所使用的用语「硅层」将用来包含典型上使用在半导体工业中的相当纯的硅材料或轻微杂质掺杂的单晶硅材料、以及混合有(admix)少量其它元素(例如锗、碳等)与杂质掺杂物元素(例如硼、磷、及砷)以形成实质上单晶之半导体材料者。在一个实施例中，埋置氧化物绝缘层404可例如为二氧化硅层，其较佳地具有约40至200奈米(nm)的厚度。半导体层406依照待形成之GLT装置460和MOS晶体管470、480、490的导电性种类而可杂质掺杂有N型导电性决定杂质(N-typeconductivitydeterminingimpurity)或P型导电性决定杂质(P-typeconductivitydeterminingimpurity)。在NMOS实施例中，半导体层406掺杂有P型导电性决定杂质，以在半导体层406中产生P阱区463、471、486、493。可藉由例如把诸如硼的掺杂离子注入并随后进行热退火来进行杂质掺杂。或者，在PMOS实施例中，半导体层406可掺杂有N型导电性决定杂质，以在半导体层406中产生N阱区(未图示)。可藉由例如把诸如磷或砷的掺杂离子注入并随后进行热退火来进行杂质掺杂。一旦形成P阱区463、471、486、493，可在半导体层406中蚀刻出沟槽以在相邻存储器单元之间形成介电隔离区(未图示)。举例来说，存储器单元410藉由介电隔离区(未图示)而可与其它存储器单元(未图标)电性隔离，该介电隔离区较佳为浅沟槽隔离(shallowtrenchisolation，简称STI)区。如众所皆知的，有许多可使用来形成STI的制程，因此该制程不需要在此详细描述。一般来说，STI包含浅沟槽，该浅沟槽是在半导体层406表面中蚀刻出来并随后填有绝缘材料。在沟槽填有绝缘材料(例如氧化物)之后，表面通常藉由例如化学机械平坦化(chemicalmechanicalplanarization，简称CMP)来平坦化。如图6至图8所图示，栅极绝缘材料408的层是形成在半导体层406上方，而栅极电极465、475、485、495是分别覆于栅极绝缘材料408与杂质掺杂P阱区463、471、486、493上而形成。栅极绝缘材料408的层可为热成长的二氧化硅的层、或者例如氧化硅、氮化硅、或具有较二氧化硅高的介电常数(κ)的高介电常数(κ)绝缘材料的沉积绝缘体。「高κ介电」材料的范例包含铪(hafnium)与硅酸锆(zirconiumsilicate)、与其氧化物(包含但不限于氧化铪(Hf02)、硅氧化铪(HfSiO)等)。藉由例如化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、电浆增强式化学气相沉积(PECVD)或原子层沈积(atomiclayerdeposition，简称ALD)可沉积出沉积绝缘体。栅极绝缘层408系较佳具有约1至10奈米的厚度，虽然实际厚度可依照要实行的电路来判定。栅极电极465、475、485、495较佳系藉由下述方式形成沉积覆于栅极绝缘材料408的层上的栅极形成材料的层(未图标)，且之后图案化与蚀刻栅极形成材料的层(以与门极绝缘材料408的下面层)以形成覆于栅极绝缘材料408的剩余部分上的栅极形成材料的条(strip)420、421、422，如图6所示。栅极形成材料的层(因而栅极电极465、475、485、495)可形成自多晶硅或其它导电材料(例如金属)的层。在一个实施例中，栅极形成材料的层包括具有约100至300奈米厚度的未掺杂多晶硅的层。藉由例如在CVD反应(例如低压化学气相沉积(LPCVD))中的硅烷(SiH4)的还原(reduction)可沉积多晶硅。在图案化与蚀刻栅极形成材料的层与栅极绝缘材料408的层之后，已经形成栅极电极465、475、485、495，其覆盖栅极绝缘材料408的剩余部分。如图9至图11所示，栅极绝缘材料408中的开口系外露出相邻栅极电极465、475、485、495的P阱区463、471、486、493的部分，而掩膜层498则以覆盖P阱区463的部分之方式形成。可把P阱区463、471、486,493的外露部分的至少一表面部分杂质掺杂有N型导电性决定杂质，以在相邻栅极电极465、475、485、495的半导体层406中造成轻微掺杂延伸区456。藉由例如把掺杂离子(例如砷)注入并随后进行热退火可进行杂质掺杂。如图12至图14所示，之后形成侧壁间隔件469与绝缘间隔块467。在一个实施例中，例如氧化硅及/或氮化硅的介电层的绝缘材料的包覆层(blanketlayer)(未图示)是共形地(conformally)沉积而覆盖栅极电极465、475、485、495与半导体层406的外露部分(包含轻微掺杂延伸区456)。之后于绝缘材料的包覆层上方敷设感光材料层(例如光阻(photoresist)),并将其图案化以留下余留部分496并外露包覆绝缘层的其它部分。包覆绝缘层的外露部分(也就是，没有被余留感光材料496所覆盖的那些部分)之后以蚀刻剂(例如藉由反应式离子蚀刻(RIE))来非等向地蚀刻，以在栅极电极465、475、485、495的侧壁412、413、414、416、417、418、419上形成侧壁间隔件469及在栅极电极465的侧壁415上形成绝缘间隔块467。例如可在CHF3、CF4或SF6之化学作用中，蚀刻氧化硅和氮化硅。绝缘间隔块467覆盖半导体层406的一部分、栅极电极465的一部分、与栅极电极465的侧壁415。之后移除感光材料496的余留部分。如图15至图17所示，之后敷设并图案化掩膜材料的另一层(可为例如光阻层)，以提供离子注入掩膜499。离子注入掩膜499覆盖半导体层406之对应至N型基极区/阳极区468、466的最后位置的区域，并外露出半导体层406之对应至源极区472、公共漏极/阴极区474、464、源极区482、公共漏极/源极区484、492、与漏极区494的最后位置的区域。该源极区472、漏极/阴极区474、464、源极区482、公共漏极/源极区484、492、与漏极区494以近似零度角地来注入(如箭头497所示)。在此示范实施例中是注入N型导电性判定离子(例如磷或砷)。之后移除掩膜材料499的层。如图15、图18、和图19所示，掩膜材料501的层(可为例如光阻层)之后敷设于栅极电极465、475、485、495上方并被图案化以提供外露半导体层406的下述区域的离子注入掩膜，其中，该半导体层406的该等区域系对应至N型基极区468与阳极区466的最后位置。N型基极区468是以相对于线504夹有一角度来注入(如箭头503所示)，其中该线504是正交于半导体层406的上面的表面，以产生延伸于绝缘间隔块467之下的N型基极区468。N型基极区468较佳系以相对于线504的夹角大于0度角且小于或等于45度的角度来注入，其中该线504是正交于半导体层406的上面的表面。在此示范的实施例中是注入N型导电性判定离子(例如磷或砷)。接着，如图15、图20和图21所示，阳极区466是使用高能量离子束以接近零度角地(如箭头505所示)来注入P型导电性判定离子(例如硼)，以形成GLT装置420的P型阳极区466。在替代的实施例中是注入N型导电性判定离子(例如磷或砷)。P型阳极区466的形成将N型基极区/阳极区468、466分割成两个部分GLT装置420的N型基极区468与P型阳极区466。N型基极区468系设于P阱区463与P型阳极区466之间。接着移除掩膜材料501的层，而所得到的存储器单元410结构是藉由外露存储器单元410于经控制周期之高温而经受快速热退火(RTA)制程。RTA步骤电性地激活N型源极区472、N型漏极/阴极区474、464、N型基极区468、P型阳极区466、N型源极区482、N型公共漏极/源极区484、492、与N型漏极区494中的离子，并导致注入在那些区域中的掺杂离子的向外横向扩散(未图示)。此外，虽然未被图示出来，硅化物区域(未图标)之后可形成在栅极电极465、475、485、495、N型源极区472、N型漏极/阴极区474、464、N型基极区468、P型阳极区466、N型源极区482、N型公共漏极/源极区484、492、与N型漏极区494的外露区域的表面上。硅化物区域提供用以将触点电性地耦接至这些区域的机制。再者，N型漏极/阴极区474、464可经由硅化物区域444来电性地耦接至栅极电极495，如图22所示。如图22所示，存储器单元410可藉由习知步骤(未图示)来完成，例如沉积介电材料的层、蚀刻出穿过该介电材料的开孔(opening)、及形成延伸通过开孔的金属化体(metallization)以电性地接触各种装置。举例来说，可沉积绝缘材料以覆盖栅极电极465、475、485、495及包含N型源极区472、N型漏极/阴极区474、464、P型阳极区466、N型源极区482、N型公共漏极/源极区484、492、与N型漏极区494的半导体层406的外露部分，并蚀刻以形成从绝缘材料延伸穿过至N型源极区472、P型阳极区466、N型源极区482、与N型漏极区494的接触孔或开孔。之后可在接触孔中沉积互连金属或其它导电材料的导电层(未图标)并予以图案化以留下包括对硅化物区域(未图标)的互连金属化体的余留部分，其中该硅化物区域是形成在N型源极区472、N型阳极区466、N型源极区482与N型漏极区494上。之后可形成从绝缘材料的另一层延伸至互连金属化体的通孔(via)以提供往互连金属化体的电性路径。之后可沉积金属-1(metal-Ι)层以至少覆盖该通孔并图案化以形成电性接触GLT装置460的栅极电极465和N型基极区468的允许写入线430及电性接触GLT装置460的P型阳极区466的硅化物区域和形成在感测晶体管490的N型漏极区494上的硅化物区域的供应线432。之后可沉积绝缘材料的另一层(未图示)以覆盖允许写入线430和供应线432、可形成延伸穿过绝缘材料的通孔451、455、且之后可沉积金属2(metal-2)层以至少覆盖通孔451、455并图案化以形成电性接触通孔451的写入位线452与电性接触通孔455的读取位线454。因此，如图4和图22所示，存储器单元410包括GLT装置460、NM0S写入存取晶体管470、NMOS读取存取晶体管480与感测晶体管490。NMOS写入存取晶体管470是以相邻于半导体层406上的NMOS读取存取晶体管480和GLT装置460之方式制造，且感测晶体管490是以相邻于半导体层406上的NMOS读取存取晶体管480和GLT装置460之方式制造。GLT装置420包括耦接至MOS电容器463、408、465的横向NPNP晶闸管。横向NPNP晶闸管包括交替的(alternating)N型和P型材料，该N型和P型材料包含P型阳极区466、N型基极区468、P型基极区463与N型阴极区464，其中，基极区463、468是横向地设置于P型阳极区466和N型阴极区464之间。PN接面(Jl)是形成在P型阳极区466和N型基极区468之间，另一PN接面(J2)是形成在N型基极区468和P型基极区463之间，而再另一PN接面(J3)是形成在P型基极区463与N型阴极区464之间。GLT装置460的MOS电容器463、408、465包含栅极电极465、P型基极区463、与设置于该栅极电极465和P型基极区463之间的栅极绝缘层408。栅极绝缘层408作为电容器电介质之用。N型基极区468和P型基极区463是彼此相邻。当P型阳极区466相对于N型阴极区464是在正电位处时(在栅极电极465处没有施加电压)，则PN接面(Jl)与PN接面(J3)是被施以顺向偏压(forwardbias)，同时PN接面(J2)是被施以逆向偏压(reversebias)。当PN接面(J2)是被施以逆向偏压时，不会发生导通(呈关断(off)状态)。如果施加至P型阳极区466的正电位被增加超过晶闸管的崩溃电压(breakdownvoltage)(VBK)，则发生雪崩崩溃(avalanchebreakdown)且晶闸管开始导通(呈开启(on)状态)。如果正电位(VG)是相对于N型阴极区464地被施加在栅极电极465处，则PN接面(J2)的崩溃发生在正电位的较低数值处。藉由选择适当数值的VG，可迅速地切换晶闸管至开启状态。MOS电容器463、408、465是电容地耦接至晶闸管的P型基极区463并保持电荷，进而控制晶闸管的P型基极区463的电位。P型基极区463的电压位准系决定是否要触发N型基极区468、P型基极区463、和N型阴极区464的NPN动作。虽然上面的范例是NMOS的实施例，该发明所属
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中具有通常知识者将了解的是，藉由切换组成装置的各种区域的导电性类型可制造替代的PMOS的实施例。举例来说，在替代的示范实施例中，晶体管470、480、490包括PMOS晶体管，而GLT装置460包括排列成PNPN组构的晶闸管且MOS电容器是连接至晶闸管的N型基极。在PMOS的实施例中(未图示)，阱区463、471、486、493是N阱区，而N阱区463、471、486、493的外露部分可掺杂有P型导电性决定杂质，以在半导体层406中产生轻微掺杂延伸区和源极/漏极区。可例如藉由在轻微掺杂延伸区注入掺杂离子(例如二氟化硼(BF2))及在源极/漏极区注入掺杂离子(例如硼)并随后进行热退火，而进行杂质掺杂。如以下将参照图23来描述者，系使用复数个控制线来操作存储器单元410，该等控制线包含字线420、允许写入线430、供应线432、写入位线452、和读取位线454。除此之外，藉由退耦读取和写入位线454、452，此存储器单元410的配置避免在读取操作期间的读取扰乱，如以下将参照图23来描述者。图23系说明电压波形510、520、530、540的时序图，该电压波形510、520、530、540是依据本发明的实施例而在存储器单元410的读取和写入操作期间施加至图4的存储器单元410的控制线420、430、454、452。如以下所详细描述者，存储器单元410可操作在许多不同模式(包含写入1模式590、读取1模式592、写入0模式594、和读取0模式596)的任何一个中。可将存储器单元410设计成使用不同电压来操作，而以下所指定的任何数值只是示范并提供来说明一个特定且非以此为限的实作。在遍及存储器单元410的操作中，电源供应线432是被接地，所以没有在图23中图示。施加至字线420的电压波形510的范围从接近0.0伏特的低数值至接近1.2伏特的高数值。当激活字线420时，电压波形510从低数值转变至高数值。施加至允许写入线430的电压波形520的范围从接近-1.5伏特的低数值至接近0.0伏特的高数值。在写入1模式590期间发生的写入1操作期间或在写入0模式594期间发生的写入0操作期间，当激活允许写入线430时，电压波形520从低数值转变至高数值。施加至写入和读取位线452、妨4的电压波形530540的范围从接近0.0伏特的低数值至接近2.0伏特的高数值。具体来说，在读取1模式592期间，当激活读取位线妨4时，电压波形530从低数值转变至高数值，而在写入0模式594期间，当激活写入位线452时，施加至写入位线452的电压波形540从低数值转变至高数值。在任一写入操作期间，是藉由施加高电压(Vdd)至字线420、与施加低电压至读取位线4M来选择或激活存储器单元410，以「关断」存储器单元410的读取存取晶体管480。当允许写入线430相对于GLT装置460的阳极区466是在低电压处时，在电压脉冲522(例如0.0伏特)施加至允许写入线430之前，该GLT装置460中没有电流流动。藉由施加电压脉冲522、5沈至允许写入线430，而导致电流流动在GLT装置460中，以容许0或1被写入至存储器单元410，藉此进行写入操作。对于在写入1模式590期间发生的写入1操作来说，将低电压(例如在0.0伏特至0.5伏特之间)施加至读取与写入位线452、妨4两者，从而施加低电压至写入存取晶体管490的源极电极472与读取存取晶体管480的源极电极482，并将高电压施加至字线420，并因而施加至写入存取晶体管470和读取存取晶体管480的栅极电极475、485。允许写入线是耦接至GLT装置460的栅控电极465。当电压脉冲5施加至允许写入线430时，1被写入至存储器单元410。对于在写入0模式594期间发生的写入0操作来说，将高电压施加至写入位线452，从而施加高电压至写入存取晶体管470的源极电极472，同时字线420是保持在高电位处，从而施加高电压至写入存取晶体管470和读取存取晶体管480的栅极电极475、485，而读取位线妨4是保持在低电压处，从而施加低电压至读取存取晶体管480的源极电极482。允许写入线430是耦接至栅控电极465，该栅控电极465是电容地耦接至GLT装置460的P型基极区463。当电压脉冲522施加至允许写入线430时，0被写入至存储器单元410，这是因为电压脉冲522减低GLT装置460的P型基极区463的电位，从而关闭GLT装置460。在任一读取操作期间，是藉由施加高电压至字线420、施加低电压或接地至写入位线452、与施加低电压至允许写入线430来选择或激活存储器单元410，使得GLT装置460中没有电流流动，进而避免写入操作发生。因为写入位线452在读取操作592、596期间是保持在低电压处，所以可消除读取扰乱问题。再者，因为在待命模式或发生在读取操作596、592与写入操作594、590之间的「保持状态」期间没有限制在阴极区464和阳极区466之间的电流，因此不需周期性更新操作即可操作存储器单元410。对于发生在读取1模式592期间的读取1操作来说，存储器单元410之前将已经被写入有1。GLT装置460将会在高状态(也称作「顺向崩溃模式(forwardbreakingmode)J)中，其中该高状态提高在GLT装置460和写入存取晶体管474之间的节点444的电位。在节点444处的高电位会将感测晶体管490「导通」。读取位线妨4是被预充电至接地线电位(0.0伏特)。当施加高电压至字线420时，读取存取晶体管480导通，而感测晶体管490和读取存取晶体管480容许电流经由供应线432来从阳极466通过至读取位线454。当施加至位线妨4上的电压增加时，感测放大器电路346感测到数据1正从存储器单元410被读取。对于在读取0模式596期间发生的读取0操作来说，存储器单元410之前将已经被写入有0。GLT装置460将会在低状态(也称作「逆向崩溃模式(reversebreakingmode)J)中。在GLT装置460与写入存取晶体管474之间的节点444处的电位是接近0且在GLT装置460中没有电流正通过。当在节点444处的0偏压是施加至感测晶体管490时，感测晶体管490将会在其「关断」状态中且电流不能从阳极466流动至读取位线454。如果在预充电读取位线妨4上的电压没有改变，则感测放大器电路346感测到数据0正从存储器单元410被读取。图M是依据本发明的另一实施例而说明存储器单元610的电路示意图。图M的存储器单元610包含许多相同于图4的存储器单元410的组件与互连。除非存储器单元610的配置或结构有被改变，否则在图M中再次使用在图4中使用的相同组件符号。为了简化说明，在图4和图M中所公共标号的组件在此将不再详细描述，而将只在以下描述在图M的存储器单元610与图4的存储器单元410之间的差异。如图4所示，存储器单元610包括栅控横向晶闸管(GLT)装置460、写入存取晶体管470、读取存取晶体管480和感测晶体管490，并使用复数个控制线来进行操作，包含字线420、允许写入线430、供应线632、写入位线452、与读取位线454的存储器单元610。图标在图M中的存储器单元610与图4的存储器单元410的不同之处在于供应线632是被重新配置，使得该供应线632被耦接至在节点633处的写入存取晶体管470的源极电极472。此外，GLT装置460的阳极466与感测晶体管490的漏极494是经由将节点448耦接至节点449的导电线634来耦接至彼此。节点448、449也耦接至在节点635处的写入位线452。感测晶体管490以相似于前面参照图4所描述的方式来感测在节点444处的电压，写入存取晶体管470以相似于前面参照图4所描述的方式来控制写入存取，而读取存取晶体管470以相似于前面参照图4所描述的方式来控制读取存取。如上所述，在此将不再描述这些组件的操作。如图4所示，藉由提供独立的写入和读取位线452、454以退耦读取和写入路径彼此，存储器单元610可消除上述的读取扰乱问题。在描述用来制造存储器单元610的方法步骤之后，将在以下参照图沈以更详细描述存储器单元610的操作。图5至图21和图25系根据本发明的各种实施例而图标存储器单元610与其制造的方法步骤。为了简化说明，已经在以上图5至图21所描述的内容将不再重复。用来制造存储器单元610的方法步骤现在将参照图25来描述，图25图标存储器单元610的俯视平面图。在图25的替代性存储器单元610的布局中，系沉积金属-l(metal-l)层以覆盖通孔442、446、448、449与绝缘材料409的层的余留部分，并图案化(例如藉由蚀刻)以形成供应线632、允许写入线430与将通孔448耦接至通孔449的金属线634。通孔448电性地接触形成于GLT装置460的P型阳极466上的硅化物区域(未图标)，而通孔449电性地接触形成于感测晶体管490的N型漏极区494上的硅化物区域(未图标)。供应线632电性地接触通孔441，该通孔441电性地接触写入存取晶体管470的源极电极472的硅化物区域(未图标)。沉积绝缘材料的另一层(未图示)以覆盖绝缘材料409、供应线632、允许写入线430和金属线634，且之后各向异性地蚀刻绝缘材料的部分以形成延伸通过绝缘材料411至通孔442和金属线634的通孔洞(viahole)。之后可将通孔洞填充导电材料以形成电性地接触通孔442和金属线634的通孔。于是，之后可沉积金属-2(metal-2)层(未图示)以至少覆盖通孔455、635与绝缘材料的层的余留部分，并予以图案化以形成电性地接触通孔635的写入位线452与电性地接触通孔455的读取位线454。图沈是根据本发明的实施例而说明在存储器单元610的读取和写入操作期间施加至图M的存储器单元610的控制线420、430、454、452的电压波形710、720、730、740的时序图。如下所详细描述者，存储器单元610可操作在许多不同模式(包含写入1模式790、读取1模式792、写入0模式794、和读取0模式796)的任一个中。可将存储器单元610设计成使用不同电压来操作，且以下所指定的任何数值只是示范并提供来说明一个特定且非以此为限的实作。遍及存储器单元610的操作中，电源供应线632是被接地，所以没有在图沈中图示。施加至字线420的电压波形710的范围从接近0.0伏特的低数值至接近1.2伏特的高数值。当激活字线420时，电压波形710从低数值转变至高数值。施加至允许写入线430的电压波形720的范围从接近-1.5伏特的低数值至接近0.0伏特的高数值。在写入1模式790期间发生的写入1操作期间或在写入0模式794期间发生的写入0操作期间，当激活允许写入线430时，电压波形720从低数值转变至高数值。施加至写入和读取位线452、454的电压波形730、740的范围从接近0.0伏特的低数值至接近1.2伏特的高数值。具体来说，在读取1模式792期间，当激活读取位线妨4时，电压波形730从0伏特的低数值转变至1.0伏特的高数值，而在写入0模式790期间，当激活写入位线452时，施加至写入位线452上的电压波形740从高数值转变至低数值。在任一写入操作期间，是藉由施加高电压(Vdd)至字线420、与施加低电压至读取位线4M来选择或激活存储器单元610，以「关闭」存储器单元610的读取存取晶体管480。当允许写入线430相对于GLT装置460的阳极区466是在低电压处时，在电压脉冲722(例如0.0伏特)施加至允许写入线430之前，该GLT装置460中没有电流流动。藉由施加电压脉冲722、7沈至允许写入线430，而导致电流流动在GLT装置460中，以容许0或1被写入至存储器单元610，藉此来进行写入操作。对于在写入1模式790期间发生的写入1操作来说，系施加低电压(例如在0.0伏特至0.5伏特之间)至读取位线454，从而施加低电压至读取存取晶体管480的源极电极482，施加高电压(例如在1.0伏特至1.5伏特之间)至写入位线452，从而施加高电压至写入存取晶体管470的源极电极472，并施加高电压至字线420且因而施加至写入存取晶体管470和读取存取晶体管480的栅极电极475、485。允许写入线是耦接至GLT装置460的栅控电极465。当将电压脉冲7施加至允许写入线430时，1被写入至存储器单元610。对于在写入0模式794期间发生的写入0操作来说，系施加在0.0伏特和0.5伏特之间的低电压至写入位线452，从而施加低电压至写入存取晶体管470的源极电极472，同时字线420是保持在高电位处，从而施加高电压至写入存取晶体管470和读取存取晶体管480的栅极电极475、485，而读取位线妨4是保持在低电压处，从而施加低电压至读取存取晶体管480的源极电极482。允许写入线430是耦接至栅控电极465，该栅控电极465是电容地耦接至GLT装置460的P型基极区463。当电压脉冲722施加至允许写入线430时，0被写入至存储器单元610，这是因为电压脉冲722减低GLT装置460的P型基极区463的电位之故。在任一读取操作期间，是藉由施加高电压至字线420、施加高电压至写入位线452、与施加低电压至允许写入线430来选择或激活存储器单元610，使得GLT装置460中没有电流流动，从而避免发生写入操作。因为写入位线452在读取操作792、796期间是保持在高电压处，所以可消除读取扰乱问题。再者，因为在待命模式或发生在读取操作796、792与写入操作794、790之间的「保持状态」期间没有限制在阳极区466和阴极区464之间的电流，故不需周期性更新操作即可操作存储器单元610。对于发生在读取1模式792期间的读取1操作来说，存储器单元610之前将已经被写入有1。GLT装置460将会在高状态(也称作「顺向崩溃模式」)中，其中该高状态提高在GLT装置460和写入存取晶体管474之间的节点444的电位。在节点444处的高电位将感测晶体管490「导通」。读取位线妨4是被预充电至接地线电位(0.0伏特)。当施加高电压至字线420时，读取存取晶体管480导通，而感测晶体管490和读取存取晶体管480容许电流经由线634来从阳极466通过至写入位线452与至感测晶体管490的漏极494。当施加在位线妨4上的电压增加时，感测放大器电路346感测到数据1正从存储器单元610被读取。对于在读取0模式796期间发生的读取0操作来说，存储器单元610之前将已经被写入有0。GLT装置460将会在低状态(也称作「逆向崩溃模式」)中。在GLT装置460与写入存取晶体管474之间的节点444处的电位是接近0且在GLT装置460中没有电流正通过。当在节点444处的0偏压被施加至感测晶体管490时，感测晶体管490将会在其「关断」状态中且电流不能经由线634而从阳极466流动至写入位线452与至感测晶体管490的漏极494。如果在预充电读取位线妨4上的电压没有改变，则感测放大器电路346感测到数据0正从存储器单元610被读取。虽然在前面的实施方式中已经提出至少一示范实施例，但是应了解有众多数量的变化形式存在。也应该了解的是，示范的实施例只是范例，而非意欲要以任何方式来限制本发明的范畴、可应用性、或组构。相反地，前面的实施方式将提供该发明所属
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中具有通常知识者用以实行该示范实施例的方便准则。应了解的是，可在不背离如所提出的申请专利范围与其合法等效物的本发明的范畴情况下于组件的功能与安排上作各种改变。权利要求1.一种用于制造存储器装置的方法，该方法包括下列步骤设置半导体层006)，该半导体层006)中包括第一导电性类型的第一、第二、第三和第四阱区063、471、486、493)，第一栅极结构(465/408)覆盖该第一阱区063)，第二栅极结构(475/408)覆盖该第二阱区071)，第三栅极结构(485/408)覆盖该第三阱区(486)且与该第二栅极结构(475/408)成为一体，以及第四栅极结构(495/408)覆盖该第四阱区(493)；形成相邻于该第一栅极结构G65/408)的第一侧壁(414)与相邻于该第二到第四栅极结构(475/408,485/408,495/408)的侧壁(412、413、416、417、418、419)的侧壁间隔件067)、以及覆盖该第一阱区(463)的一部分(468)与该第一栅极结构(465/408)的一部分的绝缘间隔块069)，该绝缘间隔块(469)相邻于该第一栅极结构065/408)的第二侧壁(415)；形成相邻于该第一栅极结构G65/408)的第一源极区072)、在该第一栅极结构(465/408)和第二栅极结构(475/408)之间的公共漏极/阴极区074/464)、相邻于该第三栅极结构G85/408)的第二源极区082)、在该第三栅极结构(485/408)和第四栅极结构(495/408)之间的公共漏极/源极区084/492)、以及相邻于该第四栅极结构(495/408)的漏极区(494)；以及形成延伸至相邻于在该第一栅极结构(465/408)的该绝缘间隔块(467)之下的该第一阱区G63)中的第一基极区068)、以及延伸至相邻于该第一基极区068)的该第一阱区(463)中的在该第一阱区063)中的阳极区066)。2.如权利要求1所述的方法，其中，形成相邻于该第一栅极结构065/408)的第一侧壁G14)与相邻于该第二到第四栅极结构075/408、485/408、495/408)的侧壁(412、413、416、417、418、419)的侧壁间隔件(467)、以及覆盖该第一阱区(463)的一部分(468)与该第一栅极结构(465/408)的一部分的绝缘间隔块069)，该绝缘间隔块(469)相邻于该第一栅极结构065/408)的第二侧壁(415)，的步骤还包括下列步骤共形地沉积覆盖该半导体层G06)的外露部分的绝缘材料层067)；在该绝缘材料层(467)的一部分上方设置感光材料096)，该绝缘材料层(467)的该部分覆盖该第一阱区G63)的一部分068)与该第一栅极结构065/408)的一部分；以及各向异性地蚀刻该绝缘材料层G67)的外露部分以设置相邻于该第一栅极结构065/408)的第一侧壁014)的侧壁间隔件067)与相邻于该第二到第四栅极结构(475/408,485/408,495/408)的侧壁(412、413、416、417、418、419)的侧壁间隔件(467)，以及覆盖该第一阱区G63)的一部分(468)与该第一栅极结构(465/408)的一部分的绝缘间隔块069)，该绝缘间隔块(469)相邻于该第一栅极结构065/408)的第二侧壁015)。3.如权利要求1所述的方法，其中，形成相邻于该第一栅极结构(465/408)的第一源极区072)、在该第一栅极结构(465/408)和第二栅极结构(475/408)之间的公共漏极/阴极区074/464)、相邻于该第三栅极结构085/408)的第二源极区082)、在该第三栅极结构(485/408)和第四栅极结构(495/408)之间的公共漏极/源极区084/492)、以及相邻于该第四栅极结构G95/408)的漏极区094)的步骤还包括下列步骤在该绝缘间隔块G69)与该第一阱区063)的一部分的上方形成第一离子注入掩膜(499)；以及将具有第二导电性类型的掺杂离子(497)注入至该第一阱区(46的外露部分与该第二到第四阱区071、486、493)中，以形成相邻于该第一栅极结构065/408)的第一源极区072)、在该第一栅极结构(465/408)和第二栅极结构(475/408)之间的公共漏极/阴极区074/464)、相邻于该第三栅极结构085/408)的第二源极区082)、在该第三栅极结构(485/408)和第四栅极结构(495/408)之间的公共漏极/源极区084/492)、以及相邻于该第四栅极结构095/408)的漏极区094)。4.如权利要求3所述的方法，其中，形成延伸至相邻于在该第一栅极结构(465/408)的该绝缘间隔块(467)之下的该第一阱区(463)中的第一基极区068)、以及延伸至相邻于该第一基极区G68)的该第一阱区063)中的在该第一阱区063)中的阳极区066)的步骤还包括下列步骤在该第一到第四栅极结构065/408、475/408、485/408、495/408)的上方形成第二离子注入掩膜(501)，而外露相邻于该绝缘间隔块069)的该第一阱区063)的另一部分；将具有该第二导电性类型的掺杂离子(503)以相对于该半导体层(406)的上表面小于45度的角度注入至相邻于该绝缘间隔块069)的该第一阱区063)的其它外露部分中，以在该第一阱区G63)中形成第一基极区068)，该第一基极区延伸至相邻于该第一栅极结构065/408)的该绝缘间隔块(467)之下的该第一阱区063)中；以及将具有该第一导电性类型的掺杂离子(50注入至该第一基极区G68)的外露部分中，以形成相邻于该第一基极区(468)和该绝缘间隔块067)的阳极区066)。5.如权利要求4所述的方法，其中，该第一导电性类型包括P型，而该第二导电性类型包括N型。6.如权利要求4所述的方法，其中，该第一导电性类型包括N型，而该第二导电性类型包括P型。7.如权利要求1所述的方法，还包括下列步骤加热该经注入的第一源极区072)、经注入的公共漏极/阴极区074/464)、经注入的第二源极区082)、经注入的公共漏极/源极区084/492)、经注入的漏极区094)、经注入的第一基极区068)、经注入的阳极区066)，使得已注入在该第一源极区072)、该公共漏极/阴极区074/464)、该第二源极区082)、该公共漏极/源极区084/492)、该漏极区094)、该第一基极区068)、该阳极区066)中的掺杂离子的向外横向扩散。8.如权利要求7所述的方法，还包括下列步骤在该公共漏极/阴极区(474/464)与该第四栅极结构095/408)中形成硅化物区域044)，该硅化物区域(444)将该公共漏极/阴极区(474/464)电性地耦接至该第四栅极结构(495/408)。9.如权利要求1所述的方法，还包括下列步骤形成电性地接触该第一源极区072)、该阳极区066)、该第二源极区082)、以及该漏极区(494)的互连(421,428,422,429)；以及形成电性地接触该互连021、似8、422、似9)的第一通孔041、448、442、449)。10.如权利要求9所述的方法，还包括下列步骤形成电源供应线(432)与允许写入线G30)，其中，该电源供应线(432)经由第一通孔(448)与互连0)电性地接触该阳极区066)，而其中，该允许写入线030)电性地接触该第一栅极结构(465/408)和该第一基极区(468)。11.如权利要求10所述的方法，还包括下列步骤形成电性地接触该第一通孔041、442)的第二通孔051、455)。12.如权利要求11所述的方法，还包括下列步骤形成电性地接触该第二通孔(451)其中一个的写入位线052)以及电性地接触该第二通孔0)的另一个的读取位线GM)。13.如权利要求9所述的方法，还包括下列步骤形成电性地接触该第一源极区(47和该第二源极区(48的电源供应线(632)、电性地接触该第一栅极结构(465/408)和该第一基极区(468)的允许写入线030)、以及电性地将该阳极区(466)耦接至该漏极区094)的连接器线(634)，其中该允许写入线030)。14.如权利要求13所述的方法，其中，形成电性地接触该第一源极区(47和该第二源极区(48的电源供应线(632)、电性地接触该第一栅极结构(465/408)和该第一基极区(468)的允许写入线G30)、以及电性地将该阳极区(466)耦接至该漏极区(494)的连接器线(634)，其中该允许写入线G30)，的步骤包括下列步骤沉积金属的第一层，以覆盖该第一通孔041、442、448、449)以及该第二绝缘材料层(409)的余留部分；以及图案化金属的该第一层，以形成电性地接触该第一源极区(47和该第二源极区(482)的电源供应线(632)、电性地接触该第一栅极结构(465/408)和该第一基极区(468)的允许写入线G30)、以及电性地将该阳极区(466)耦接至该漏极区094)的连接器线(634)，其中，该允许写入线(430)。15.如权利要求13所述的方法，还包括下列步骤形成电性地接触该第一通孔G42)的第二通孔(455)和电性地接触该连接器线(634)的另一第二通孔(635)。16.如权利要求15所述的方法，还包括下列步骤形成电性地接触该第二通孔0)的读取位线(454)和电性地接触其它第二通孔(635)的写入位线(452)。17.一种用以制造存储器装置的方法，该方法包括下列步骤设置半导体层006)，该半导体层006)中包括第一导电性类型的第一、第二、第三和第四阱区063、471、486、493)，第一栅极结构(465/408)覆盖该第一阱区063)，第二栅极结构(475/408)覆盖该第二阱区071)，第三栅极结构(485/408)覆盖该第三阱区(486)且与该第二栅极(475/408)结构成为一体，以及第四栅极结构(495/408)覆盖该第四阱区(493)；形成相邻于该第一栅极结构G65/408)的第一侧壁(414)和相邻于该第二到第四栅极结构(475/408,485/408,495/408)的侧壁(412、413、416、417、418、419)的侧壁间隔件067)、以及覆盖该第一阱区063)的一部分(468)和该第一栅极结构(465/408)的一部分的绝缘间隔块069)，该绝缘间隔块(469)相邻于该第一栅极结构065/408)的第二侧壁(415)；形成相邻于该第一栅极结构G65/408)的第一源极区072)、在该第一栅极结构(465/408)和第二栅极结构(475/408)之间的公共漏极/阴极区074/464)、相邻于该第三栅极结构G85/408)的第二源极区082)、在该第三栅极结构(485/408)和第四栅极结构(485/408、495/408)之间的公共漏极/源极区084/492)、以及相邻于该第四栅极结构(495/408)的漏极区(494)；在该第一到第四栅极结构065/408、475/408、485/408、495/408)的上方形成离子注入掩膜(501)，而外露相邻于该绝缘间隔块069)的该第一阱区063)的另一部分；将具有该第二导电性类型的掺杂离子(503)以相对于该半导体层(406)的上面表面小于45度的角度注入至相邻于该绝缘间隔块(469)的该第一阱区(463)的其它外露部分中，以在该第一阱区(46中形成第一基极区068)，该第一基极区(468)延伸至相邻于该第一栅极结构G65/408)的该绝缘间隔块(467)之下的该第一阱区063)中；将具有该第一导电性类型的掺杂离子(50注入至该第一基极区G68)的外露部分中，以形成相邻于该第一基极区(468)和该绝缘间隔块067)的阳极区066)；以及在该公共漏极/阴极区(474/464)和该第四栅极结构095/408)中形成硅化物区域044)，该硅化物区域(444)将该公共漏极/阴极区074/464)电性地耦接至该第四栅极结构(495/408)。18.如权利要求17所述的方法，其中，形成相邻于该第一栅极结构(465/408)的第一侧壁(414)和相邻于该第二到第四栅极结构075/408、485/408、495/408)的侧壁(412、413、416、417、418、419)的侧壁间隔件(467)、以及覆盖该第一阱区(463)的一部分(468)和该第一栅极结构(465/408)的一部分的绝缘间隔块G69)，该绝缘间隔块(469)相邻于该第一栅极结构065/408)的第二侧壁(415)，的步骤还包括下列步骤共形地沉积覆盖该半导体层G06)的外露部分的绝缘材料层067)；在该绝缘材料层(467)的一部分上方设置感光材料096)，该绝缘材料层(467)的该部分覆盖该第一阱区G63)的一部分(468)和该第一栅极结构065/408)的一部分；以及各向异性地蚀刻该绝缘材料层(467)的外露部分以设置相邻于该第一栅极结构065/408)的第一侧壁014)的侧壁间隔件(467)和相邻于该第二到第四栅极结构(475/408,485/408,495/408)的侧壁(412、413、416、417、418、419)的侧壁间隔件(467)；以及覆盖该第一阱区G63)的一部分(468)和该第一栅极结构(465/408)的一部分的绝缘间隔块069)，该绝缘间隔块(469)相邻于该第一栅极结构065/408)的第二侧壁015)。19.如权利要求17所述的方法，还包括下列步骤形成电性地接触该阳极区G66)的电源供应线032)、以及电性地接触该第一栅极结构(465/408)和该第一基极区068)的允许写入线030)；以及形成写入位线(452)和读取位线(454)。20.如权利要求17所述的方法，还包括下列步骤形成电性地接触该第一源极区(47和该第二源极区(48的电源供应线(632)、电性地接触该第一栅极结构(465/408)和该第一基极区(468)的允许写入线030)、以及电性地将该阳极区(466)耦接至该漏极区094)的连接器线阳34)，其中该允许写入线030)；以及形成读取位线(454)与写入位线(452)。全文摘要提供一种用以制造基于栅控横向晶闸管存储器装置(gltram)的方法。设置半导体层(406)，该半导体层(406)中包含第一导电性类型的第一、第二、第三和第四阱区(463、471、486、493)。第一栅极结构(465/408)覆盖该第一阱区(463)，第二栅极结构(475/408)覆盖该第二阱区(471)，第三栅极结构(485/408)覆盖该第三阱区(486)且与该第二栅极结构(475/408)成为一体，且第四栅极结构(495/408)覆盖该第四阱区(493)。形成相邻于该第一栅极结构(465/408)的第一侧壁(414)与相邻于第二到第四栅极结构(475/408、485/408、495/408)的侧壁(412、413、416、417、418、419)的侧壁间隔件(467)。此外，形成覆盖该第一阱区(463)的一部分(468)与该第一栅极结构(465/408)的一部分的绝缘间隔块(469)。该绝缘间隔块(469)相邻于该第一栅极结构(465/408)的第二侧壁(415)。形成相邻于该第一栅极结构(465/408)的第一源极区(472)，形成在该第一和第二栅极结构(465/408、475/408)之间的公共漏极/阴极区(474/464)，形成相邻于该第三栅极结构(485/408)的第二源极区(482)，形成在该第三和第四栅极结构(485/408、495/408)之间的公共漏极/源极区(484/492)，并形成相邻于该第四栅极结构(495/408)的漏极区(494)。形成延伸至相邻于在该第一栅极结构(465/408)的该绝缘间隔块(467)之下的该第一阱区(463)中的第一基极区(468)，并形成延伸至相邻于该第一基极区(468)的该第一阱区(463)中的该第一阱区(463)中的阳极区(466)。文档编号H01L21/332GK102089881SQ200980119832公开日2011年6月8日申请日期2009年5月28日优先权日2008年5月29日发明者H-J·曹申请人:格罗方德半导体公司