专利名称：功率半导体器件及制造方法
技术领域：
本发明涉及还一种用于在半导体基板中蚀刻深沟槽的方法，包括使用氧化的基 于氟的化学物，其中，以渐变方式引入氧，以控制侧壁钝化；以及渐变功率和压力以控制离 子流密度并保持基本恒定的蚀刻速率。 同时，本发明又涉及一种用于在半导体基板中蚀刻深沟槽的方法，包括使用含氮 的活性较大的基于氟的化学物执行主蚀刻，接着使用活性较小的基于氟的化学物SF6执行 次蚀刻，其中，所述主蚀刻包括NF3，以及所述次蚀刻包括SF6/02。 根据本发明的用于在半导体基板中蚀刻深沟槽的方法还包括以交替的方式重复 所述主蚀刻和所述次蚀刻的步骤。 此外，本发明还涉及一种用于在半导体基板中蚀刻沟槽的方法，包括在所述基板 的顶部形成衬垫氧化物薄层；在所述衬垫氧化层上形成非氧化材料层；在导电材料层上形 成氮化硅层；图样化所述衬垫氧化层、非氧化材料层和氮化硅层，以限定用于形成所述沟槽 的开口 ；以及通过所述开口蚀刻所述沟槽，其中，所述衬垫氧化物层和所述氮化硅层之间的 所述非氧化材料层防止在随后的处理步骤期间在所述沟槽边缘处的衬垫氧化物的生长。
本发明进一步涉及一种用于在半导体基板中蚀刻沟槽的方法，包括在所述基板 的顶部形成衬垫氧化物薄层；在所述衬垫氧化层上形成氮化硅层；图样化所述衬垫氧化层 和氮化硅层，以限定用于形成所述沟槽的开口 ；在所述基板的表面结构上形成非氧化材料 薄层；从所述表面结构的水平表面去除所述非氧化材料薄层，留下沿着所述氮化层_衬垫 氧化结构的垂直边缘的非氧化材料隔离层；以及通过所述开口蚀刻所述沟槽，其中，所述非 氧化材料隔离层防止在随后处理步骤期间在所述沟槽边缘处的衬垫氧化物的生长。
本发明又涉及一种用于在沟槽内形成电极间介电层的方法，包括沿着所述沟槽 的侧壁和底部设置第一介电材料层；将所述沟槽基本上填充有第一导电材料层以形成第一 电极；使所述第一介电材料层和所述第一导电材料层凹进到所述沟槽内的第一深度；在所 述沟槽内的所述介电材料和导电材料层的上表面上形成多晶硅材料层；氧化所述多晶硅材 料层，从而将其转换为二氧化硅层；以及在所述二氧化硅层上的沟槽内形成由导电材料制 成的第二电极，并通过第二介电层与沟槽侧壁分离。 本发明还涉及一种用于在沟槽内形成电极间介电层的方法，包括沿着所述沟槽 的侧壁和底部设置第一介电材料层；将所述沟槽基本上填充有第一导电材料层以形成第一 电极；使所述第一导电材料层凹进到在所述沟槽内的第一深度；将所述沟槽的剩余部分基 本填充介电填充材料；使所述第一介电材料层和所述介电填充材料层凹进到第二深度以形 成电极间介电层；以及在所述电极间介电层上的所述沟槽内形成由导电材料制成的第二电极，并通过第二介电层与沟槽侧壁分离。 本发明进一步涉及一种用于在沟槽内形成电极间介电层的方法，包括沿着所述
沟槽的侧壁和底部设置第一介电材料层；将所述沟槽基本上填充有第一导电材料层，以形
成第一电极；将所述第一导电材料层凹进到所述沟槽内的第一深度，通过期望深度使得所
述凹进的导电材料层的上部高于最终目标深度；通过改变所述第一导电材料层的特性，增
大所述凹进的第一导电材料层的所述上部的氧化速度；从剩余的沟槽侧壁去除所述第一介
电材料层；执行氧化步骤，所述第一导电材料层改变的上部以比所述沟槽侧壁快的速度被
氧化，形成比侧壁绝缘衬套厚的电极间介电层；以及在所述电极间介电层上的所述沟槽内
形成由导电材料制成的第二电极，并通过所述侧壁与沟槽绝缘衬套分离。 在本发明的方法中，提高所述凹进的第一导电材料层的所述上部的氧化速度的所
述步骤包括化学或物理地改变所述上部，其中，提高所述凹进的第一导电材料层的所述上
部的氧化速度的所述步骤包括与所述第一导电材料层的上表面基本垂直地注入杂质。所述
杂质是氩或氟中的一种。 本发明进一步涉及一种用于在沟槽内形成电极间介电层的方法，包括沿着所述 沟槽的侧壁和底部设置第一介电材料层；将所述沟槽基本上填充有第一导电材料层以形成 第一电极；使所述第一导电材料层凹进到所述沟槽内的第一深度；优选形成第二介电层， 从而在所述沟槽内的水平表面结构上形成相对较厚的电极间介电层，以及沿着所述沟槽的 侧壁形成相对薄的介电层；去除沿着所述沟槽侧壁的所述相对薄的介电层；以及在所述电 极间介电层上的所述沟槽内形成由导电材料制成的第二电极，并通过侧壁介电衬套与沟槽 侧壁分离。 优选的是形成第二介电层的所述步骤包括定向沉积处理，其中，所述定向沉积处 理包括等离子体增强化学汽相积淀。 本发明又涉及一种用于在沟槽内形成电极间介电层的方法，包括沿着所述沟槽 的侧壁和底部设置第一介电材料层；将所述沟槽基本上填充有第一导电材料层以形成第一 电极；使所述第一介电材料层和所述第一导电材料层凹进到所述沟槽内的第一深度；沿着 所述沟槽内的垂直和水平表面形成掩蔽氧化物薄层；形成覆盖所述掩蔽氧化物薄层的氮化 硅层；从所述沟槽的所述底部去除所述氮化硅层，以露出所述水平掩蔽氧化物薄层，但留下 由所述氮化硅层覆盖的所述垂直掩蔽氧化物薄层；将所述沟槽暴露给氧化环境，以在所述 沟槽的水平底部表面上形成相对较厚的电极间介电层；从所述沟槽侧壁去除所述氮化硅 层；以及在所述电极间介电层上的所述沟槽内形成由导电材料制成的第二电极，并通过侧 壁绝缘衬套与沟槽侧壁分离。 本发明还涉及一种用于在半导体基板中形成的沟槽内形成电极间介电层的方法， 包括在所述沟槽的下部形成由导电材料制成的第一电极，并通过第一介电衬套与沟槽侧 壁和底部分离；形成填充所述沟槽并在所述半导体基板上延伸的厚介电材料层；将所述厚 介电层充分地平面化到所述半导体基板的上表面；以及执行各向同性地湿蚀刻处理，使所 述厚介电材料层的剩余部分在所述沟槽内凹进到目标深度。 优选的是，所述充分平面化的步骤包括执行各向异性的等离子蚀刻处理，其中，所 述充分平面化的步骤包括执行化学机械平面化处理。 本发明进一步涉及一种用于在半导体晶片上形成氧化层的方法，包括在测试环境下向所述半导体晶片施加DC偏压；在与氧化物的表面反应被基本抑制的条件下确定DC 偏压条件；在氧化期间向所述半导体晶片施加外部偏压；以及利用所述外部偏压来最优化 氧化速度。 本发明还涉及一种用于在半导体基板中形成的沟槽底部形成厚氧化层的方法，包 括通过填充所述沟槽并覆盖所述基板的上表面的低压化学汽相积淀处理形成共形氧化 膜；以及从所述基板的所述上表面和所述沟槽内蚀刻掉所述氧化膜，以在所述沟槽的所述 底部处留下具有目标厚度的基本平坦的氧化层。 根据本发明的方法还包括执行温度处理以将所述氧化膜致密。 本发明又涉及一种用于在半导体基板中形成的沟槽底部形成厚氧化层的方法，包 括通过定向正硅酸乙酯(TE0S)处理来沉积氧化膜，其中，所述TEOS处理在包括所述沟槽 的所述底部的水平表面上而不是在包括沟槽侧壁的垂直表面上形成较厚的氧化膜；以及各 向同性地蚀刻所述氧化膜，直至去除沟槽侧壁上的所有氧化膜，而在具有目标厚度的所述 沟槽的所述底部留下氧化层。其中，所述蚀刻步骤包括干顶部氧化物蚀刻，接着是湿缓冲氧 化物蚀刻。 根据本发明的方法中提出，所述干顶部氧化物蚀刻包括雾蚀刻处理，所述雾蚀刻 处理以与在接近所述沟槽的所述底部处的氧化物相比加速的速度蚀刻接近所述沟槽的所 述顶部边缘的氧化物。 本发明进一步涉及一种用于在半导体基板中形成的沟槽底部形成厚氧化层的方 法，包括通过高密度等离子沉积处理来沉积氧化膜，其中，所述高密度等离子沉积处理在 所述沟槽底部形成的氧化层比在沟槽侧壁上形成的氧化层厚；以及通过湿蚀刻处理从沟槽 侧壁去除氧化层，从而，所述沟槽的剖面从沟槽接近所述沟槽的顶部处向外倾斜。
本发明又涉及一种用于在半导体基板中形成的沟槽底部形成厚氧化层的方法，包 括在所述基板上形成衬垫氧化层；在所述衬垫氧化层上沉积氮化硅薄层；执行各向异性 蚀刻，以从水平面上去除氮化硅层，而留下沟槽侧壁上的氮化硅层；使用低压化学汽相积淀 处理在包括所述沟槽底部的水平表面上沉积氧化层；以及通过蚀刻处理从沟槽侧壁去除氧 化层_氮化层_氧化层间的夹层。 本发明又涉及一种用于在半导体基板中形成的沟槽底部形成厚氧化层的方法，包 括在包括所述沟槽侧壁和底部的基板上形成衬垫氧化薄层；在所述衬垫氧化薄层的顶部 形成氮化物层，并蚀刻掉水平表面上的氮化物层，而留下沟槽侧壁上相邻于衬垫氧化层的 氮化层；从水平表面去除所述衬垫氧化层，露出所述基板的上表面和沟槽底部表面；对所 露出的水平表面执行各向异性蚀刻，以从所述沟槽的所述底部去除半导体材料到期望的深 度，从而形成沟槽下部；在没有被包括所述沟槽下部的氮化层覆盖的位置生长氧化层；以 及去除所述氮化物层和衬垫氧化层，从而，厚底部氧化层沿着所述沟槽的所述侧壁延伸。
本发明还涉及一种在单个半导体基板上形成的功率器件，包括功率晶体管，具有 电荷平衡结构，其形成在沟槽内；电流感应器件，其相邻于所述功率晶体管形成，并通过绝 缘区与所述功率晶体管分离；以及一个或多个电荷平衡沟槽，形成在所述电流感应器件之 下，其中，穿过所述半导体基板保持电荷平衡的连续性。 本发明进一步涉及一种在单个半导体基板上形成的功率器件，包括功率晶体管， 具有电荷平衡结构，其形成在沟槽内；一个或多个二极管结构，其相邻于所述功率晶体管形成，并通过绝缘区与所述功率晶体管分离；以及一个或多个电荷平衡沟槽，形成在所述一个
或多个二极管结构之下，其中，穿过所述半导体基板保持电荷平衡的连续性。 本发明又涉及一种用于形成改进功率器件的方法，包括提供具有第一导电类型
的半导体基板；形成延伸进所述基板的沟槽，其中，在所述沟槽的下部中形成的下电极通过
第一介电衬套与沟槽侧壁和底部分离；在所述下电极上形成电极间介电层；在所述沟槽的
上部中的所述电极间介电层上形成上电极，其通过第二绝缘衬套与沟槽侧壁分离；相邻于
所述沟槽形成具有与所述第一导电类型相反的第二导电类型的阱区；在所述阱区内形成具
有第一导电类型的源极区；以及在形成所述阱区和源极区之后，将硅施加到所述上电极的
上表面，其中，所述上电极包括所述功率器件的栅极端子，以及所述硅化物降低了所述器件
的等效串联电阻。 此外，本发明还涉及一种用于形成具有较低的等效串联电阻的功率器件的方法， 包括在多个平行沟槽中形成栅极结构；以及形成硅化材料表面层，其基本垂直于所述多 个沟槽延伸，在与所述多个平行沟槽的相交处进行接触。 最后，本发明涉及一种DC-DC转换器电路，包括高侧开关，由具有第一栅电极和 第二栅电极、源电极以及漏电极的双栅极功率晶体管制成；低侧开关，由具有第一栅电极和 第二栅电极、连接到所述高侧开关的所述源电极的源电极、以及漏电极的双栅极功率晶体 管制成；第一驱动电路，连接到所述高侧开关的所述第一栅电极；以及第二驱动电路，连接 到所述低侧开关的所述第一栅电极，其中，连接所述高侧开关和所述低侧开关的所述第二 栅电极以分别接收第一驱动信号和第二驱动信号，以使每个晶体管的开关速度最优化。
下面将结合附图，详细描述本发明的这些和其他方面。
图1示出示例性n型沟槽(trench)功率M0SFET的一部分的截面图；
图2A示出双沟槽功率M0SFET的示例性实施例； 图2B示出具有源极屏蔽沟槽结构的平面栅极(planar gate)MOSFET的示例性实 施例； 图3A示出屏蔽栅极沟槽功率M0SFET的示例性实施例的一部分； 图3B示出结合图2A的双沟槽结构和图3A的屏蔽栅极结构的屏蔽栅极沟槽功率
M0SFET的可选实施例； 图4A是双栅极沟槽功率M0SFET的示例性实施例的简化部分图； 图4B示出结合平面双栅极结构和用于垂直电荷控制的沟槽电极的示例性功率
M0SFET ; 图4C示出在相同的沟槽内将双栅极和屏蔽栅极技术结合的功率M0SFET的示例性 实施例； 图4D和图4E是具有深体结构(de印body structure)的功率M0SFET的可选实 施例的截面图； 图4F和图4G示出沟槽深体结构对功率MOSFET内接近栅电极的电位线分布的影 响； 图5A、图5B和图5C是示出具有各种垂直电荷平衡结构的示例性功率M0SFET的部分的截面图； 图6示出结合示例性垂直电荷控制结构和屏蔽栅极结构的功率MOSFET的简化截 面图； 图7示出结合示例性垂直电荷控制结构和双栅极结构的另一个功率MOSFET的简 化截面图； 图8示出具有垂直电荷控制结构和集成肖特基二极管的屏蔽栅极功率MOSFET的 一个实例； 图9A、图9B和图9C示出具有集成肖特基二极管的功率MOSFET的各种示例性实施 例； 图9D、图9E和图9F示出用于在功率M0SFET的有源单元阵列(active cell array)内散置肖特基二极管单元的示例性布局变化； 图10示出具有掩埋二极管(buried diode，又称嵌入二极管)电荷平衡结构的示 例性沟槽式功率MOSFET的简化截面图； 图11和图12示出分别将屏蔽栅极和双栅极结构与掩埋二极管电荷平衡结合的功 率MOSFET的示例性实施例； 图13是结合掩埋二极管电荷平衡技术和集成肖特基二极管的示例性平面功率 MOSFET的简化截面图； 图14示出具有与电流平行设置的交替导电区的示例性累积模式 (accumulation-mode)功率晶体管的简化实施例； 图15是具有用于电荷扩展的沟槽电极的另一个累积模式器件的简化图；
图16是示例性双沟槽累积模式器件的简化图； 图17和图18示出具有相反极性的外部衬套(exterior liner)的填充介电材料 的沟槽的示例性累积模式器件的其他简化实施例； 图19是使用一个或多个掩埋二极管的累积模式器件的另一个简化实施例；
图20是沿着硅的表面包括重掺杂相反极性区的示例性累积模式晶体管的简化等 视轴图； 图21示出在电压维持层内具有交替相反极性区的超级结(super-junction,又称 超级结)功率MOSFET的简化实例； 图22示出在电压维持层内的垂直方向具有不统一分隔的相反极性岛的超级结功 率MOSFET的示例性实施例； 图23和图24分别示出具有双栅极和屏蔽栅极结构的超级结功率MOSFET的示例 性实施例； 图25A示出沟槽晶体管的有源和终端沟槽布局的顶视图；
图25B至25F示出沟槽终端结构的可选实施例的简化布局图；
图26A至26C是示例性沟槽终端结构的截面图；
图27示出具有大曲率半径的终端沟槽的示例性器件； 图28A至28D是具有硅柱(silicon pillar)电荷平衡结构的终端区的截面图；
图29A至29C是使用超级结技术的超高压器件的示例性实施例的截面图；
图30A示出沟槽器件的边缘接触(edge contacting)的实例；
图30B至30F示出在形成沟槽器件的边缘接触结构的示例性工艺步骤； 图31A是多个掩埋多晶硅层(poly layer)的有源区接触(activearea contact)
结构的实例； 图31B至31M示出用于形成沟槽的有源区屏蔽接触结构的示例性工艺流程； 图31N是有源区屏蔽接触结构的可选实施例的截面图； 图32A和图32B是具有有源区屏蔽接触结构的示例性沟槽器件的布局图； 图32C至32D是用于使得接触到具有中断沟槽结构的沟槽器件中的沟槽周边的两
个实施例的简化布局图； 图33A是用于接触有源区内的沟槽式屏蔽多晶硅层的可选实施例； 图33B至33M示出用于接触图33A中所示类型的有源区屏蔽结构的工艺流程的实
例； 图34示出具有隔离层(spacer)或缓冲(势垒)层以减小外延漂移区(印i drift region)厚度的外延层； 图35示出具有势垒层的器件的可选实施例； 图36示出为了最小化外延层厚度在深体-外延结处所使用的势垒层； 图37是使用扩散势垒层的晶体管的阱-漂移区结的简化实例； 图38A至38D示出具有掩埋电极的自对准外延_阱沟槽器件的实例的简化工艺； 图39A至39B示出角度阱注入的示例性工艺流程； 图40A至40E示出自对准外延阱工艺的实例； 图40R至40U示出减小基板厚度的方法； 图41示出使用化学工艺作为最后的减薄(thinning)步骤的工艺流程的实例； 图42A至42F示出改进的蚀刻工艺的实例； 图43A和图43B示出消除鸟嘴问题的沟槽蚀刻工艺的实施例； 图44A和图44B示出可选的蚀刻处理； 图45A至45C示出形成改进的多晶硅层间(inter-poly)介电层的工艺； 图46A、46B和46C示出形成IPD层的可选方法； 图47A和图47B是形成高质量的多晶硅层间介电层的另一种方法的截面图； 图48和图49A至49D示出用于形成改进的IPD层的其他实施例； 图50A示出用于IPD平面化的各向异性等离子蚀刻工艺； 图50B示出使用化学机械工艺的可选IPD平面化方法； 图51是用于控制氧化速度的示例性方法的流程图； 图52示出用于使用低压化学汽相淀积处理在沟槽底部形成厚氧化层的改进方 法； 图53是用于使用定向正硅酸乙酯(Tetraethoxyorthsilicate)工艺在沟槽底部 形成厚氧化层的示例性流程图； 图54和图55示出用于形成厚底部氧化层的另一个实施例； 图56至59示出用于在沟槽底部形成厚介电层的另一工艺； 图60是具有电流感应器件的M0SFET的简化图； 图61A是具有平面栅极结构和独立电流感应结构的电荷平衡M0SFET的实例；
图61B示出将电流感应器件和沟槽M0SFET集成的实例； 图62A至62C示出具有串联温度感应二极管的MOSFET的可选实施例； 图63A和图63B示出具有ESD保护的MOSFET的可选实施例； 图64A至64D示出ESD保护电路的实例； 图65示出用于形成具有低ESR的电荷平衡功率器件的示例性工艺； 图66A和图66B示出减小ESR的布局技术； 图67示出使用功率开关的DC-DC转换器电路； 图68示出另一个使用功率开关的DC-DC转换器电路； 图69示出双栅极MOSFET的示例性驱动电路； 图70A示出具有分离的驱动栅电极的可选实施例； 图70B示出说明图70A的电路操作的时序图； 图71是模制封装的简化截面图；以及 图72是未模制封装的简化截面图。
具体实施例方式
电源开关可以通过功率MOSFET、IGBT、各种类型的晶闸管等中的任何一种来实现。 为了说明的目的，本文出现的许多新技术在功率MOSFET的条件下进行描述。然而，应该理 解，本文所述的本发明的各种实施例不限于MOSFET，而是可以应用于许多其他类型的功率 开关技术中，例如包括IGBT、其他类型的双极开关、各种类型的晶闸管以及二极管。进一步，
为了说明的目的，示出的本发明的各种实施例包括具体的P和n型区。本领域的技术人员 应该了解，本文中的技术同样可以应用于各个区的导电性相反的器件中。 参照图l，示出了示例性n型沟槽功率MOSFET 100的部分截面图。如本文描述的其 他视图，应该明白图中示出的各种元件和部件的相对尺寸和大小并不直接反映实际尺寸， 仅是用于说明的目的。沟槽MOSFET IOO包括在沟槽102内形成的栅电极，其中，沟槽102 从基板的上表面开始穿过P型阱或主体区(body region) 104延伸，终止在n型漂移或外延 区106中。沿着沟槽102设置薄介电层108，且沟槽102基本由导电材料IIO(例如，掺杂 多晶硅)填充。在邻近于沟槽102的主体区104内形成n型源极区112。在连接到重掺杂 n+基板区114的基板后侧形成MOSFET 100的漏极端子。在由诸如硅制成的普通基板上多 次重复图1所示的结构，以形成晶体管阵列。该阵列可以配置成本领域所熟知的各种网状 (cellular)或条纹结构。当晶体管导通时，沿着栅极沟槽102侧壁在源极区112和漂移区 106之间形成导电沟道。 由于其垂直栅极结构，当与平面栅极器件相比时，MOSFET 100能够实现高的封装 密度，而且较高的封装密度能实现相对较低的导通电阻。为了改进这种晶体管的击穿电压 性能，在P-阱104内形成p+重掺杂主体区118，使得在p+重掺杂的主体区118和p-阱104 之间的界面处形成突变结。通过相对于沟槽深度和阱的深度控制P+重掺杂主体区118的 深度，使得当对晶体管施加电压时产生的电场从沟槽中消失。这样就增加了晶体管的雪崩 电流处理能力。对这种改进结构的变化和用于形成晶体管的工艺，尤其是突变结在Mo等人 共有的美国专利第6，429，481号中进行了详细描述，其全部内容结合于此作为参考。
尽管垂直沟槽MOSFET 100显示出良好的导通电阻和改善的耐用性，但是它具有相对较高的输入电容。沟槽M0SFET 100的输入电容包括两部分栅极_源极电容Cgs和栅 极_漏极电容Cgd。栅极-源极电容Cgs由栅极导电材料110和接近沟槽顶部的源极区112 之间的叠加产生。栅极和主体中的反向沟道之间形成的电容同样能够增加C^，这是因为在 典型的功率开关应用中，晶体管的主体和源电极短路在一起。栅极-漏极电容Cgd由每个沟 槽底部的栅极导电材料110和连接到漏极的漂移区106之间的叠加产生。栅极-漏极电容 Cgd、或密勒电容限制勒晶体管的VDS过渡时间。因此，较高的Cgs和Cgd导致了可观的开关损 耗。这些开关损耗随着功率管理应用接近更高的开关频率而变得越来越大。
减小栅极-源极电容Cgs的一种方法是减小晶体管的沟道长度。较短的沟道长度 直接减小Cgs的栅极-沟道分量。较短沟道长度还正好与R。^成比例，并能够在具有较少栅 极沟槽的情况下获得相同的器件电流量。这样就通过减小栅极_源极和栅极_漏极叠加量
同时减小了 C^和Cgd。然而，当由于反向偏置的主体-漏极结深入到主体区并接近源极区
而形成耗尽层时，较短的沟道长度使得器件脆弱而导致穿通(punch through)。减小漂移区 的掺杂浓度，使得维持更宽的耗尽层而具有增加晶体管导通电阻RD^的不期望的效应。
使用与栅极沟槽横向分离的附加"屏蔽"沟槽对晶体管结构进行改进，不但减小 了沟道长度，并且还有效地解决了上述缺点。参照图2A，示出了双沟槽M0SFET 200的示例 性实施例。术语"双沟槽"是指具有与相似沟槽的总数相对的两种不同类型的沟槽的晶体 管。除了与图1的M0SFET 100共同的结构特征外，双沟槽M0SFET 200包括夹置在相邻栅 极沟槽202之间的屏蔽沟槽220。在图2A示出的示例性实施例中，屏蔽沟槽220从表面穿 过p+区218、主体区204延伸进漂移区206，充分低于栅极沟槽202的深度。沿着沟槽220 设置有介电材料222，并且将沟槽220基本填充诸如掺杂多晶硅的导电材料224。金属层 216将沟槽220内的导电材料224电连接到n+源极区212和重掺杂p+主体区218。因此， 在该实施例中，沟槽220可以称为源极屏蔽沟槽。在Steven Sa卯的题为"Dual Trench Power MOSFET"的共同转让的美国专利申请第10/209， 110号中详细描述了这种类型的双沟 槽MOSFET的实例、制造工艺以及其电路应用，其全部内容结合于此作为参考。
较深的源极屏蔽沟槽220的影响是使得由于反向偏置的主体-漏极结形成的耗尽 层更加深入到漂移区206中。因此，较宽的耗尽区可以使得不增加电场。这就允许更加重 掺杂漂移区，而又不会降低击穿电压。更加重掺杂的漂移区减小了晶体管的导通电阻。此 外，在主体-漏极结附近减小的电场使得沟道长度充分减小，进一步减小晶体管的导通电 阻，并充分减小栅极-源极电容C^。此外，与图1中的MOSFET相比，双沟槽MOSFET使得能 够在具有更少的栅极沟槽情况下获得相同的晶体管电流量。这样显著地减小了栅极_源极 和栅极_漏极叠加电容。注意到，在图2A中所示的示例性实施例中，栅极沟槽导电层210掩 埋在消除层间介电圆顶(dome)需要的沟槽中，其中，层间介电圆顶在图l所示MOSFET 100 中的沟槽102的上面。同样，这里作为说明的源极屏蔽沟槽的使用不限于沟槽栅MOSFET，当 源极屏蔽沟槽使用在在基板的上表面上水平形成栅极的平面MOSFET中时可以获得相同的 优点。在图2B中示出具有源极屏蔽沟槽结构的平面栅极MOSFET的示例性实施例。
为了进一步减小输入电容，可以进行附加结构改进，重点在于减小栅极-漏极电 容Cgd。如上所述，栅极_漏极电容Cgd是通过栅极和沟槽底部的漏极区之间叠加而产生的。 减小该电容的一种方法是增加沟槽底部的栅极介电层的厚度。重新参照图2A，示出与沿着 栅极沟槽侧 的介电层相比，栅极沟槽202在与漂移区206(晶体管漏极端子)存在叠加的沟槽底部具有较厚的介电层226。这样减小了栅极-漏极电容Cgd，却没有降低晶体管的正 向传导。可以以许多方法实现在栅极沟槽底部生成更厚的介电层。Hurst等人的共有美国 专利第6， 437， 386号中描述了用于生成更厚的介电层的一个示例性工艺，其全部内容结合 于此作为参考。后面结合附图56到59进一步描述用于在沟槽底部形成厚介电层的其他工 艺。减小栅极-漏极电容的另一种方法为在从沟槽基底上的介电衬套向上延伸的沟槽内中 心设置的第二介电核心(core)。在一个实施例中，第二介电核心可以从各个方向向上延伸， 以接触沟槽导电材料210上面的介电层。这个实施例的实例和其更改在Shenoy的共有美 国专利第6， 573， 560号中进行了详细描述。 用于减小栅极-漏极电容Cgd的另一种技术涉及使用一个或多个偏置电极来屏蔽 栅极。根据这个实施例，在栅极沟槽内和在形成栅电极的导电材料的下面，形成一个或多个 电极来将栅极与漂移区屏蔽开来，从而充分减小了栅极-漏极叠加电容。参照图3A，示出了 屏蔽栅极沟槽MOSFET 300A的示例性实施例的一部分。在这个实例中，MOSFET 300A中的沟 槽302包括栅电极310和在栅电极310下面的两个附加电极311a禾P311b。电极311a和311b 屏蔽栅电极310，使其不与漂移区306具有任何实质性的叠加，从而几乎消除了栅极_漏极 叠加电容。屏蔽电极311a和311b可以在最佳电位独立偏置。在一个实施例中，屏蔽电极 311a和311b的一个可以与源极端子一样在相同电位处偏置。与双沟槽结构类似，屏蔽电 极的偏置同样能够有助于加宽在主体-漏极结处形成的耗尽区，进一步减小了 Cgd。应该明 白，可以根据开关应用，尤其是应用的电压要求来改变屏蔽电极311的数目。类似地，在给 定沟槽中的屏蔽电极的大小也可以改变。例如，屏蔽电极311a可以大于屏蔽电极311b。在 一个实施例中，最小的屏蔽电极最接近沟槽底部，剩余的屏蔽电极随着逐渐接近栅电极而 逐渐增大。沟槽内独立偏置的电极还可以用于垂直电荷控制，以改善较小的正向电压损失 和较高的阻断(blocking)能力。将在后面结合高压器件进一步描述的晶体管结构的这个 方面还在Kocon的题为"Semiconductor Structure with Improved SmallerForward Loss and Higher Blocking C即ability"的共同转让的美国专利申请第09/981， 583号中进行了 详细描述，其全部内容结合于此作为参考。 图3B示出将图2A中的双沟槽结构和图3A的屏蔽栅极结构结合的屏蔽栅极沟槽 MOSFET 300B的可选实施例。在图3B所示的示例性实施例中，与MOSFET 300A的沟槽302 类似，栅极沟槽301包括屏蔽电极311上面的栅电极310。然而，为了垂直电荷控制的目的， MOSFET 300B包括可以深于栅极沟槽302的非栅极沟槽301。如图2A所示，当电荷控制沟 槽301可以在沟槽顶部具有连接源极金属的导电材料(例如，多晶硅)单层时，图3B中的 实施例使用多个堆叠的可以独立偏置的多晶硅电极313。在沟槽中堆叠的电极313的数目 可以根据应用需要来改变，也可以为图3B中所示的电极313的大小。电极可以独立偏置或 电连接到一起。器件内的电荷控制沟槽的数目同样取决于该应用。 用于改进功率MOSFET开关速度的又一技术通过使用双栅极结构来减小栅极_漏 极电容Cgd。根据该实施例，沟槽内的栅极结构分成两部分第一部分用于执行接收开关信 号的传统栅极功能，第二部分将第一栅极部分与漂移(漏极)区屏蔽开来，并能够独立偏 置。这样就显著地减小了 MOSFET的栅极-漏极电容。图4A是双栅极沟槽MOSFET 400A的 示例性实施例的简化部分图。如图4A所示，MOSFET 400A的栅极具有两个部分Gl和G2。 不同于图3A的M0SFET 300A中的屏蔽电极(31 la和31 lb)，形成MOSFET 400A中G2的导电
22材料具有与沟道叠加的区401，因此用作栅极端子。然而，这个次栅极端子G2独立于主栅极 端子G1偏置，并且不接收驱动开关晶体管的相同信号。相反地，在一个实施例例中，G2在仅 大于MOSFET阈电压的恒定电位上偏置，以反转叠加区401中的沟道。这样将确保当从次栅 极G2转换到主栅极G1时形成连续沟道。此外，因为G2处的电位高于源极电位，所以减小 了Cgd，并且从漂移区到次栅极G2的电荷转移也有助于减小Cgd。在另一个实施例中，代替恒 定电位，次栅极G2可以仅在开关动作之前，偏置到高于阈电压的电位。在其他实施例中，G2 处的电位可以进行改变并进行最优调节，以将栅极_漏极电容Cgd的任何边缘部分最小化。 双栅极结构可以使用在具有平面栅极结构的MOSFET以及包括IGBT等的其他类型的沟槽栅 功率器件中。对双栅极沟槽MOS栅极器件的改变和用于制造这样器件的工艺在Kocon等人 的题为"Improved MOS Gating Method for Reduced Miller Capacitance andSwitching Losses"的共同转让的美国专利申请第10/640， 742号中进行了详细描述，其全部内容结合 于此作为参考。 在图4B中示出了改进的功率M0SFET的另一个实施例，其中，示例性M0SFET 400B 结合了平面栅极结构和用于垂直电荷控制的屏蔽电极。主栅极端子G1和次栅极端子G2以 与图4A的沟槽双栅极结构类似的方式作用，深沟槽420在漂移区设置电极，以扩展电荷并 增加器件的击穿电压。在示出的实施例中，屏蔽或次栅极G2与主栅极G1的上部相叠加，并 在p阱404和漂移区406之上延伸。在可选实施例中，主栅极G1在屏蔽/次栅极G2之上 延伸。 可以结合至此描述的各种技术，例如栅极屏蔽和用于垂直电荷控制的沟槽电极， 以获得对于给定应用性能特性最优化的功率器件(包括横向和垂直M0SFET、 IGBT、二极管 等)。例如，图4A中所示的沟槽双栅极结构能够方便地与图3B或4B中所示类型的垂直电荷 控制沟槽结构相结合。这样的器件包括具有如图4A所示的双栅极结构的有源沟槽，以及基 本由导电材料单层(如图4B中的沟槽)或多个堆叠的导电电极(如图3B中的沟槽301)填 充的较深的电荷控制沟槽。对于漏极端子与源极端子一样位于基板的相同表面上的横向器 件(即，电流横向流动)，代替在垂直沟槽中堆叠，电荷控制电极横向设置形成场板(field plate)。电荷控制电极的定向一般与漂移区中电流流动的方向平行。 在一个实施例中，在相同的沟槽内结合双栅极和屏蔽栅极技术，以增加开关速度 和阻断电压。图4C示出M0SFET 400C，其中，沟槽402C包括在所示单个沟槽中堆叠的主栅 极G1、次栅极G2和屏蔽层411。沟槽402C能够做的很深，并可以包括与应用要求一样多的 屏蔽层411。使用用于电荷平衡和屏蔽电极的相同沟槽能够实现更高的密度，因为它消除了 两个沟槽的需要并将它们结合为一个。它还能够实现更多的电流扩展，并改进器件的导通 电阻。 至此所描述的器件使用屏蔽栅极、双栅极和其他技术的结合来减小寄生电容。然 而，由于边缘效应，这些技术不能够完全将栅极_漏极电容Cgd最小化。参照图4D，示出了 具有深体设计的M0SFET400D的示例性实施例的部分截面图。根据该实施例，主体(body) 结构通过沟槽418形成，其中，沟槽418通过在栅极沟槽402之间形成的台面(mesa)中心 进行蚀刻，并延伸到与栅极沟槽402 —样深或深于栅极沟槽402的位置。主体沟槽418填 充所示的源极金属。源极金属层可以在金属扩散边界面(未示出)上包括薄的难熔金属。 在这个实施例中，主体结构还包括基本环绕主体沟槽418的p+主体注入结419。 p+注入结
23419使得实现附加屏蔽，以改变器件内尤其是接近栅电极的电位分布。在图4E所示的可选 实施例中，例如，主体沟槽418使用例如选择外延生长(SEG)沉积来基本填充外延材料。可 选地，主体沟槽418基本填充掺杂多晶硅。在这两个实施例的任意一个中，代替注入P+屏蔽 结419，而是在随后的温度处理中将掺杂物从填充的主体扩散到硅，以形成p+屏蔽结419。 在Huang的共同转让的美国专利第6， 437， 399号和第6， 110， 799号中描述了许多对于沟槽 主体结构的变化和形成，其全部内容结合于此作为参考。 在图4D和4E中所示的实施例中，控制栅极沟槽402和主体沟槽418之间的距离 L以及两个沟槽的相对深度，以将边缘栅极_漏极电容最小化。在使用SEG或填充多晶硅 的主体沟槽的实施例中，层419的外边缘和栅极沟槽壁之间的间隔可以通过改变SEG或主 体沟槽418内多晶硅的掺杂浓度来调节。图4F和4G示出沟槽深体对器件内接近栅电极 的电位线分布的影响。为了说明的目的，图4F和4G使用具有屏蔽栅极结构的M0SFET。图 4F示出具有沟槽深体418的反向偏置的屏蔽栅极MOSFET 400F的电位线，图4G示出具有 浅体结构的反向偏置的屏蔽栅极MOSFET 400G的电位线。当反向偏置时(例如，阻断状态 (blocking off-state))，每个器件中的等高线示出器件内的电位分布。白线示出阱结，并 且还定义了紧接于栅电极的沟道的底部。从图中可以看出，有较低的电位和较低的电场设 置在沟道上以及在图4F的沟槽深体M0SFET 400F的栅电极周围。这个减小了的电位能够 减小沟道长度，从而减小器件总的栅极电荷。例如，栅极沟槽402的深度可以减小到小于例 如0. 5um，以及可以做到浅于主体沟槽418，间距L大约为0. 5um或更小。在一个示例性实 施例中，间距L小于0. 3um。这个实施例的其他优点是减小了栅极_漏极电荷Qgd和密勒电 容Cgd。这些参数的值越低，器件能够转换的速度越快。通过减小出现在紧接于栅电极的电 位来实现这些改进。改进的结构具有将被转换的很低的电位，并且栅极中的感应电容性电 流很低。这样又使得栅极开关的更快。 结合图4D和4E描述的沟槽深体结构可以与其他电荷平衡技术(例如，屏蔽栅极 或双栅极结构)结合，来进一步改善器件的开关速度、导通电阻、以及阻断能力。
通过上述功率器件所提供的改进及其更改产生用于相对较低电压的功率电子应 用的加强开关元件。这里使用的低电压是指例如，大约30伏-40伏及以下的电压范围，可 以根据具体应用来改变这个范围。要求阻断电压的应用基本在这个范围之上，需要对功率 晶体管进行一些类型的结构修改。 一般来说，为了在阻断状态期间使器件维持较高的电压， 就要减小功率晶体管漂移区内的掺杂浓度。然而，轻度掺杂的漂移区会导致晶体管导通电 阻R。^的增加。较高的电阻率直接增加了开关的功率损失。随着进一步减小功率器件封装 密度的半导体制造的新发展，功率损失就变得更加重要。 已经进行过尝试来改进器件的导通电阻和功率损失，同时保持高阻断电压。许多 这种尝试使用各种垂直电荷控制技术，以在半导体器件中垂直产生大的平面电场。已经提 出许多这种类型的器件结构，包括在Marchant的题为"Field Effect Transistor Having a LateralD印letion Structure"的共有的美国专利第6， 713， 813号中披露的横向耗尽器 件，该器件在Kocon的共有美国专利申请第6， 376，878号中进行了描述，其全部内容结合于 此作为参考。 图5A示出具有平面栅极结构的示例性功率M0SFET 500A的部分截面图。MOSFET 500A看起来好像具有与图2B的平面型M0SFET 200B相似的结构，但是在两个重要的方面与那个器件不同。代替用导电材料填充沟槽520，这些沟槽填充材料诸如二氧化硅的介电材 料，该器件还包括相邻于沟槽的外侧壁分离的不连续浮置P型区524。如结合图2A的双沟 槽MOSFET所述，源极沟槽202内的导电材料(例如，多晶硅)通过使耗尽区深入漂移区来 帮助改善单元击穿电压。从这些沟槽中去除导电材料将会因此导致降低击穿电压，直到使 用减小电场的其他方法。浮置区524用于减小电场。 参照图5A所示的MOSFET 500A，由于当增加漏极电压时电场增大，使得浮置p区 524获得由它们在空间电荷区域确定的相应的电位。这些p区524的浮置电位使得电场更 加深入到漂移区中，导致更多的均匀场遍及沟槽520之间台面区的深度。结果，增加了晶体 管的击穿电压。用绝缘材料替代沟槽中的导电材料的优点是空间电荷区的更多部分跨过绝 缘体而并非可能是硅的漂移区。因为绝缘体的介电常数低于诸如硅的介电常数，以及因为 沟槽中的耗尽区减小，所以器件的输出能力显著减小。这样进一步增强了晶体管的开关特 性。填充介电材料的沟槽520的深度取决于电压要求；沟槽越深，阻断电压越高。垂直电荷 控制技术的更多优点是允许晶体管单元针对热绝缘横向设置，而不需要增加电容。在可选 实施例中，代替浮置P区，沿着填充介电材料的沟槽的外侧壁设置P型层，以实现类似的垂 直电荷平衡。在图5B中示出这个实施例的简化的部分截面图，其中，沟槽520的外侧壁由p 型层或衬套526覆盖。在图5B中示例性实施例中，栅极同样被沟槽化，进一步改进了器件 的跨导。使用这种技术的变化的改进功率器件的其他实施例在S即p等人的题为"Vertical Change Control Semiconductor Device with Low0utput C即acitance，，，的共同转让的美 国专利申请第10/200,056号(代理案号18865-0097/17732-55280)中详细进行了详细描 述，其全部内容结合于此作为参考。 如上所述，图5B的沟槽MOSFET 500B显示出减小的输出电容和改进的击穿电压。 然而，因为有源沟槽(栅极沟槽502)位于填充介电材料的电荷控制沟槽520之间，所以 MOSFET 500B的沟道宽度不能与传统沟槽M0SFET结构的沟道宽度一样宽。这样可能导致较 高的导通电阻R。^。参照图5C，示出了具有消除了次电荷控制沟槽的垂直电荷控制的沟槽 MOSFET 500C的可选实施例。MOSFET 500C中的沟槽502C包括栅电极510和深入延伸到漂 移区506的填充介电材料的下部。在一个实施例中，沟槽502C延伸到大约为漂移区506深 度一半的深度。如图所示，P型衬套526C沿着每一个沟槽的下部环绕在外壁周围。这种单 种沟槽结构消除了次电荷控制沟槽，用于增加沟道宽度和降低RDS。n。为了减小输出电容和 栅极_漏极电容，在沟槽外壁由P型衬套526C环绕的较深的沟槽502C的下部维持电场的 主要部分。在可选实施例中，沿着沟槽502C的侧面和底部p型衬套526C被制成多个不连 续区。通过结合单种沟槽电荷控制和上述屏蔽栅极或双栅极技术能够实现其他实施例，以 进一步减小器件的寄生电容。 参照图6，示出了适合于高压应用还要求较快开关速度的功率M0SFET 600的简化 截面图。M0SFET 600结合了改进击穿电压的垂直电荷控制技术和改进开关速度的屏蔽栅极 结构。如图6所示，屏蔽电极611位于栅极沟槽602内的栅极导电材料610和沟槽底部之 间。电极611将晶体管的栅极与下面的漏极区(漂移区606)屏蔽开来，使得显著减小了晶 体管的栅极_漏极电容，因此增加了其最大开关频率。具有P掺杂衬套626的填充介电材 料的沟槽620有助于垂直产生大的平面电场，以改进器件的击穿电压。在工作时，填充介电 材料的沟槽620和p型衬套626的结合以及屏蔽栅极结构减小了寄生电容，并有助于耗尽n漂移区，将集中到栅电极边缘部分的电场分散。这种类型的器件可以用于RF放大器或高 频开关应用。 图7示出了适合于较高电压、较高频率应用的另一个功率MOSFET的可选实施例。 在图7所示的简化实例中，MOSFET 700结合了改进击穿电压的垂直电荷控制技术和改进开 关速度的双栅极结构。与图6所示的器件类似，通过使用具有p掺杂衬套726的填充介电 材料的沟槽720来实现垂直电荷控制。通过使用双栅极结构实现寄生电容的减小，由此通 过次栅电极G2将主栅电极G1与漏极(n漂移区706)屏蔽开来。为了当器件导通时，反转 在区701中的沟道来确保经过连续沟道的电流的连续流动，次栅电极G2可以持续偏置或仅 在开关动作之前偏置。 在另一个实施例中，屏蔽垂直电荷控制MOSFET也使用了掺杂的填充介电材料的 沟槽侧壁来实现集成的肖特基二极管。图8示出了根据该实施例的屏蔽栅极M0SFET 800的 一个实例。在该实例中，在沟槽802底部的电极811将栅电极810与漂移区806屏蔽开来， 以减小栅极_漏极寄生电容。在外侧壁上具有P掺杂衬套的填充介电材料的沟槽820用于 垂直电荷控制。在形成宽度W的台面结构的两个沟槽820A和820B之间形成肖特基二极管 828。这个肖特基二极管结构遍布沟槽M0SFET单元阵列，以增强MOSFET开关的性能特性。 通过利用肖特基结构828的低势垒高度的优点来减小正向压降。此外，与垂直功率M0SFET 的普通PN结相比，这个二极管具有固有反向恢复速度的优点。通过将填充介电材料的沟槽 820的侧壁掺杂例如硼，消除了由于磷偏析(phosphorus segregation)而产生的侧壁泄漏 通道。可以使用沟槽工艺的特点来最优化肖特基二极管828的性能。例如，在一个实施例 中，调节宽度W，使得通过相邻的PN结影响和控制肖特基二极管828的漂移区内的损耗，以 增加肖特基二极管828的反转电压能力。在S即p的共同转让的美国专利第6， 351， 018号中 可以找到单片集成的沟槽MOSFET和肖特基二极管的实例，其全部内容结合于此作为参考。
应该明白，在填充介电材料的沟槽之间形成的肖特基二极管可以与各种不同类型 的M0SFET进行集成，包括具有平面栅极结构的MOSFET、在沟槽底部具有或不具有厚介电体 的没有任何屏蔽电极的沟槽栅极MOSFET等。在图9A中示出了具有集成肖特基二极管的双 栅极沟槽M0SFET的示例性实施例。MOSFET 900A包括栅极沟槽902，其中，主栅极Gl在次 栅极G2的上面形成，以减小寄生电容和增大开关频率。MOSFET 900A还包括填充介电材料 的沟槽920，其中，沟槽920具有沿着其外侧壁形成的用于垂直电荷控制的p掺杂衬套926， 以增加器件的阻断电压。对于上述许多的实施例(例如，图5B、6、7、8和9A所示)，形成衬 套的一种方法是使用等离子掺杂工艺。如图所示，在两个相邻的填充介电材料的沟槽920A 和920B之间形成肖特基二极管928A。在另一个变化实例中，形成单片集成的肖特基二极管 和沟槽M0SFET，而没有填充介电材料的沟槽。图9B是根据该实施例的示例性器件900B的 截面图。 MOSFET 900B包括有源沟槽902B，每一个具有在栅电极910下掩埋的电极911 。如 图所示，在两个沟槽902L和902R之间形成肖特基二极管928B。偏置电极911的电荷平衡 效应使得增加了漂移区的掺杂浓度，而不影响反向阻断电压。对于这种结构，较高的漂移区 的掺杂浓度又减小了正向压降。如前述具有掩埋电极的沟槽M0SFET，每个沟槽的深度和掩 埋电极的数目可以改变。在图9C所示的一个变化实例中，如图所示，沟槽902C仅有一个掩 埋电极911，且肖特基单元928C中的栅电极910S连接到源电极。可选地，肖特基二极管的栅极可以连接到M0SFET的栅极端子。图9D、9E和9F示出了散布在MOSFET的有源单元阵 列内的肖特基二极管的示例性布局的更改。图9D和9E分别示出了单台面肖特基和双台面 肖特基的布局，图9F示出了肖特基区与M0SFET沟槽垂直的布局。集成肖特基二极管的这 些和其他变化(包括可选的多个MOSFET区的肖特基)可以与本文所述的任何晶体管结构 相结合。 在另一个实施例中，通过使用一个或多个串联的、掩埋在设置有介电材料的沟槽 内、以及与器件漂移区内的电流平行设置的二极管结构来增强功率器件的电压阻断能力。 图10提供了根据这个实施例的示例性沟槽M0SFET 1000的简化截面图。二极管沟槽1020 设置在栅极沟槽1002的两侧，从阱延伸进漂移区1006。 二极管沟槽1020包括一个或多个 由相反导电型区1023和1025组成的二极管结构，其中，导电型区1023和1025在沟槽内形 成了一个或多个PN结。在一个实施例中，沟槽1020包括具有与漂移区极性相反的单一区， 使得在与漂移区的界面上形成单一 PN结。p型和n型掺杂多晶硅或硅可以分别用于形成 区1023和1025。其他类型的材料(例如，碳化硅、砷化镓、锗化硅等)也可以用于形成区 1023和1025。沿着沟槽的内侧壁延伸的薄介电层1021将沟槽内的二极管和漂移区1006 绝缘。如图所示，沿着沟槽1020的底部没有介电层，因此，允许底部区1027与下面的基板 电接触。在一个实施例中，对于那些控制栅极氧化层1008设计和制造的相似的考虑因素应 用到介电层1021的设计和形成中。例如，介电层1021的厚度通过这样的因素来确定，即， 其需要保持的电压以及在漂移区中感应的二极管沟槽内电场的程度(如，通过介电层耦合 的程度)。 在工作时，当MOSFET 1000在其阻断状态下偏置时，二极管沟槽内的PN结利用在 每个二极管结处产生的峰电场反向偏置。通过介电层1021，二极管沟槽内的电场感应漂移 区1006内的相应电场。感应到的电场以上升棘波(up-swing spike)的形式在漂移区内出 现，且一般在漂移区的电场弯曲中增加。这种电场的增加导致更大区的电场弯曲，又导致更 高的击穿电压。这个实施例的更改在Kocon等人的题为"Drift Region Higher Blocking Lower ForwardVoltage Drop Semiconductor Structure"的共同转让的美国专利申请第 10/288， 982号(代理案号18865-117/17732-66560)中详细进行了描述，其全部内容结合于 此作为参考。 可以有将用于电荷平衡的沟槽二极管和减小寄生电容的技术(例如，屏蔽栅极或 双栅极结构)结合的功率器件的其他实施例。图11示出了根据一个这样实施例的MOSFET 1100的一个实例。MOSFET 1100使用在有源沟槽1102内栅电极1110之下的屏蔽电极1111， 以减小与如图3A中的MOSFET 300A相关的晶体管的栅极_漏极电容Cgd。与MOSFET 1000 相比，在MOSFET 1100中使用了不同数目的PN结。图12是结合了双栅极技术和沟槽二极 管结构的MOSFET 1200的截面图。MOSFET 1200中的有源沟槽1202包括主栅极Gl和次栅 极G2，并以与图4B描述的双栅极MOSFET中的有源沟槽相同的方式工作。二极管沟槽1220 提供电荷平衡，以增加器件的阻断电压，且双栅极有源沟槽结构改进了器件的开关速度。
图13示出了在平面栅极MOSFET 1300中将沟槽二极管电荷平衡技术与集成肖特 基二极管结合的又一实施例。通过集成肖特基二极管1328和结合图8和9中描述的MOSFET 可以获得相似的优点。在该实施例中，为了说明的目的，示出了平面栅极结构，本领域的技 术人员应该明白，肖特基二极管和沟槽二极管结构的结合可以应用于具有任何其他类型的栅极结构(包括沟槽栅极、双栅极和屏蔽栅极)的M0SFET中。如结合图4D和图4E的M0SFET 400D和400E的描述，任何一个合成实施例还可以与沟槽主体技术相结合，以进一步减小边 缘寄生电容。也可以有其他变化和等同。例如，二极管沟槽内的相反导电区的数目可以随 着二极管沟槽的深度而改变。相反导电区的极性可以随着MOSFET的极性而反转。此外，如 果期望通过例如将各个区沿着第三维延伸，直到可以与它们进行电接触的硅表面，那么任 何PN区(923、925或1023、1025等)均可以独立偏置。进一步，多个二极管沟槽可以用作 通过器件尺寸和应用的电压需要的要求，且二极管沟槽的间隔和配置可以以各种条纹或网 格设计来实现。 在另一个实施例中，假设累积模式晶体管类使用各种用于减小正向电压损失和提 高阻断能力的电荷平衡技术。在一般的累积模式晶体管中没有阻断结，且通过轻微的反转 靠近栅极端子的沟道区来夹断电流使器件截止。当通过应用栅极偏压导通晶体管时，在沟 道区形成累积层而不是反型层。由于没有形成反型沟道，所以使得沟道电阻最小。此外，在 累积模式晶体管中没有PN主体二极管，使得在特定电路应用(例如，同步整流器)中以其 它方式产生的损耗最小。传统累积模式器件的缺点是漂移区不得不进行轻度掺杂，以当器 件在阻断模式时提供反偏压。更轻掺杂的漂移区导致较高的导通电阻。本文中描述的实施 例通过在累积模式器件中使用各种电荷平衡技术克服了这个限制。 参照图14，示出了具有与电流平行设置的交替导电区的示例性累积模式晶体管 1400的简化实施例。在该实施例中，晶体管1400为n沟道晶体管，包括在沟槽1402内形 成的栅极端子、在沟槽之间形成的n型沟道区1412、包括相反极性的柱状n型和p型部分 1403和1405的漂移区1406、以及n型漏极区1414。不同于增强型晶体管，累积模式晶体 管1400不包括阻断(在该实例中为p型)阱或在其内形成沟道的主体区。相反地，当在区 1412中形成累积层时形成导电沟道。晶体管1400 —般根据区1412的掺杂浓度和栅电极的 掺杂类型来导通或截至。当n型区1412完全耗尽并轻微反转时，晶体管截至。调节相反极 性的区1403和1405的掺杂浓度，以最大化电荷扩展，能够使晶体管维持较高的电压。通过 不允许远离区1412和1406之间形成的结线性地减小电场，利用与电流平行的柱状相反极 性区使得电场分布变得平缓。这种结构的电荷扩展效应允许使用减小晶体管导通电阻的更 加重掺杂的漂移区。各个区的掺杂浓度可以改变，例如，n型区1412和1403可以具有相同 或不同的掺杂浓度。本领域的技术人员应该了解，可以通过反转图14所示器件的各种区的 极性来获得改进的P沟道晶体管。后面将结合超高压器件详细描述漂移区内的柱状相反极 性区的其他更改。 图15是具有用于电荷扩展的沟槽电极的另一个累积模式器件1500的简化图。所 有区1512、1506和1514具有相同的导电类型(在该实例中为n型)。对于一般的断开器件 (off device)，栅极多晶硅1510做成p型。调节区1512的掺杂浓度，以在没有偏压条件下 形成耗尽的阻断结。在每一个沟槽1502中，在栅电极1510之下形成一个或多个掩埋电极 1511，均由介电材料1508环绕。如结合图3A的增强型M0SFET 300A所述，掩埋电极1511作 为场板，并且如果需要的话，能够偏置到使其电荷扩展功能最优化的电位。由于可以通过独 立偏置掩埋电极1511来控制电荷扩展，所以可以显著地增大最大电场。与在M0SFET 300A 中使用的掩埋电极相似，可以实现结构的不同变化。例如，可以依据应用改变沟槽1502的 深度和掩埋电极的尺寸和数目。以图3B中所示的M0SFET 300B的沟槽结构相同的方式，电
28荷扩散电极可以掩埋到与覆盖晶体管栅电极的有源沟槽分离的沟槽中。图16中示出了这 样的实施例的实例。在图16所示的实例中，n型区1612包括可以选择性增加的重掺杂11+ 源极区1603。如图所示，重掺杂源极区1603可以沿着n型区1612的上边缘延伸，或可以沿 着n型区1612的上边缘形成为相邻于沟槽壁的两个区(图中未示出)。在一些实施例中， 为了确保晶体管能够适当地截断，n+区1603的掺杂物可以必要地低于n型区1606的掺杂 浓度。这个可选择地重掺杂源极区可以以相同的方式用在任何一个本文中所描述的累积晶 体管中。 改进的累积模式晶体管的另一个实施例使用具有相反极性外部衬套的填充介电 材料的沟槽。图17是根据该实施例的累积晶体管1700的简化截面图。填充介电材料的沟 槽1720从硅阱表面向下延伸进漂移区1706。沟槽1720基本填充诸如二氧化硅的介电材 料。在这个示例性实施例中，晶体管1700是具有沟槽栅极结构的n沟道晶体管。如图所 示，p型区1726沿着填充介电材料的沟槽1720的外壁。与分别结合图5A、5B和5C描述的 增强模式的晶体管500A、500B和500C类似，沟槽1720减小了晶体管的输出电容，且p型衬 套1726提供漂移区内的电荷平衡，以增加晶体管的阻断能力。在图18所示的可选实施例 中，相反掺杂的衬套1826N和1826P在填充介电材料的沟槽1820的相对侧形成。也就是， 填充介电材料的沟槽1820具有沿着一侧的外侧壁延伸的p型衬套1826P，以及沿着相同沟 槽的另一侧的外侧壁延伸的n型衬套1826N。如结合相应的增强型晶体管的描述，也可以 有具有累积晶体管与填充介电材料的沟槽结合的各种变化。例如，这包括如图5A所示的 器件，具有平面(如与沟槽相对)栅极结构和代替P型衬套1726的浮置p型区的累积晶体 管；如图5B所示的器件，具有仅覆盖外侧壁而没有覆盖沟槽1726底部的累积晶体管；以及 如图5C所示的器件，具有覆盖沟槽下部的p型衬套的单个沟槽结构的累积晶体管等。
在另一个实施例中，累积模式晶体管使用一个或多个用于电荷平衡的在沟槽内串 联形成的二极管。图19示出了根据该实施例的示例性累积模式晶体管1900的简化截面图。 二极管沟槽1920设置在栅极沟槽1902的每一侧，从阱延伸进漂移区1906。栅极沟槽1902 包括一个或多个二极管结构，其中，二极管结构由在沟槽内形成一个或多个PN结的相反导 电型的区1923和1925组成。p型和n型掺杂多晶硅或硅可以用于形成区1923和1925。沿 着沟槽的内壁延伸的薄介电层1920使沟槽内的二极管和漂移区1906绝缘。如图所示，沿 着沟槽1920的底部没有介电层，因此允许底部区1927与下面的基板进行电接触。如结合 在图10U1、12和13中所示的相应增强型晶体管的描述，可以有这种将累积晶体管和沟槽 二极管结合的其他更改。 上述任何一个累积模式晶体管可以在顶部(源极)区使用重掺杂反极性区。图20 是示出了这种特征与其他变化结合的示例性累积模式晶体管2000的简化三维图。在该实 施例中，累积模式晶体管2000中的电荷平衡二极管与栅极在相同的沟槽内形成。沟槽2000 包括栅电极2010，下面是形成PN结的n型2023和p型2025硅或多晶硅层。薄介电层2008 将二极管结构与栅极端子2002和漂移区2006分离开来。如图所示，在沿着源极区2012内 的沟槽之间形成的台面长度的间隔内形成重掺杂p+区2118。重掺杂。+区2118减小n-区 2012的面积，并减小器件的泄漏。p+区2118也考虑到将会改进雪崩中的空穴电流和改进 器件鲁棒性的P+接触。已经讨论了对示例性垂直MOS栅极累积晶体管的更改，以说明这类 器件的各种特征和优点。本领域的技术人员应该了解，这些也可以在包括横向MOS栅极晶体管、二极管、双极型晶体管等的其他类型的器件中实现。可以在与栅极相同的沟槽内或在 分离的沟槽内形成电荷扩展电极。上述各种示例性累积模式晶体管具有在漂移区中终止的 沟槽，但是它们也可以终止在连接到漏极的重掺杂基板中。各种晶体管能够以包括六角形 或正方形的晶体管单元的条纹或网状结构形成。结合一些其他实施例所述的其他更改和结 合是可能的，其中一些在先前参照的美国专利申请第60/506， 194号和第60/588， 845号中 进一步进行了描述，其全部内容结合于此作为参考。 用于超高电压应用(例如，500V-600V及以上)设计的另一类功率开关器件使用 在基板和阱之间的外延区中的P掺杂和n掺杂硅交替垂直部分。参照图21，示出了使用这 种类型结构的MOSFET2100的一个实例。在M0SFET 2100中，区2102有时被称作电压维持 或阻断区，包括交替的n型区2104和p型区2106。这种结构的效果是当对器件施加电压 时，耗尽区水平地扩散到区2104和2106的每一侧。阻断层2102的整个垂直厚度在水平电 场足够高产生雪崩击穿之前耗尽，因为在每个垂直区2104、2106内的电荷净数量小于产生 击穿电场所需的数量。在该区水平地完全耗尽之后，继续垂直地建立电场，直到其达到每微 米大约为20到30伏特的雪崩电场。这样就显著增强了器件的电压阻断能力，将器件的电 压范围扩大到400伏特或以上。这种类型的超级结器件的不同更改在Nielson的共有的专 利第6， 081， 009号和第6， 066， 878号中进行了详细的描述，其全部内容结合于此作为参考。
对超级结MOSFET 2100的更改在n型阻断区内使用浮置p型岛。浮置p型岛的使 用与柱方法相反，通过减小电荷平衡层的厚度来减小RDS。n。在一个实施例中，代替均匀地分 离P型岛，它们被彼此分离，以便维持接近临界电场的电场。图22是示出根据该实施例的 器件的一个实例的M0SFET 2200的简化截面图。在该实例中，较深的浮置p区2226与上面 的一个分离的更远。也就是，距离L3大于距离L2，以及距离L2大于距离L1。通过以这种 方式处理浮置结之间的距离，少数载体以更加小颗粒的方式进入。这些载体的源极颗粒越 小，就越可以实现更低的RD^和更高的击穿电压。本领域的技术人员应该了解，可以作出许 多更改。例如，在垂直方向上的浮置区2226的数目不限于图中所示的四个，并且最佳数目 可以改变。此外，每一个浮置区2226的掺杂浓度也可以改变，例如，在一个实施例中，每个 浮置区2226的掺杂浓度随着区接近基板2114的程度逐渐减小。 进一步，如结合低电压和中电压器件所描述，包括屏蔽栅极和双栅极结构的许多 用于减小寄生电容来增加开关速度的技术可以与图21和22中描述的高压器件和其更改进 行结合。图23是结合了超级结结构的更改和双栅极结构的高压M0SFET 2300的简化截面 图。M0SFET 2300具有由类似于例如图4B中所示的双栅极晶体管的栅极端子G1和G2组成 的平面双栅极结构。相反极性(该实例中为P型)区2326垂直设置在p阱2308下面的n 型漂移区2306中。在该实例中，p型区2326的大小和间隔不同，从而如图所示，设置接近 阱2308的区2326彼此接触，而设置更加靠下的区2326浮置并且尺寸越小。图24示出了 结合超级结技术和屏蔽栅极结构的用于高压MOSFET 2400的又一实施例。M0SFET 2400为 沟槽栅极器件，具有与漂移区2406屏蔽开来的栅电极2410和屏蔽电极2411，例如，与图3A 中的M0SFET 300A类似。M0SFET 2400还包括设置在漂移区2406内、与电流平行的相反极 性的浮置区2426。
终端结构 上述各种类型的分立器件具有通过在管芯边缘处的耗尽区的圆柱或球形形状限
30制的击穿电压。由于这样的圆柱或球形击穿电压一般都比在器件有源区内的平行平面击穿 电压BVpp低很多，所以需要终止器件的边缘，以便达到接近于有源区击穿电压的器件击穿 电压。已经开发了不同的技术来扩大统一在边缘终端宽度之上的电场和电压，以实现接近 BVpp的击穿电压。这些技术包括场板、场环、结终端扩展(JTE)和这些技术的不同结合。在 Mo等人的共有美国专利第6， 429， 481号中描述了包括具有环绕在有源单元阵列周围的叠 加场氧化层的深结(深于阱)的场终端结构的一个实例。例如，在n沟道晶体管的情况下， 终端结构包括形成具有n型漂移区的PN结的深p+区。 在可选实施例中，环绕在单元阵列外围周围的一个或多个环形沟槽用于减弱电场 和增加雪崩击穿。图25示出了用于沟槽晶体管的普通使用的沟槽布局图。有源沟槽2502 由环形终端沟槽2503环绕。在该结构中，在台面末端的由虚圆形示出的区2506比其他区耗 尽的快，使该区内的电场增强，使得在反向偏置的条件下减小击穿电压。因此，这种类型的 设计被限制于较低的电压器件(如，< 30V)。图25B到图25F示出具有与图25A中所示不 同的沟槽布局来减小高电场区的终端结构的几个可选实施例。从图中可以看出，在这些实 施例中， 一些或全部有源沟槽与终端沟槽分离。有源沟槽末端和终端沟槽之间的间隙We用 于减小在图25A所示结构中观察到的电场集合效应。在一个示例性实施例中，We做成大约为 沟槽之间台面宽度的一半。对于较高的电压器件，可以使用图25F中示出的多个终端沟槽， 以进一步减小器件的击穿电压。在Challa的题为"Trench Structure for Semiconductor Devices"的共有美国专利第6， 683， 363号中更加详细的描述了对这些实施例中的一些的 更改，其全部内容结合于此。 图26A到图26C示出了用于电荷平衡沟槽M0SFET的示例性沟槽终端结构的截面 图。在示出的示例性实施例中，M0SFET2600A使用具有在有源沟槽2602内掩埋在栅电极 2610的下面的屏蔽的多晶电极2611的屏蔽栅极结构。在图26A示出的实施例中，沿着终 端沟槽2603A设置有相对较厚的介电层(氧化层)2605A，且终端沟槽2603A填充诸如电极 2607A的导电材料。氧化层2605A的厚度、终端沟槽2603A的深度、以及终端沟槽和相邻有 源沟槽之间的间隔(例如，最后一个台面的宽度)通过器件反向阻断电压来确定。在图26A 所示的实施例中，在表面处的沟槽较宽(T沟槽结构)，金属场板2609A用在终端区之上。在 可选实施例(未示出)中，可以通过将终端沟槽2603A内的电极2607A延伸到表面之上和终 端区之上(到图26A中终端沟槽的左端)由多晶硅来形成场板。可以有许多更改。例如， 可以在金属下面增加接触到硅的P+区(未示出)来更好地进行欧姆接触。在邻近终端沟 槽2603A的最后一个台面中的p-阱区2604及它们之间的各自接触可以选择性地除去。浮 置P型区也能够增加到终端沟槽2603A的左边(例如，有源区外)。 在另一个变化中，代替用多晶硅填充终端沟槽2603，将多晶硅电极掩埋在填充氧 化物的沟槽内的沟槽下部。图26B示出了该实施例，其中，终端沟槽2603B的大约一半填充 氧化物2605B，下半部具有掩埋在氧化物内的多晶硅电极2607B。可以基于器件处理改变沟 槽2603B的深度和掩埋电极2607B的高度。在图26C示出的又一实施例中，终端沟槽2603C 基本填满了介电材料，没有在其中掩埋导电材料。对于图26A、B和C中所示的三个实施例， 将终端沟槽和最后一个有源沟槽分离的最后一个台面的宽度可以与在两个有源沟槽之间 形成的典型台面的宽度不同，并且能够进行调节来实现终端区内的最佳电荷平衡。上述结 合图26A的所示结构的所有更改可以应用到图26B和26C示出的那些结构中。进一步，本
31领域的技术人员应该了解，当将此处描述的终端结构用于屏蔽栅极器件时，类似的结构能 够以对于所有上述各种基于沟槽的器件的终端区来实现。 对于较低的电压器件，可以不苛求沟槽终端环的拐角设计。然而，对于较高的电压 器件，可以期望终端环拐角的圆角(rounding)具有较大的曲率半径。器件的电压要求越 高，终端沟槽拐角的曲率半径就越大。终端环的数目也可以随着器件电压的增加而增加。图 27示出具有曲率半径相对较大的两个沟槽2703-1和2703-2的示例性器件。同样可以基于 器件的电压要求来调节沟槽之间的间隔。在该实施例中，终端沟槽2703-1和2703-2之间 的距离Sl大约为第一终端沟槽2703-1和有源沟槽末端之间的距离的两倍。
图28A、28B、28C、和28D示出了用于各种具有硅柱电荷平衡结构的终端区的示例 性截面图。在图28A所示的实施例中，场板2809A接触p型柱2803A的每一个环。这样就允 许更宽的台面区，这是因为由于场板产生的横向损耗。击穿电压一般依赖于场氧化层的厚 度、环的数目以及终端柱2803A的深度和间隔。对于这种类型的终端结构可以有许多不同 的更改。例如，图28B示出了可选实施例，其中，大的场板2809B-1覆盖除了连接到另一个 场板2809B-2的最后一个柱的所有柱2803B。通过将大的场板2809B-1接地，p型柱之间的 台面区很快的耗尽，且水平压降将不会很显著，使得低于图28A示出的实施例的击穿电压。 在图28C示出的另一个实施例中，终端结构在中间的柱上没有场板。因为在中间的柱上没 有场板，所以就具有了较窄的台面区以充分地耗尽。在一个实施例中，朝着外环逐渐减小台 面宽度产生最佳的性能。图28D示出的实施例通过提供较宽的阱区2808D和增加场氧化层 之间的间隔来有利于与P型柱的接触。 在使用上述类型的各种超级结技术的超高压器件的情况下，击穿电压大大高于常 规的BVpp。对于超级结器件来说，电荷平衡或超级结结构(例如，相反极性柱或浮置区、掩 埋电极等)也可以用在终端区中。也可以使用结合电荷平衡结构的标准边缘终端结构，例 如，器件边缘处顶部平面的场板。在一些实施例中，可以通过使用在终端结中快速减少电荷 来消除顶部的标准边缘结构。例如，可以以随着距离有源区越远电荷越少来形成终端区内 的P型柱，其中，有源区创建净n型平衡电荷。 在一个实施例中，随着柱移动远离有源区的距离来改变终端区内p型柱之间的间 隔。图29A示出了根据该实施例的器件2900A的一个示例性实施例的高度简化的截面图。 在器件2900A的有源区中，例如由多个连接的p型球体制成的相反导电性柱2926A在n型 漂移区2904A中的p型阱2908A之下形成。在器件的边缘处，在终端区的下面，形成如图所 示的P型终端柱TP1、TP2到TPn。替代在有源区内具有统一的间隔，终端柱TP1到TPn之间 的中心到中心的间隔随着移动柱与有源区的界面距离的增加而增加。也就是，TP2和TP3之 间的距离Dl小于TP3和TP4之间的距离D2，以及距离D2小于TP4和TP5之间的距离D3， 依次类推。 可以对这种超级结终端结构进行许多变化。例如，替代在电压维持层2904A内以 不同的距离形成P型终端柱TP1到TPn，而是将中心到中心的间隔保持一致，但是可以改变 每一个终端柱的宽度。图29B示出了根据该实施例的终端结构的简化实例。在该实例中，终 端柱TP1具有大于终端柱TP2的宽度W2的宽度Wl，依次W2大于终端柱TP3的宽度W3，依次 类推。根据终端区内的相反极性的电荷平衡区之间的间隔，器件2900B中的结果结构与器 件2900A中的类似，尽管在器件2900B中沟槽柱之间的中心到中心的间隔可以相同。在图29C的简化截面图中所示的另一个示例性实施例中，有源区内的每一个相反极性柱2926C 的宽度从顶部平面到基板减小，而终端柱TP1和TP2的宽度保持一致。这样利用较少的面 积就实现了期望的击穿电压。本领域的技术人员应该理解，上述的各种终端结构可以以任 何期望的方式结合，例如，包括图29C中所示器件2900C的终端柱的中心到中心的间隔和/ 或总宽可以结合图29A和29B所示的实施例来改变。
工艺技术 至此已经描述了许多具有多个掩埋电极或晶体管的沟槽结构的不同器件。为了 偏置这些沟槽电极，这些器件需要与每一个埋层进行电接触。这里披露了用于形成具有掩 埋电极的沟槽结构和用于与沟槽内的掩埋的多晶硅层进行接触的方法。在一个实施例中， 在管芯的边缘处与沟槽多晶硅层进行接触。图30A示出了具有两个多晶硅层3010和3020 的沟槽器件3000的边缘接触的一个实例。图30A示出沿着沟槽纵轴的器件的截面图。根 据该实施例，沟槽在接近管芯的边缘处终止，为了接触的目的，多晶硅层3010和3020被提 到基板的表面。介电(氧化)层3030和3040中的开口 3012和3022允许与多晶硅层的金 属接触。图30B到30F示出了涉及形成图30A的边缘接触结构的各个处理步骤。在图30B 中，在外延层3006的顶部图样化介电(例如，二氧化硅)层3001，并蚀刻基板暴露的表面以 形成沟槽3002。然后，如图30C所示，横过包括沟槽的基板的上表面形成第一氧化层3003。 然后，如图30D所示，在氧化层3003的顶部形成第一导电材料(例如，多晶硅)3010。参照 图30E，在沟槽内蚀刻多晶硅层3010，并在多晶硅层3010上形成另一个氧化层3030。执行 类似的步骤，以形成如图30F所示的第二个氧化层-多晶硅层-氧化层的夹层，蚀刻所示的 顶部氧化层3040，来分别形成用于与多晶硅层3010和3020进行金属接触的开口 3012和 3022。可以重复最后的步骤来形成附加的多晶硅层，并且如果期望的话，可以通过叠加金属 层将多晶硅层连接到一起。 在另一个实施例中，与给定沟槽内的多个多晶硅层的接触在器件的有源区内进 行，而不是沿着管芯的边缘。图31A示出了用于多个掩埋多晶硅层的有源区接触结构的一 个实例。在该实例中，沿着沟槽纵轴的截面图示出了提供栅极端子的多晶硅层3110和提供 两个屏蔽层的多晶硅层3111a和3111b。当示出的三个分离的金属线3112、3122和3132与 多晶硅层进行接触时，它们可以连接在一起并连接到器件的源极端子，或者通过特殊应用 的要求使用任何其他接触的结合。与图30A示出的多层边缘接触结构相比，这种结构的优 点是接触的平面性质。 图31B到31M示出用于为具有两个多晶硅层的沟槽形成有源区屏蔽接触结构的工 艺流程的一个实例。接着图31B中的沟槽3102的蚀刻的是图31C中的屏蔽氧化层3108的 形成。然后，如图31D所示，沉积屏蔽多晶硅3111，并使其凹入沟槽内。在图31E中，除了期 望在基板表面处进行屏蔽接触的位置，屏蔽电极3111又向里凹进。在图31E中，掩模3109 保护中间沟槽内的多晶硅以免进一步被蚀刻。在一个实施例中，该掩模沿着不同沟槽应用 在不同位置，例如中间沟槽，屏蔽多晶硅在第三维(未示出)凹进到沟槽的其他部分。在另 一个实施例中，在有源区中的一个或多个选择沟槽内的屏蔽多晶硅3111沿着沟槽的全长 被掩蔽。然后，如图31F所示，蚀刻屏蔽氧化层3108，然后，如图31G所示，在去除掩模3109 之后越过基板顶部形成栅极氧化层3108a的薄层。接着是栅电极的沉积和凹进(图31H)， P阱的注入和驱动(drive)(图311)，以及n+源极注入(图31J)。图31K、31L和31M分别
33示出了 BPSG沉积、接触蚀刻和p+重掺杂主体注入的步骤，然后是金属化。图31N示出了有 源区屏蔽接触结构的可选实施例的截面图，其中，在屏蔽氧化层的顶部屏蔽多晶硅3111形 成相对较宽的平台。这样有利于接触屏蔽电极，但是引入了可能使制造工艺进一步复杂化 的构形(topography)。 在图32A中示出具有有源区屏蔽接触结构的示例性沟槽器件的自顶向下的简化 布局图。限定屏蔽电极凹槽的掩模防止屏蔽电极在有源区内的位置3211C处及屏蔽沟槽 3213的外围凹进。这种技术的改进使用"狗骨头(dogbone)"形状用于屏蔽多晶硅凹槽掩 模，在与每个沟槽3202的交界处提供更宽的区用于接触屏蔽多晶硅。这样使得在掩蔽区中 的屏蔽多晶硅也被凹进，但是是凹进到台面的起始面，因此消除了构形。在图32B中示出可 选实施例的自顶向下的布局图，其中，有源区沟槽连接到外围沟槽。在该实施例中，对于与 源极金属的有源区屏蔽沟槽接触，屏蔽多晶硅凹槽掩模防止屏蔽多晶硅沿着所选沟槽(该 实例所示为中间沟槽)的长度凹进。图32C和32D是示出用于在具有断开沟槽结构的沟槽 器件内与外围沟槽进行接触的两个不同的实施例的简化布局图。在这些图中，为了说明的 目的，有源沟槽3202和外围沟槽3213由单条线来表示。在图32C中，外围栅极多晶硅支座 3210的延伸部或指状元件(finger)相对于外围屏蔽多晶硅指状元件交叉排列，以将外围 接触与外围沟槽分离开来。源极和屏蔽接触区3215也在所示位置3211C处与有源区内屏 蔽多晶硅进行接触。图32D示出的实施例消除了有源和外围沟槽之间的偏移量，以避免由 沟槽倾斜要求引起的可能的限制。在该实施例中，对准有源沟槽3202和外围沟槽3213的 水平延伸部，栅极多晶硅支座3210中的窗口 3217用于将与外围沟槽周围的屏蔽多晶硅进 行的接触。有源区接触在如先前实施例的位置3211C处进行。 在图33A中示出用于接触有源区中的沟槽屏蔽多晶硅的可选实施例。在该实施例 中，替代凹进屏蔽多晶硅，而是垂直地将其从有源沟槽实体部分的上面延伸到硅表面。参照 图33A，随着屏蔽多晶硅3311沿着沟槽3302的高度垂直延伸将栅极多晶硅3310分成两个 部分。两个栅极多晶硅部分在沟槽内合适位置处在第三维或在它们进入沟槽时连接到一 起。该实施例的一个优点是利用通过在有源沟槽内进行源极多晶硅接触的区代替使用用于 沟槽多晶硅接触的硅空间。图33B到33M示出了用于形成图33A所示类型的有源屏蔽接触 结构的工艺流程的一个实例。在图33B中，蚀刻沟槽3302，之后是图33C中所示的屏蔽氧化 层3308的形成。然后，如图33D所示，屏蔽多晶硅3311沉积在沟槽内。如图33E所示，蚀 刻屏蔽多晶硅3311，并使其凹入沟槽内。然后，如图33F所示，蚀刻屏蔽氧化物层3308，留 下在沟槽内屏蔽多晶硅3311侧面形成两个槽的屏蔽多晶硅3311露出的部分。然后，如图 33G所示，越过基板的顶部、沟槽侧壁以及沟槽内的槽形成薄层的栅极氧化层3308a。接着 是栅极多晶硅的沉积和凹进(图33H) ，p阱的注入和驱动(图331)，以及n+源极注入(图 33J)。图33K、33L和33M分别示出BPSG沉积、接触蚀刻以及p+重掺杂主体注入的步骤，接 着是金属化。对这种工艺流程是可以进行改变的。例如，通过重新排列一些工艺步骤，形成 栅极多晶硅3310的工艺步骤可以在形成屏蔽多晶硅3311的步骤之前。
用于执行上述工艺流程的许多步骤的具体处理方法和参数及其更改都是众所周 知的。对于给定的应用，可以很好的调整特定工艺方法、化学和材料类型，以增强器件的可 制造性和性能。可以从原材料开始进行改进，也就是，在其上形成外延漂移区的基板。在大 多数功率应用中，期望减小晶体管的导通电阻R。^。功率晶体管的理想导通电阻是临界场(critical field)较强的功能，其中，临界场定义为在击穿条件下器件中的最大电场。假 设保持合理的迁移率，如果器件是用临界场高于硅的临界场的材料制造，可以显著的减小 晶体管的导通电阻。由于至此描述的许多功率器件的特性(包括结构和工艺)已经在硅基 板的内容中进行了描述，可以使用不同于硅的基板材料的其他实施例。根据一个实施例， 这里描述的功率器件用由宽能带隙材料(包括例如，碳化硅(SiC)、氮化镓(GaN)、砷化镓 (GaAs)、磷化铟(InP)、金刚石等)制成的基板制造。这些宽能带隙材料显示出大于硅的临 界场的临界场，可以用于显著减小晶体管的导通电阻。 另一个主要有助于减小晶体管导通电阻的是漂移区的厚度和掺杂浓度。漂移区一 般是由外延生长的硅形成。为了减小4 ，期望将该外延漂移区的厚度最小化。通过初始 基板的类型部分地控制外延层的厚度。例如，对于分立半导体器件，掺杂红磷的基板是初始 基板普通类型的材料。然而，磷原子的特性为它们在硅中迅速地扩散。因此，确定在基板顶 部形成的外延区的厚度，以调节从下面的重掺杂基板向上扩散的磷原子。
为了使外延层的厚度最小，根据图34所示的一个实施例，在磷基板3414上形成具 有相对较小扩散率的掺杂物(例如，砷)的外延间隔区或缓冲(势垒)层3415。组合的掺 杂磷的基板和掺杂砷的缓冲层为随后形成外延漂移区3406提供基础。通过器件的击穿电 压要求来确定层3415的砷掺杂浓度，以及通过具体的热预算(thermal budget)来确定砷 外延层3415的厚度。然后，可以在砷外延层的顶部沉积均匀的外延层3406，其厚度通过器 件要求来确定。砷很低的扩散率允许减小外延漂移区的总厚度，使得减小了晶体管的导通 电阻。 在可选实施例中，为了计算掺杂物种类从重掺杂基板到外延层的向上扩散，在两 个层之间使用扩散势垒层。根据图35所示的一个示例性实施例，由例如碳化硅Six(Vx组成 的势垒层3515外延地沉积在硼或磷的基板3514上。然后，外延层3506沉积在势垒层3515 的上面。根据工艺技术的热预算可以改变厚度和碳化合物。可选地，碳掺杂物可以首先注 入到基板3514中，接着进行热处理激活碳原子，以在基板3514的表面形成S"C卜x化合物。
限制减小外延层厚度能力的特定沟槽晶体管技术的另一个方面是在深体和外延 层之间形成的结，这个结有时用在有源区，有时用在终端区。这个深体区的形成一般涉及在 工艺早期的注入步骤。由于通过场氧化层和栅极氧化层的形成来要求随后的热预算，深体 和漂移区之间的结分为大的范围。为了在管芯的边缘避免早击穿，需要非常厚的漂移区，这 就导致了较高的导通电阻。为了将所需外延层的厚度最小化，扩散势垒层的使用也可以使 用在深体_外延层结处。根据图36所示的示例性实施例，通过深体窗口 ，在执行深体注入 之前注入碳掺杂物。随后的热工艺激活碳原子，以在深体区3630的边界形成Six(VJ七合物 3615。碳化硅层3615用作阻止硼扩散的扩散势垒层。最终形成的深体结是允许减小外延层 3606厚度的浅层。在受益于势垒层的典型沟槽晶体管中的又一个结是阱-漂移区结。在图 37中示出使用这种势垒层的实施例的简化实例。在用于图31M结构的示例性工艺流程中， 在图31H和31I所示的两个步骤之间形成p阱。在注入阱掺杂物(这个示例性n沟道实施 例中为p型)之前，首先注入碳。随后的热工艺激活碳原子，以在p阱外延结处形成Six(Vx 层3715。层3715用作扩散势垒层来防止硼扩散，使得可以保持p阱3704的深度。这样有 助于减小晶体管的沟道长度，而不增加穿通电位。当前进损耗边界随着漏极-源极电压的 增加到达源极结时发生穿通。通过用作扩散势垒层，层3715还可以防止穿通。
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如上所述，期望减小晶体管的沟道长度，因为它导致导通电阻的减小。在另一个实 施例中，通过使用外延生长的硅形成阱区使晶体管沟道长度最小。也就是，代替在扩散步骤 之前形成关于注入漂移外延层的阱的传统方法，在外延漂移层的顶部形成阱区。除了可以 从外延_阱的形成获得较短的沟道长度，还有其他优点。例如，在屏蔽栅极沟槽晶体管中， 栅电极在接触沟槽(栅极到漏极的叠加部分)的阱的底部延伸的距离对于确定栅极电荷Qgd 很重要。栅极电荷Qgd直接影响晶体管的开关速度。因此，期望能够精确地最小化和控制这 个距离。然而，例如，在上述图311所示的阱注入和扩散到所示外延层的制造工艺中，难以 控制这个距离。 为了更好的控制在阱的拐角处栅极到漏极的叠加，提出了各种用于形成具有自我 对准的阱的沟槽器件的方法。在一个实施例中，涉及外延层_阱的沉积工艺流程能够使得 主体结的底部与栅极底部自我对准。参照图38A到38D，示出了具有掩埋电极(或屏蔽栅 极)的自我对准的外延_阱沟槽器件的一个实例的简化工艺流程。将沟槽3802蚀刻进在基 板3814的顶部形成的第一外延层3806。对于n沟道晶体管，基板3814和第一外延层3806 为n型材料。 图38A示出了在包括内部沟槽3802的外延层3806的顶部生长的屏蔽介电层 3808S。然后，如图38B所示，在沟槽3802内沉积导电材料3811 (例如，多晶硅)，并在外延 台面的下面进行深蚀刻。沉积附加的介电材料3809S以覆盖屏蔽多晶硅3811。如图38C所 示，在深蚀刻介电层来清理台面之后，在第一外延层3806的顶部选择性地生长第二外延层 3804。通过外延层3804形成的台面在所示原始沟槽3802的上面生成沟槽上部。这个第二 外延层3804具有与第一外延层3806的极性相反的掺杂物(例如，p型)。第二外延层3804 的掺杂浓度设置为晶体管阱区的期望水平。在形成层3804的选择外延生长(SEG)步骤之 后，在顶面上和沿着沟槽侧壁形成栅极介电层3808G。然后，如图38D所示，沉积栅极导电材 料，填充沟槽3802的剩余部分，然后执行平面化。例如，继续在图31J到31M中所示的工艺 流程，以完成晶体管结构。 如图38D所示，该工艺形成与阱外延层3804自我对准的栅极多晶硅3810。为了使 栅极多晶硅3810的底部降低在外延阱3804之下，可以轻微地将图38C中所示的多晶硅层 间介电层3809S的上表面蚀刻到沟槽3802内的期望位置。因此，该工艺对栅电极和阱的拐 角之间的距离提供精确控制。本领域的技术人员应该理解，SEG阱形成工艺不限于屏蔽栅极 沟槽晶体管，也可以使用在许多其他沟槽栅极晶体管结构中，其中，许多已经在本文中进行 了描述。形成SEG台面结构的其他方法在共同转让的Madson等人的美国专利第6， 391， 699 号和Brush等人的第6， 373， 098号中进行了描述，其全部内容结合于此作为参考。
用于控制自我对准的阱的拐角的可选方法不依赖SEG阱的形成，而是代替使用涉 及角度阱注入的工艺。图39A和39B示出这个实施例的示例性工艺流程。在该实施例中，代 替在沟槽填充所示(例如，在图31H和31I中)的栅极多晶硅之后形成阱，而是在沟槽3902 内的介电层3908中嵌入屏蔽多晶硅之后、填充沟槽的剩余部分之前，在给定部分执行第一 阱注入3905。然后，如图39B所示，通过沟槽3902的侧壁执行第二但成角的阱注入。然后， 完成驱动周期，以在沟槽拐角处获得期望的阱到漂移外延界面的轮廓。根据器件的结构要 求，将改变注入量(implant does)、能量以及驱动周期的细节。这种技术可以使用在许多不 同的器件类型中。在可选实施例中，调节沟槽倾斜和角度注入，使得当角度注入扩散时，其
36与邻近单元的区合并在一起来形成连续阱，消除了第一阱注入的需要。
结合附图40A到40E，描述用于形成沟槽器件的自我对准的外延阱工艺的另一个 实施例。如上所述，为了减小栅极-漏极电容，一些沟槽栅型晶体管使用栅极介电层，其中， 栅极介电层在栅极多晶硅下面的沟槽的底部厚度大于沿着内垂直侧壁的介电层的厚度。根 据图40A到40E所示的示例性工艺实施例，如图40A所示，首先在外延漂移层4006的顶部形 成介电层4008B。形成具有期望厚度的介电层4008B，然后，如图40B所示，蚀刻介电层4008B 使得剩下具有与随后形成的沟槽相同宽度的介电柱。接下来，在图40C中，执行选择性外延 生长步骤，以在介电柱4008B周围形成第二外延漂移层4006-1 。第二外延漂移层4006-1与 第一外延漂移层4006具有相同的导电类型并可以为相同的材料。可选地，第二外延漂移层 4006-1也可以使用其他类型的材料。在一个示例性实施例中，通过使用硅锗(SixGei—x)合 金的SEG步骤来形成第二外延漂移层4006-1。 SiGe合金改进了邻近沟槽底部的累积区的 载流子迁移率。这样就改进了晶体管的开关速度，并减小了R。^。也可以使用其他化合物， 例如，GaAs或GaN。 如图40D和40E分别所示，在上表面上形成覆盖外延阱层4004，然后，蚀刻外延阱 层4004来形成沟槽4002。接着是栅极氧化层的形成和栅极多晶硅的沉积(未示出)。最 终的结构是具有自我对准的外延阱的沟槽栅极。可以使用传统的处理技术来完成剩下的工 艺步骤。本领域的技术人员应该理解，可以有更改。例如，代替形成覆盖外延阱层4004然 后蚀刻沟槽4002，外延阱4004可以仅在第二漂移外延层4006-l的顶部选择性地生长，随着 它的生长形成沟槽4002。 上述各种处理技术通过关注阱区的形成增强器件性能，以减小沟道长度和RDS。n。 通过改进工艺流程的其他方面，也可以实现类似的性能增强。例如，通过减小基板厚度，可 以进一步减小器件的阻抗。因此为了减小基板的厚度，普遍执行晶片减薄处理。 一般通过 机械研磨和带处理(tape process)执行晶片减薄。研磨和带处理是将机械力施加在晶片 上，引起晶片表面的损坏，这样就导致了制造难题。 在下文中描述的一个实施例中，改进的晶片减薄处理显著地减小了基板阻抗。在 图40R、图40S、图40T和图40U中示出了用于减小基板厚度的一种方法。在晶片上完成期 望电路的制作之后，制作电路的晶片的顶部被临时地粘附到载体。图40R示出完成的晶片 4001通过粘附材料4003粘附到载体4005。然后，使用诸如研磨、化学蚀刻等处理将完成的 晶片的背面抛光到期望厚度。图40S示出与图40R所示类似的夹层结构，具有减薄的晶片 4001。在抛光晶片4001的背面之后，如图40T所示，晶片的背面粘附到低阻抗(例如，金属) 晶片4009。可以使用传统的方法完成这些步骤，例如，在温度和压力下使用焊料4007的薄 涂层将金属晶片4009粘附到减薄的晶片4001。然后，在进一步处理之前，去除载体4005并 清理减薄的晶片4001的上表面。高导电的金属基板4009有助于散热、减小阻抗和为减薄 的晶片提供机械强度。 通过使用化学处理执行最后的减薄处理，可选实施例实现了没有传统机械处理缺 点的更薄的晶片。根据该实施例，在厚玻璃硅(silicon-on-thick-glass，简称为SOTG)基 板的硅层上形成有源器件。在研磨阶段，可以通过化学地将SOTG基板背面的玻璃蚀刻掉来 将晶片减薄。图41示出根据该实施例的示例性工艺流程。从硅基板开始，首先在步骤4110 中，诸如He或^的掺杂物被注入硅基板。然后，在4112，将硅基板粘附到玻璃基板。可以使用不同的粘附处理。在一个实例中，硅晶片和玻璃晶片做成夹层状，加热到大约40(TC来 粘合两个基板。玻璃可以是二氧化硅等，且可以具有例如大约600um的厚度。接着，在步骤 4114中，任选地粘附硅基板，并形成厚玻璃硅(silicon-on-thick-glass) SOGT基板。为了 在加工和随后的处理过程中保护基板免受应力，可以重复粘合处理，以在基板的另一侧形 成SOGT基板(步骤4116)。接下来，在基板的硅表面上沉积外延层(步骤4118)。除了前 侧，也可以在后侧执行。优选地，外延层后侧的掺杂浓度与后侧硅的掺杂浓度类似，而前侧 外延层随着器件要求的浓度掺杂。然后，基板进行用于在前侧硅层上形成有源器件的制造 工艺的各个步骤。 在一个实施例中，为了进一步增强基板抵抗通过前侧处理步骤引入的应力的强 度，后侧基板可以进行图样化为近似前侧管芯框架的反向结构。以这种方式，玻璃基板蚀 刻进网格栅，以帮助薄基板支撑晶片中的应力。在研磨之后，首先通过传统的研磨工艺从 后侧将硅层去除(步骤4120)。接着是另一个研磨步骤4122，去除玻璃基板的一部分(例 如，一半)。然后，通过使用如氢氟酸的化学蚀刻处理将玻璃基板剩下的部分去除。可以执 行后侧玻璃基板的蚀刻，而没有对有源硅层腐蚀或引起机械损伤的风险。这样就取消了带 绕(tape)晶片的需要，消除了带绕和再带绕(re-tape)设备的需要和每项操作相关的工艺 风险。因此，这样的工艺使得进一步将基板厚度最小化来增强器件性能。应该明白，可以有 许多这种改进晶片减薄工艺的更改。例如，根据最终基板的期望厚度，减薄步骤可以涉及研 磨或不涉及研磨，因为化学蚀刻是足够的。此外，改进的晶片减薄工艺不限于分立器件的处 理，也可以应用在其他类型器件的处理中。其他的晶片减薄工艺在Pritchett的共同转让 的美国专利第6， 500， 764中进行了描述，其全部内容结合于此。 具有许多功率晶体管的其他结构和处理方面和能够显著影响它们的性能的其他 有源器件。沟槽的形状是一个例子。为了减小易于在沟槽的拐角周围集中的潜在的破坏性 电场，期望避免尖锐棱角，而是形成具有圆形拐角的沟槽。为了提高可靠性，还期望实现具 有光滑表面的沟槽侧壁。不同的蚀刻化学物在不同的结果(例如，硅蚀刻速率、掩模层的选 择性、蚀刻剖面(侧壁角)、顶部拐角圆角、侧壁的粗糙程度、以及沟槽底部的圆角)中提供 平衡。氟化物(例如，SFe)提供高的硅蚀刻速率(大于1.5um/min)、圆的沟槽底部、以及笔 直的侧面。氟化物缺点是粗糙的侧壁和沟槽顶部控制的困难(可以凹进)。氯化物(例如， Cl2)提供了较光滑的侧壁，以及蚀刻剖面和沟槽顶部更好的控制。氯化物的缺点是具有较 低的硅蚀刻速率(小于1. 0um/min)，以及沟槽底部更小的圆角。 可以将附加气体加到蚀刻化学物中，以有助于在蚀刻期间钝化侧壁。侧壁钝化用 于将侧面蚀刻最小化，蚀刻到期望的沟槽深度。可以使用附加的处理步骤来使沟槽侧壁光 滑，以及实现沟槽顶部拐角和底部的磨圆。沟槽侧壁的表面质量是很重要的，因为它影响到 可以在沟槽侧壁上生长的氧化层的质量。不管使用的化学物，在主蚀刻步骤之前一般使用 穿透(breakthrough)步骤。穿透步骤的目的是去除硅表面上的任何可以在主蚀刻步骤期 间掩蔽硅蚀刻的原生氧化物。典型的穿透蚀刻化学物为CF4或Cl2。 图42A所示用于改进蚀刻工艺的一个实施例使用基于氯的主硅沟槽蚀刻，接着是 基于氟的蚀刻步骤。这种工艺的一个实例使用Cl2/HBr主蚀刻步骤，接着是SF6蚀刻步骤。 氯化步骤用于将主沟槽蚀刻到期望深度的部分。这样产生具有一定程度的锥度以及具有光 滑侧壁的沟槽侧面。随后的氟化步骤用于蚀刻沟槽深度的剩余物、磨圆沟槽底部、以及提供粘附在沟槽侧壁上的任何悬浮的硅结合物的进一步平滑化。优选地，氟化蚀刻步骤在相对 较低的氟流动、低压、以及低功率的条件下执行，以控制平滑化和磨圆。由于两种蚀刻化学 物之间蚀刻速率的不同，可以平衡两个步骤的时间，以实现具有可接受的总蚀刻时间的更 加可靠和可制造性的工艺，而且保持期望的沟槽侧面、侧壁粗糙度、以及沟槽底部圆角。
在图42B中示出的另一个实施例中，用于硅蚀刻的改进方法包括基于氟的主蚀刻 步骤，接着是基于氯的第二蚀刻步骤。这个工艺的一个实例使用SFe/(^主蚀刻步骤，接着是 C1J虫刻步骤。氟化步骤用于蚀刻主沟槽中的大部分深度。这个步骤生成具有直的侧壁和 磨圆的沟槽底部的沟槽。任选地，可以将氧加到这个步骤，以提供侧壁钝化，以及有助于通 过减小侧面蚀刻来保持笔直的侧壁。后续的氯化步骤磨圆沟槽的顶部拐角并减小侧壁的粗 糙度。氟化步骤的高硅蚀刻速率通过增加蚀刻系统的总处理能力来增加工艺的可制造性。
在图42C中示出的又一实施例中，通过将氩加到基于氟的化学物中获得改进的硅 蚀刻工艺。根据该实施例的用于主蚀刻步骤的化学物的实例是SFe/0乂Ar。增加到蚀刻步 骤的氩增加了离子轰击，因此使得蚀刻更加物理化。这样有助于控制沟槽的顶部，并消除了 沟槽顶部再凹入的倾向。附加的氩还可以增加沟槽底部的圆角。附加的蚀刻处理可以用于 侧壁的平滑化。 如图42D所示，用于改进的硅蚀刻工艺的可选实施例使用基于氟的化学物，从主 蚀刻步骤开始去除氧气。该工艺的一个实例使用SFe步骤，接着是SFe/(^步骤。在蚀刻 的第一阶段，由于不存在02，缺少侧壁钝化。这样的结果是沟槽顶部的侧面蚀刻量的增 加。然后，第二蚀刻步骤，SFe/(^，继续蚀刻剩余的沟槽深度，使得具有直的侧面和圆形的 沟槽底部。这样导致在沟槽结构中顶部较宽，有时称为T沟槽。使用T沟槽结构的器件 实例在Herrick的题为"Structureand Method for Forming a Trench MOSFET Having Self-AlignedFeatures，"的共同转让的美国专利申请第10/442， 670号(代理案号 18865-131/17732-66850)中进行了详细的描述，其全部内容结合于此作为参考。可以调整 用于两个主要蚀刻步骤的周期，以实现T沟槽(顶部T部分，底部光滑侧壁的部分)每部分 的期望厚度。可以使用附加处理来把T沟槽的顶部拐角修圆，以及使沟槽侧壁变光滑。这 些附加处理可以包括，例如(l)在沟槽蚀刻方法结束时的基于氟的步骤，或者(2)在分离 蚀刻系统中分离的基于氟化的蚀刻，或者(3)牺牲氧化物，或任何其他结合。可以使用化学 机械平面化(CMP)步骤，以去除沟槽侧面的顶部再凹入部分。还可以使用^退火(a皿eal) 来帮助磨圆并形成有利的斜沟槽侧面。 对于沟槽趋向更深的高压应用，具有额外需要考虑的事项。例如，由于更深的沟 槽，所以硅蚀刻速率对于产生可制造的工艺是很重要的。用于这种应用的蚀刻化学物一般 为氟化化学物，因为氯化的蚀刻化学反应太慢。还期望直线到锥形的沟槽剖面，具有光滑的 侧壁。由于沟槽的深度，蚀刻工艺还需要具有对掩模层很好的选择性。如果选择性很差，那 么就需要较厚的掩模层，就会增加总的纵横比。侧壁钝化也是非常严格的，需要实现精准的 平衡。过分的侧壁钝化将会使得沟槽底部到它闭合的点变窄，太少的侧壁钝化将会导致增 加侧面蚀刻。 在一个实施例中，提供最优地平衡所有这些要求的深沟槽蚀刻工艺。根据该实 施例，在图42E中示出，蚀刻工艺包括具有渐变(ramped)02、渐变功率、和/或渐变压力的 基于氟的化学物。 一个实例性实施例以保持蚀刻剖面和贯穿蚀刻的硅蚀刻速率的方式使用SFe/(^蚀刻步骤。通过渐变02，可以控制贯穿烛刻的侧壁钝化量，以避免增加的侧面蚀 刻(在太少钝化的情况下)或夹断沟槽底部(在过分钝化的情况下)。使用具有渐变氧气 流的基于氟的蚀刻的实例在Grebs等人共有的题为"Integrated Circuit Trench Etch withlncremental Oxygen Flow"的美国专利第6， 680， 232号中进行了详细的描述，其结合 于此作为参考。功率和压力的渐变有助于控制离子流密度和保持硅蚀刻速率。如果硅蚀刻 速率在蚀刻期间随着沟槽被蚀刻的更深而显著地减小，那么总的蚀刻时间将会增加。这样 就导致了蚀刻器的低晶片处理能力。此外，渐变02可以有助于控制对掩模材料的选择。根 据该实施例的对于深于例如10um的沟槽的实例性工艺可以具有每分钟3到5sccm的02流 动率、每分钟10-20瓦特的功率电平、以及每分钟2-3mT的压力级。 深沟槽蚀刻工艺的可选实施例使用更加强烈的基于氟的化学物(例如，NF3)。由 于对于硅蚀刻来说，NF3比SF6更容易起反应，用NF3工艺可以实现增加的硅蚀刻速率。需要 增加额外的气体用于侧壁钝化和剖面控制。 在另一个实施例中，NF3蚀刻步骤之后是SF6/02处理。根据该实施例，NF3步骤用 于以高硅蚀刻速率蚀刻沟槽深度的大部分。然后，SFe/(^蚀刻步骤用于钝化已有的沟槽侧 壁，以及蚀刻沟槽深度的剩余部分。在图42F中示出的该实施例的更改中，以交替的方式执 行N&和SFe/(^蚀刻步骤。这样就产生了具有比直接SFe/(^工艺更高的硅蚀刻速率的工艺。 这样就在快的蚀刻速率步骤(NF3)和生成用于剖面控制的侧壁钝化的步骤(SF6/02)之间实 现了平衡。步骤的平衡控制了侧壁的粗糙度。对于蚀刻的SFe/^部分，还需要渐变02、功率 以及压力，以保持硅蚀刻速率，以及生成足够的侧壁钝化来有助于控制蚀刻剖面。本领域的 技术人员应该理解，结合上述实施例描述的各个工艺步骤可以以不同的方式结合，以实现 最佳的沟槽蚀刻处理。应该明白，这些沟槽蚀刻工艺可以用于在本文中描述的任何功率器 件中的任何沟槽，以及使用在其他类型的集成电路中的任何其他类型的沟槽。
在沟槽蚀刻工艺之前，在硅表面形成沟槽蚀刻掩模，并进行图样化以露出将要进 行沟槽化的区。如图43A所示，在一般的器件中，沟槽蚀刻在蚀刻硅基板之前，首先蚀刻穿 过氮化物层4305和衬垫(pad)氧化物薄层4303。在形成沟槽中的氧化层期间形成沟槽之 后，衬垫氧化层4303还可以在提升叠加的氮化物层的沟槽的边缘处生长。这样就产生了一 般称为"鸟嘴"的结构4307，即衬垫氧化层在接近氮化物层4305下的沟槽边缘处局部地生 长。随后将在紧邻在具有鸟嘴结构的衬垫氧化层下的沟槽边缘处形成的源极区将会在沟槽 附近变浅。这是非常不希望的。为了消除鸟嘴效应，在一个实施例中，在图43B中示出，非 氧化材料(例如，多晶硅)层4309夹在氮化物层4305和衬垫氧化层4303之间。多晶硅层 4309保护衬垫氧化层4303，以防在随后的沟槽氧化形成期间被进一步氧化。在另一个实施 例中，在图44A中示出，在蚀刻穿过限定沟槽开口的氮化物层4405和衬垫氧化层4403之 后，在基板结构上形成诸如氮化物的非氧化材料的薄层4405-1。然后，如图44B所示，从水 平表面去除保护层4405-1 ，剩下沿着氮化物-衬垫氧化层结构的垂直边缘的隔离层。氮化 物隔离层保护衬垫氧化层4403，以防在随后的步骤中被进一步氧化，减小了鸟嘴效应。在 可选实施例中，为了减小任何鸟嘴形成的程度，可以结合在图43B和44B中所示的实施例。 也就是，除了从结合图44A和44B描述的工艺中生成的隔离层，也可以将多晶硅层夹置在衬 垫氧化层和叠加的氮化物层之间。可以有其他的更改，例如，在氮化物层的顶部增加另一层 (例如，氧化层)，以当蚀刻硅沟槽时有助于氮化物的选择性。
如上述结合各种具有屏蔽栅极结构的晶体管，介电材料层将屏蔽电极与栅电极绝 缘开来。这种有时被称为多晶硅层间介电层或IPD的电极间介电层必须以坚固和可靠的 方式形成，使得它可以经受住在屏蔽电极和栅电极栅电极之间存在的电位差。重新参照图 31E、31F和31G，示出了用于相关工艺步骤的简化流程。在深蚀刻沟槽内的屏蔽多晶硅3111 之后(图31E)，屏蔽介电层3108被深蚀刻到与屏蔽多晶硅3111同样的程度(图31F)。然 后，如图31G所示，在硅的上表面上形成栅极介电层3108a。它是形成IPD层的步骤。屏蔽 介电凹槽蚀刻的假像是在屏蔽电极的任一侧残留的屏蔽介电层的上表面上形成浅槽。这在 图45A中示出。最终具有不平坦构形的结构可以引起一致性问题，尤其是随后的填充步骤。 为了消除这样的问题，提出了各种用于形成IPD的改进方法。 根据一个实施例，在屏蔽介电凹槽蚀刻之后，如图45B所示，使用例如低压化学气 相淀积(LPCVD)处理沉积多晶硅衬套4508P。可选地，多晶硅衬套4508P可以仅在屏蔽多晶 硅和屏蔽介电层之上形成，通过使用多晶硅的选择生长处理或对准的多晶硅溅射，使得沟 槽侧壁基本没有多晶硅。多晶硅衬套4508P随后被氧化转换为二氧化硅。这可以通过传统 的热氧化处理执行。在沟槽侧壁上没有形成多晶硅的实施例中，这种氧化处理还形成栅极 介电层4508G。另外，如图45C所示，在从沟槽侧壁蚀刻氧化多晶硅之后，形成栅极介电薄 层4508G，剩下的沟槽空腔填充栅电极4510。这种处理的优点是多晶硅以非常共形的方式 沉积。这样使得空隙和其他缺点最小，并且一旦多晶硅在屏蔽介电层和屏蔽电极的顶部沉 积，就会形成更加平坦的表面。结果是获得更加坚固和可靠的改进IPD层。通过在氧化之 前沿着沟槽侧壁和相邻硅表面区设置多晶硅，随后的氧化步骤将会使得更少的台面损耗， 以及将不期望的沟槽加宽最小化。 在可选实施例中，在图46A、46B和46C中示出简化的截面图，将在沟槽内由屏蔽多 晶硅凹槽蚀刻产生的空腔填充介电填充材料4608F，其中，介电填充材料4608F具有与屏蔽 介电层4608S相同的蚀刻速率。可以使用高密度等离子体(HDP)氧化沉积、化学气相淀积 (CVD)或旋涂玻璃(SOG)处理中的任何一种来执行这个步骤，接着是平面化步骤，以获得沟 槽顶部的平面。然后，如图46B所示，介电填充材料4608F和屏蔽介电材料4608S统一被深 蚀刻，使得具有必要厚度的绝缘材料层留在屏蔽电极4611上。然后，如图46C所示，沿着沟 槽侧壁设置栅极介电材料之后，剩下的沟槽空腔填充栅电极。结果是避免了构形不一致的 高度共形的IPD层。 在图47A和47B中的简化截面图中示出用于形成高质量IPD的另一种方法的示例 性实施例。在形成沟槽内的屏蔽介电层4708S和用屏蔽多晶硅填充空腔之后，执行屏蔽多 晶硅深蚀刻步骤，以使得屏蔽多晶硅在沟槽内凹入。在该实施例中，屏蔽多晶硅凹槽蚀刻在 沟槽内留下更多的多晶硅，使得凹入的屏蔽多晶硅的上表面高于最终的目标深度。在屏蔽 多晶硅上表面上的额外多晶硅的厚度被设计为大约与目标IPD相同的厚度。然后，屏蔽电
极的上部被物理或化学地改变，以进一步增强其氧化速率。可以通过将杂质(例如，氟或氩 离子)离子注入进多晶硅来执行化学或物理地改变电极的方法，以分别增强屏蔽电极的氧 化速率。优选地，如图47A所示，该注入在零度下执行，也就是，与屏蔽电极垂直，以便不会 物理或化学地改变沟槽侧壁。接着，蚀刻屏蔽介电层4708S来将介电层从沟槽侧壁去除。这 种屏蔽介电凹槽蚀刻在剩下邻近屏蔽电极4711的的屏蔽介电层中产生轻微的凹入(类似 于图45A所示)。接着是传统的氧化步骤，从而屏蔽电极4711改变的上部以快于沟槽侧壁的速率被氧化。这样导致了在屏蔽电极之上而不是沿着沟槽硅表面的侧壁形成充分厚的绝 缘层4708T。在屏蔽电极之上的较厚的绝缘层4708T形成IPD。改变的多晶硅横向氧化补 偿一些在屏蔽介电层的上表面由于屏蔽介电凹槽蚀刻形成的槽。然后，执行传统的步骤，以 在沟槽中形成栅电极，生成图47B中所示的结构。在一个实施例中，改变屏蔽电极以获得范
围在2 : l到5 : i的iPD与栅极氧化层的厚度比率。例如，如果选择了4 : i的比率，对
于在屏蔽电极上形成的大约2000埃的IPD，沿着沟槽侧壁大约会形成500埃的栅极氧化物。
在可选实施例中，在屏蔽介电凹槽蚀刻之后执行物理或化学改变步骤。也就是，蚀 刻屏蔽氧化层4708S，以将氧化物从沟槽侧壁去除。这样披露了上述的屏蔽电极的上部和硅 被物理或化学改变的方法。由于露出沟槽侧壁，所以改变步骤只限于水平表面，也就是，仅 为硅台面和屏蔽电极。改变方法(例如，掺杂物的离子注入)将要在零度(垂直于屏蔽电 极)执行，以便免于物理或化学地改变沟槽侧壁。然后，执行传统的方法，以在沟槽中形成 栅电极，因此在屏蔽电极之上产生较厚的介电层。 在图48中示出了用于形成改进的IPD层的又一方法。根据该实施例，在凹进的屏 蔽氧化层4808S和屏蔽电极4811之上形成由诸如氧化物制成的厚绝缘层4808T。优选地， 使用诸如高密度等离子(HDP)沉积或增强的等离子化学气相淀积(PECVD)的定向沉积技术 形成厚绝缘层4808T(也就是，"倒置填充(bottm up fill)")。如图48所示，定向沉积使 得沿着水平面(也就是，在屏蔽电极和屏蔽氧化层之上)，而不是沿着垂直面(也就是，沿着 沟槽侧壁)形成足够厚的绝缘层。然后，执行蚀刻步骤，以从侧壁上去除氧化物，而在屏蔽 多晶硅上留下足够的氧化物。然后，执行传统的步骤，以在沟槽中形成栅电极。除了获得共 形的IPD，该实施例的优点是防止了台面损耗和沟槽加宽，因为IPD是通过沉积处理而不是 氧化处理形成的。该技术的另一个优点是在沟槽的上拐角获得圆角。 在另一个实施例中，在屏蔽介电层或屏蔽多晶硅凹入之后，在沟槽内生长掩蔽氧 化薄层4908P。然后，如图49A所示，沉积氮化硅层4903以覆盖掩蔽氧化层4908P。然后， 不均匀的蚀刻氮化硅层4903，使其从沟槽的底面(也就是，在屏蔽电极之上)而不从沟槽侧 壁去除。在图49B中示出最终结构。然后，如图49C所示，晶片暴露给氧化环境，使得在屏 蔽多晶硅表面上形成厚氧化层4908T。由于氮化物层4903能够不被氧化，沿着沟槽侧壁就 不会发生显著的氧化生长。然后，通过湿蚀刻，使用例如强磷酸去除氮化物层4903。如图 49D所示，接着传统的工艺步骤，以形成栅极氧化层和栅极介电层。 在一些实施例中，IPD层的形成涉及蚀刻处理。例如，对于IPD膜在构形之上沉积 的实施例，可以首先沉积比期望的最终IPD厚度厚很多的薄层。这样做能够获得平面薄层， 以将初始层的凹槽最小化到沟槽内。然后，蚀刻可以完全填充沟槽和在硅表面上延伸的较 厚的薄层，以将其厚度减小到目标IPD层厚度。根据一个实施例，这个IPD蚀刻工艺以最少 两个蚀刻步骤执行。第一个步骤是将薄层平面化到硅表面。在这个步骤中，蚀刻的均匀性 是非常重要的。第二个步骤是在沟槽内使IPD层凹进期望深度(以及厚度)。在这个第二 步骤中，IPD层到硅的蚀刻选择性是很重要的。在凹槽蚀刻步骤期间露出硅台面，并且硅沟 槽侧壁和IPD层一样凹进到沟槽内。台面上的任何损耗都会影响实际的沟槽深度，并且如 果包含T沟槽，也会影响T沟槽的深度。 在图50A中所示的一个示例性实施例中，各向异性的等离子蚀刻步骤5002用于将 IPD层平面化直到硅表面。用于等离子蚀刻的示例性蚀刻速率可以为5000A/min。接着是各向同性的湿蚀刻步骤5004，以将IPD凹进沟槽内。优选地，使用可控的硅选择的溶液执行 深蚀刻，以便于当暴露时不会腐蚀硅侧壁，以及提供可重复的蚀刻来获得精确的凹槽深度。 用于湿蚀刻的示例性化学试剂可以为6 : 1的缓冲氧化物蚀刻(B0E)，在25t:产生大约为 1100A/min的蚀刻速率。Rodney Risley的共同转让的美国专利第6， 465， 325号中提供了 用于适合于该工艺的示例性等离子和湿蚀刻方法的细节，其全部内容结合于此作为参考。 用于平面化的第一等离子蚀刻步骤与湿蚀刻相比，沟槽之上的IPD层具有较少的凹槽。用 于凹槽蚀刻的第二湿蚀刻步骤与等离子蚀刻相比，产生更好的硅选择性以及对硅更小的损 害。在图50B所示的可选实施例中，化学机械平面化(CMP)处理用于将IPD薄层平面化直 到硅表面。接着是湿蚀刻，以将IPD凹进沟槽内。CMP处理使得沟槽之上的IPD层产生较少 的凹槽。用于凹槽蚀刻的湿蚀刻步骤与CMP相比，产生更好的硅选择性和对硅更小的损害。 这些处理的其他结合也是可能的。 除了 IPD，在结构中期望形成高质量的绝缘层，包括沟槽和平面栅极介电层、层间 介电层等。最普遍使用的介电材料是二氧化硅。有几个定义高质量氧化膜的参数。主要是 均匀厚度、好的完整性(低界面陷阱密度)、高电场击穿强度、以及低漏电平。影响这些性 质中的许多性质的一个因素是氧化物生长的速率。期望能够精确地控制氧化物的生长速 率。在热氧化期间，晶片表面上的带电粒子产生气相反应。在一个实施例中，用于控制氧化 速率的方法通过影响带电粒子来完成，典型的为硅和氧，通过对晶片施加外部电压，以减小 或增大氧化速率。这不同于等离子增强型氧化，在晶片之上没有形成等离子(具有活性组 分)。此外，根据该实施例，气体没有朝向表面加速，仅仅是防止其与表面进行反应。在示 例性实施例中，具有高温能力的反应式离子蚀刻(RIE)室可以被用于调整所需能量值。RIE 室并不用于蚀刻，而是用于施加DC偏压来控制所需能量，以减慢和停止氧化。图51是对于 根据该实施例的示例性方法的流程图。首先，RIE室用于在测试环境下对晶片施加DC偏压 (5100)。在确定抑制表面反应所需的势能(5110)之后，施加足够大的外部偏压，以防止发 生氧化(5120)。然后，通过控制外部偏压(例如，脉冲调制或其他方法)，可以控制在平均 非常高温度时的氧化速率(5130)。这种方法能够获得高温氧化的优点(更好的氧化物流 动、较低的应力、消除各种晶体取向的差动生长等)，而没有快速和非均匀生长的缺点。
尽管例如上述那些结合图51的技术能够改进生成的氧化层的质量，但是尤其在 沟槽栅器件中遗留了氧化物的可靠性问题。其中一个主要的劣化问题是由于沟槽拐角处的 高电场，其中，电场由在这些点处的栅极氧化物的局部减薄而产生。这样导致了高栅极漏电 流和低栅极氧化物击穿电压。这种影响随着沟槽器件进一步成比例的减小导通电阻而变得 更加剧烈，以及随着减小的栅极电压要求，导致了更薄的栅极氧化物。 在一个实施例中，通过使用具有大于二氧化硅的介电常数(高K电介质)的介电 材料来解决栅极氧化物的可靠性问题。这样允许与非常厚的电介质相等的阈电压和跨导。 根据该实施例，高K电介质减小了栅极漏电流，并增加了栅极电介质的击穿电压，而不会降 低器件的导通电阻或漏极击穿电压。显示所需热稳定性和适合的界面状态密度的高K材料 (包括Al203、Hf02、AlxHfyOz、Ti02、Zr02等)将在沟槽栅和其他功率器件内进行集成。
如上所述，为了改善沟槽栅功率MOSFET的开关速度，期望将晶体管栅极_漏极电 容Cgd最小化。与沟槽侧壁相比，在沟槽底部使用较厚的介电层是上述用于减小Cgd的几个 方法之一。用于形成厚的底部氧化层的一种方法涉及沿着沟槽的侧壁和底部形成掩蔽氧化物薄层。然后，通过氧化抑制材料(例如，氮化物)层覆盖薄氧化层。然后，各向异性地蚀刻 氮化物层，使得从沟槽的水平底面去除所有的氮化物，但是沟槽侧壁保留涂覆的氮化物层。 在从沟槽底部去除氮化物之后，在沟槽的底部形成具有期望厚度的氧化层。此后，在从沟槽 侧壁去除氮化物层和掩蔽氧化物之后形成较薄的沟道氧化层。这种用于形成厚底部氧化层 的方法及其修改在Hurst等人共同转让的美国专利第6， 437， 386号中进行了更加详细的描 述，其全部内容结合于此。其它涉及选择氧化沉积用于在沟槽底部形成厚氧化层的方法在 Murphy的共同转让的美国专利第6， 444， 528号中进行了描述，其全部内容结合于此。
在一个实施例中，在沟槽底部形成厚氧化层的改进方法使用低气压化学汽相淀积 (SACVD)处理。根据该方法，在图52中示出了示例性流程图，在蚀刻沟槽(5210)之后，SACVD 用于沉积高度共形的氧化层(5220)，例如使用正硅酸乙酯(TEOS)在氧化物中没有空隙的 填充沟槽。可以在从100托到700托范围的低气压，以及从大约45(TC到大约60(TC的示例 性温度范围的条件下执行SACVD步骤。例如，TEOS(以mg/min为单位)与Ozone (以cm3/ min为单位)的比率可以设置在2到3的范围内，优选地为大约2.4。使用这种工艺，能够 形成具有厚度在大约2000埃到10， 000埃之间的氧化层。应该明白，这些数据只是为了说 明的目的，可以根据具体工艺要求和其他因素(例如，制造设备场所的气压)来变化。可以 通过平衡沉积速率和形成的氧化层质量来获得最佳温度。在较高的温度下，沉积速率减慢， 可以减小了薄层的收縮。这样的薄层收縮可以使得沿着裂痕在沟槽中心的氧化层中形成间 隙。 在沉积氧化层之后，从硅表面和在沟槽内进行深蚀刻，以在沟槽底部形成具有期 望厚度的相对较平的氧化层(5240)。例如使用稀释的HF，可以通过湿蚀刻处理、或湿蚀刻 和干蚀刻的结合执行这个蚀刻。因为SACVD形成的氧化物易于渗透，所以在沉积之后它吸 收了周围的湿气。在优选实施例中，接着深蚀刻执行致密步骤5250，以改善这个效应。例 如，可以在例如IOO(TC大约20分钟的条件下通过温度处理执行致密步骤。
该方法的其它优点是在SACVD氧化的深蚀刻步骤期间屏蔽终端沟槽(步骤5230) 的能力，留下填充氧化物的终端沟槽。也就是，对于上述终端结构(包括填充介电材料的沟 槽)的各种实施例，相同的SACVD步骤可以用于将终端沟槽填充氧化物。此外，通过在深蚀 刻期间掩蔽场终端区，相同的SACVD处理步骤可以使得在终端区形成场氧化层，消除另外 所需的工艺步骤以形成热场氧化层。此外，该工艺提供了另外的灵活性，因为在由于硅没有 通过热氧化处理损耗而是在SAVCD沉积期间设置在两个位置而过分蚀刻的情况下，其允许 终端介电层和厚底部氧化层完整的再加工。 在另一个实施例中，用于在沟槽底部形成厚氧化层的另一种方法使用定向TEOS 处理。根据该实施例，在图53中示出了示例性流程图，TEOS的共形特性与等离子增强化学 气相淀积(PECVD)的定向特性结合，以选择性地沉积氧化物(5310)。这种结合能够在水平 表面具有比垂直表面更高的沉积速度。例如，使用这种工艺沉积的氧化层可以在沟槽底部 具有2500埃的厚度，以及在沟槽侧壁上具有大约800埃的平均厚度。然后，各向同性地蚀 刻氧化物，直至从侧壁上去除所有的氧化物，在沟槽底部保留氧化层。蚀刻工艺可以包括干 顶部氧化物蚀刻(dry top oxide etch)步骤5320，接着是湿缓冲氧化物蚀刻(B0E)步骤 5340。对于这里所描述的示例性实施例，在蚀刻之后，在沟槽底部保留具有例如1250埃厚 度的氧化层，而去除所有的侧壁氧化物。
在特定实施例中，集中在结构的上表面使用干顶部氧化物蚀刻，以加速的速率蚀 刻顶部区域的氧化物，而以减小很多的速率蚀刻沟槽底部的氧化物。这种本文中称为"雾蚀 刻(fog etch)"的蚀刻类型包括小心地平衡蚀刻条件和蚀刻化学物以产生期望的选择性。 在一个实例中，在相对较低的功率和压力下使用具有顶部电源的等离子蚀刻机(例如，LAM 4400)来执行这个蚀刻工艺。功率和压力的示例值可以分别在200-500瓦特和250-500毫 托之间的范围内。可以使用不同的蚀刻化学物。在一个实施例中，组合氟化物(例如，C2F6) 和氯，在例如大约5 : 1的最佳比率(例如，C2F6为190sccm， CI为40sccm)下混合，产生 期望的选择性。使用氯作为部分氧化蚀刻化学物不常见，因为氯更一般的用于蚀刻金属或 多晶硅，并且它一般抑制氧化物的蚀刻。然而，为了这种类型的选择蚀刻的目的，这种组合 工作的很好，因为C2F6很强烈的蚀刻接近上表面的氧化物，较高的能量使得C2F6克服氯的 影响，同时接近于沟槽底部，氯减慢了蚀刻速度。在这个主要的干蚀刻步骤5320之后，先于 BOE蚀刻5340的是清除蚀刻5330。应该明白，根据该实施例，通过微小地调节可以根据等 离子蚀刻机改变的压力、能量、以及蚀刻化学物实现最佳的选择性。 如果期望获得具有目标厚度的底部氧化层，根据该实施例的PECVD/蚀刻工艺可 以重复一次或多次。该工艺还使得在沟槽之间的水平台面上形成厚氧化层。可以在沟槽中 沉积多晶硅并在表面上深蚀刻之后被蚀刻该氧化层，使得保护沟槽底部的氧化物免受随后 蚀刻步骤的影响。 可以有用于在沟槽底部选择性形成厚氧化层的其他方法。图54示出一个示例性 方法的流程图，使用高密度等离子(HDP)沉积以防止在沟槽侧壁上形成氧化层(5410) 。 HDP 沉积的特性是它随着沉积蚀刻，与定向TEOS方法相比，在沟槽侧壁上形成相对于沟槽底部 的氧化物较少的氧化物。然后，使用湿蚀刻(步骤5420)，以从侧壁上去除一些或清除氧化 物，而保留在沟槽底部上的厚氧化层。如图55所示，这种工艺的优点是在沟槽顶部的侧面 斜坡5510远离沟槽5500，使得更加容易实现无孔多晶硅填充。在多晶硅填充(步骤5440) 之前，可以使用上述"雾蚀刻"(步骤5430)来将一些氧化物从顶部蚀刻掉，使得在多晶硅蚀 刻之后，更少的氧化物需要从顶部蚀刻掉。HDP沉积处理也可以用于在具有掩埋电极的沟槽 (例如，具有屏蔽栅极结构的沟槽MOSFET)中的两个多晶硅层之间沉积氧化物。
根据图56所示的又一方法，选择的SACVD处理用于在沟槽底部上形成厚氧化层。 该方法利用SACVD在较低的TEOS :Ozone比率变得有选择力的能力。氧化物在氮化硅中具 有非常慢的沉积速度，但是在硅中能够快速的沉积。TEOS与Ozone的比率越低，沉积就变 得更有选择性。根据该方法，在蚀刻沟槽(5610)之后，在沟槽阵列的硅表面上生长衬垫氧 化层(5620)。然后，在衬垫氧化层上沉积氮化物薄层(5630)。接着是各向异性地蚀刻，以 从水平面上去除氮化物层，且在沟槽侧壁上保留氮化物层(5640)。然后，例如在大约为0.6 的TEOS :Ozone比率、大约405°C的条件下，在包括沟槽底部的水平面上沉积选择的SACVD 氧化物(5650)。然后，通过温度处理选择地将SACVD氧化物致密(5660)。然后，执行氧化 物_氮_氧化物蚀刻，以清除沟槽侧壁上的氮化物和氧化物(5670)。 如上所述，与沟槽侧壁相比在在栅极沟槽底部使用较厚的氧化层的一个原因是减 小改进了开关速度的Qgd或栅极-漏极电荷。相同的原因指定沟槽的深度大约与阱结的深 度相同，以将沟槽叠加最小化到漂移区内。在一个实施例中，用于在沟槽底部形成厚介电层 的方法将厚介电层延伸到沟槽侧。这使得底部氧化层的厚度与沟槽深度和阱结深度无关，并使得沟槽和沟槽中的多晶硅深于阱结，而不会增加Qgd。 图57到图59示出根据这种方法形成厚底部介电层的示例性实施例。图57A示出 在其已经被蚀刻仅覆盖沟槽侧壁之后，衬垫氧化薄层5710和氮化物层5720沿着沟槽设置 的简化和部分截面图。如图57B所示，这样能够实现衬垫氧化层5710的蚀刻，以露出沟槽 底部的硅和管芯的上表面。接着是所露出硅的各向异性蚀刻，结果是如图58A所示的结构， 其中，顶部硅和沟槽底部的硅都已经被去除到期望的深度。在可选实施例中，可以掩蔽上表 面的硅，使得在硅蚀刻期间，仅蚀刻沟槽底部。接下来，执行氧化步骤，以在没有被氮化物层 5720覆盖的位置上生长厚氧化层5730，结果是图58B所示的结构。例如，氧化层的厚度可 以为大约1200埃到2000埃。然后，去除氮化物层5720，并蚀刻掉衬垫氧化层5710。衬垫 氧化层的蚀刻将会引起厚氧化层5730的一些减薄。剩下的工艺可以使用标准的流程，以形 成栅电极、阱、以及源极结，结果是如图59所示的示例性结构。 如图59所示，最终的栅极氧化层包括沿着沟槽侧壁延伸到区5740中的阱结之 上的底部厚层5730。在一些实施例中，其中，沟槽旁边的阱区中的沟道掺杂在接近漏极侧 5740处具有较少的掺杂物，该区与接近源极的区相比， 一般具有较低的阈电压。沿着叠加到 区5740中的沟道的沟槽侧延伸较厚的氧化层将不会增加器件的阈电压。也就是，该实施例 使得最优化阱结深度和侧壁氧化物最佳，以将Qgd最小化，而不会影响器件的导通电阻。本 领域的技术人员应该明白，在沟槽底部形成厚氧化层的方法可以应用在上述各种器件中， 包括屏蔽栅极、结合各种电荷平衡结构的双栅极、以及其他沟槽栅器件。
本领域的技术人员还应该明白，任何上述用于在沟槽底部形成厚氧化层和用于 IPD的工艺可以使用在用于形成本文所述的任何沟栅晶体管的工艺中。可以对这些工艺进 行其它更改。例如，如结合图47A和图47B描述的工艺，硅的化学或物理改变可以增强其氧 化速度。根据一个这样的实施例，卤离子种类(例如，氟、溴等)以零度注入到沟槽底部的 硅中。该注入可以发生在大约15KeV或更小的示例性能量、大于lE"(例如，lE"到5E17)的 示例性量、以及90(TC到115(TC之间的示例性温度下。在沟槽底部的卤素注入区中，氧化层 以与沟槽侧壁相比加速的速度生长。 上述多个沟槽器件为了电荷平衡的目的包括沟槽侧壁掺杂。例如，图5B和图5C、 以及图6到图9A中所示的所有实施例具有沟槽侧壁掺杂结构。侧壁掺杂技术存在由于物 理约束限制、深沟槽和/或沟槽的垂直侧壁产生的限制。气源或角度注入可以用于形成沟 槽侧壁掺杂区。在一个实施例中，改进的沟槽侧壁掺杂技术使用等离子掺杂或脉冲等离子 掺杂技术。该技术利用施加到包含在掺杂离子的等离子体中的晶片的脉冲电压。施加的电 压加快了离子从阴极套注入晶片的速度。施加的电压是受脉冲作用的，并持续作用直到实 现期望的结果。该技术能够使许多这样的沟槽器件实现共形掺杂技术。此外，该工艺的高 生产量减小了制造工艺的总费用。 本领域的技术人员应了解，等离子掺杂或脉冲等离子掺杂技术并不限于沟槽电荷 平衡结构，还可以应用到其他结构，包括沟槽终端结构和沟槽漏极、源极或主体连接。例如， 该方法可以用于掺杂屏蔽沟槽结构(例如，那些结合图4D、4E、5B、5C、6、7、8和9A所描述的 结构)的沟槽侧壁。此外，该技术可以用于形成均匀掺杂的沟道区。当反向偏置功率器件 时的耗尽区到沟道区(P阱结)的渗透通过该结两侧上的电荷集中控制。当外延层的掺杂 浓度很高时，到该结的渗透可以允许穿通，以限制击穿电压或要求长于期望长度的沟道来保持低的导通电阻。为了将沟道的渗透最小化，可以要求较高的沟道掺杂浓度，可以使得减
小阈值。由于该阈值是通过沟槽MOSFET中源极下面的峰浓度(peak concentration)确定
的，沟道中的均匀掺杂浓度可以提供沟道长度和击穿电压之间更好的平衡。 可以使用其他方法获来得更加均匀的沟道浓度，包括使用外延工艺形成沟道结、
使用多种能量注入、以及其他用于形成突起结的技术。另一种技术使用具有轻掺杂的保护
层的初始晶片。以这种方式，补偿被最小化，且向上扩散可以用于形成更均匀的沟道掺杂剖面。 沟槽器件可以利用阈值是通过沿着沟槽侧壁的沟道掺杂浓度来设置的事实。允许 高掺杂浓度远离沟槽，同时保持低阈值的工艺能够帮助防止穿通机构。在栅极氧化工艺之 前提供P阱掺杂使得分离阱P型杂质(例如，硼)进入沟槽氧化层，以减小沟道中的浓度， 因此减小了阈值。将该工艺和上述技术结合能够提供更短的沟道而不会穿通。
—些功率应用要求测量流过功率晶体管的电流量。典型地通过隔离和测量总器件 电流的一部分，然后用于推断流过器件的总电流来完成。隔离部分的总器件电流流过电流 感应或检测器件，生成表示隔离电流大小的信号，然后其用于确定总的器件电流。这种设 置是公知的镜像电流源。电流感应晶体管通常整体制造为两个器件共享共同的基板(漏 极)和栅极的功率器件。图60是具有电流感应器件6002的MOSFET 6000的简化图。流 过主MOSFET 6000的电流在主晶体管和电流感应部6002之间接比例划分为彼此的有源 区。因此，通过测量流过感应器件的电流，然后将感应电流乘以有源区的比率来计算流过主 MOSFET 6000的电流。 用于从主器件隔离电流感应器件的各种方法在Yedinak等人的题为"Method of Isolating the Current Sense on Planar or Trench StripePower Devices while Maintaining a Continuous Stripe Cell"的共有美国专利申请第10/315， 719中进行了描 述，其全部内容结合于此作为参考。以下将描述用于将感应器件与各种功率器件集成的实 施例，包括那些具有电荷平衡结构的器件。根据一个实施例，在具有电荷平衡结构和整体集 成的电流感应器件的功率晶体管中，优选地，电流感应区形成具有相同的连续MOSFET结构 和电荷平衡结构。在电荷平衡结构中没有保持连续性，将会由于电荷失配使得击穿电压降 低，引起电压提供区不会完全耗尽。图61A示出一个具有平面栅极结构和隔离的电流感应 结构6115的电荷平衡MOSFET 6100的示例性实施例。在该实施例中，电荷平衡结构包括在 漂移区(n型)6104内形成的相反导电性(该实例中为p型)柱6126。例如，p型柱6126可 以以掺杂多晶硅或外延填充沟槽形成。如图61A所示，电荷平衡结构在电流感应结构6115 下保持连续性。覆盖电流反应器件6115表面区的感应衬垫金属6113通过介电区6117电 子地与源极金属6116分离开来。应该明白，具有相似结构的电流感应器件可以与任何本文 中所描述的任何其他功率器件进行集成。例如，图61B示出了电流感应器件怎样与具有屏 蔽栅极的沟槽M0SFET进行集成的实例，可以通过调节沟槽深度和偏置沟槽内的屏蔽多晶 硅来获得电荷平衡。 有许多期望将二极管与功率晶体管集成在相同管芯上的功率应用。这样的应用包 括温度感应、静电放电(ESD)保护、源钳位、以及其中的电压划分。例如，对于温度感应，一 个或多个串联的二极管整体地与功率晶体管集成，借此二极管的阳极和阴极端用于分隔结 合焊盘(bond pad)，或者使用导电互连连接到整体控制电路部件。通过二极管的正向电压(Vf)的变化来感应温度。例如，与功率晶体管的栅极端子具有适当的相互连接，由于二极管 的Vf随着温度降低，使得栅极电压被拉低，以减小流过器件的电流，直至达到期望的温度。
图62A示出具有串联温度传感二极管的M0SFET 6200A的示例性实施例。MOSFET 6200A包括二极管结构6215，其中，具有交替导电性的掺杂多晶硅形成三个串联的温度感 应二极管。在该示例性实施例中，器件6200A的MOSFET部分使用在n型外延漂移区6204 内形成相反导电性区的P型外延填充的电荷平衡沟槽。如图所示，优选地，电荷平衡结构在 温度感应二极管结构6215的下面保持连续性。在硅表面顶上的场介电(氧化)层6219的 顶部形成二极管结构。P型结隔离区6221可以任意地在介电层6219下扩散。在图62B中 示出没有这种P型结的器件6200B。为了确认获得串联正向偏置的二极管，使用短路金属 6223以将反向偏置的P/N+结短路。在一个实施例中，穿过该结执行p+注入以及扩散，以形 成N+/P/P+/N+结构，其中，在短路金属6223下出现p+来获得改善的欧姆接触。对于也可 以穿过N/P+结扩散的相反极性N+，以形成？+/^^+/ +结构。同样，本领域的技术人员应该 理解，这种类型的温度感应二极管可以使用在任何一种结合本文描述的许多其他特征的各 种功率器件中。例如，图62C示出具有屏蔽沟槽栅极结构的MOSFET 6200C，其中，屏蔽电极 可以用于电荷平衡。 在另一个实施例中，通过使用与用于温度感应二极管的器件6200所示相似的隔 离技术，实现了不对称的ESD保护。为了 ESD保护的目的，二极管结构的一端电连接到源极 端子，另一端连接到器件的栅极端子。可选地，如图63A和63B所示，通过不短路任何背接 N+/P/N+结获得对称ESD保护。图63A中所示的示例性MOSFET 6300A使用平面栅极结构， 并使用用于电荷平衡的相反导电性柱，图63B所示的示例性M0SFET 6300B是具有屏蔽栅极 结构的沟槽栅器件。为了防止电荷平衡中的不均匀，电荷平衡结构在栅极结合焊盘金属和 任何其他控制元件结合焊盘的下面延伸。 图64A到图64D示出了示例性ESD保护电路，其中，通过上述二极管结构保护主器 件、栅极可以是使用任何一种电荷平衡或其他技术的任何一种本文所描述的功率器件。图 64A示出对称隔离的多晶硅二极管ESD保护的简化图，图64B示出了标准背接隔离的多晶 硅二极管ESD保护电路。图64C所示的ESD保护电路使用用于BVeCT快恢复的NPN晶体管。 BV^中的下标"cer"表示反向偏置的集电极-发射极双极晶体管结，其中，到基极的连接使 用电阻来控制基极电流。低阻抗使得大部分发射极电流通过基极迁移，防止发射极_基极 结导通，也就是，注入少量载流子返回集电极。可以通过电阻值设置导通条件。当载流子被 注入返回集电极时，发射极和集电极之间的保持电压减小-称为"快恢复"现象。可以通过 调整基极_集电极电阻RBE的值来设置BVeCT快恢复被触发的电流。图64D示出了使用硅控 整流器或SCR和所示二极管的ESD保护电路。通过使用栅极阴极短路结构，可以控制触发 电流。二极管击穿电压可以用于偏置SCR锁存电压。上述整体的二极管结构可以使用在这 些或其他的任何ESD保护电路中。 在一些功率应用中，功率开关器件重要的性能特性是其等效串联电阻或测量开关 终端或栅极阻抗的ESR。例如，在使用功率MOSFET的同步降压转换器中，较低的ESR有助 于减小开关损耗。在沟槽栅MOSFET的情况下，其栅极ESR很大程度上由填充多晶硅的沟槽 的尺寸来确定。例如，栅极沟槽的长度可以通过封装限制(例如，最小丝焊结合焊盘大小) 来限定。众所周知，对多晶硅应用硅化物薄膜可以降低栅极电阻。然而，在沟槽MOSFET中
48使用硅化物薄膜出现很多问题。在典型的平面分立MOS结构中，在结已经被注入并驱动到 各自的深度之后，栅极多晶硅可以被硅化。对于栅极多晶硅被凹进的沟槽栅器件，应用硅化 物变得更加复杂。传统硅化物的使用限制最高温度，晶片能够经受大约小于900°C的快速硅 化处理。当形成扩散区(例如，源极、漏极和阱)时，这给制造工艺过程设置了很大的限制。 用于硅化的最典型的金属是钛。其他诸如钨、钽、钴和铂的金属也可以用于更高的热预算快 速硅化处理，提供更大的处理范围。还可以通过各种设计技术来减小栅极ESR。
下面描述各种用于形成具有更低ESR的电荷平衡功率开关器件的实施例。在图65 所示的一个实施例中，过程6500包括形成具有出于屏蔽和/或电荷平衡目的在沟槽下部形 成较低电极的沟槽(步骤6502)。接着是沉积和蚀刻IPD层(步骤6504)。可以通过公知的 工艺形成IPD层。可选地，上述任何一种结合图45到50的工艺可以用于形成IPD层。接 下来，在步骤6506中，使用公知工艺沉积并蚀刻上部电极或栅极多晶硅。接着是注入并驱 动阱和源极区(步骤6508)。在步骤6508之后的步骤6510中，硅化物被应用到栅极多晶 硅。然后，在步骤6512中，沉积和平面化介电层。在该工艺的更改中，首先执行沉积和平面 化介电层的步骤6512，然后在形成硅化物接触之后，打开接触孔来到达源极/主体和栅极。 这两个实施例依靠通过低于硅化物薄膜转变点的低温退火激活的重掺杂主体注入区。
在另一个实施例中，多晶硅栅极被金属栅极代替。根据该实施例，通过使用对准的 源极沉积例如Ti形成金属栅极，以改善沟槽结构中的填充能力。在应用金属栅极之后，一 旦已经注入并驱动结，介电选择包括HDP和TEOS，以将栅极与源极/主体接触隔离开来。在 可选实施例中，具有各种从铝到铜的金属选择的波纹和双波纹方法用于形成栅极端子。
栅极导体的布局也可以影响栅极ESR和器件的总开关速度。在图66A和66B所示 的另一个实施例中，布局技术将垂直硅化表面多晶硅长条(stripe)和凹沟槽多晶硅结合 来减小栅极ESR。参照图66A，示出高度简化的器件结构6600，其中，硅化物涂覆的多晶硅线 6604沿着垂直于沟槽长条6602的硅表面延伸。图66B示出沿着AA'轴的器件6600的简化 截面图。硅化多晶硅线6604在与沟槽的交叉处接触栅极多晶硅。多个硅化多晶线6604可 以在硅表面的顶面延伸，以减小栅电极的电阻率。例如，通过具有两个或两个以上互连层的 处理使得这个和其他布局技术成为可能，可以用于改善在本文描述的任何一种沟槽栅极器 件中的栅极ESR。
电路应用 例如，由于通过本文所描述的各种器件和工艺技术提供的器件导通电阻的显著减 小，可以减小由功率器件占用的芯片区。结果，这些具有低压逻辑和控制电路的高压器件的 整体集成变得更加可行。在典型的电路应用中，可以与功率器件集成在相同管芯上的各种 类型的功能包括功率控制、感应、保护和接口电路。在功率器件与其他电路整体集成中的重 要问题是用于将高压功率器件与低压逻辑或控制电路电隔离的技术。存在许多公知的方法 来实现，包括结隔离、介电隔离、绝缘体硅(silicon-on-insulator)等。
下面，将描述许多用于功率开关的电流应用，其中，各种电流部件可以集成在相同 的芯片上。图67示出要求较低电压器件的同步降压转换器(DC-DC转换器)。在该电路中， n沟道MOSFET Ql (通常被称为"高侧开关")设计为具有适度的低导通电阻但有快的开关速 度，以将功率损耗最小化。MOSFET Q2(通常称为"低侧开关")设计为具有非常低的导通电 阻和适度的高开关速度。图68示出另一个更适合用于中到高压器件的DC-DC转换器。在该电路中，主开关器件Qa显示出快开关速度和高阻断电压。因为该电路使用变压器，所以 较少的电流流过晶体管Qa，使得其具有适当的导通电阻。对于同步整流器Qs，可以使用具 有非常低的导通电阻、快开关速度、非常低的反向恢复电荷、以及低电极间电容的MOSFET。 其他实施例和对这种DC-DC转换器的改进在Elbanhawy的题为"Methods and Circuit for Reducing Losses in DC-DCConverters"的共同转让的美国专利申请第10/222， 481号(代 理案号18865-91-1/17732-51430)中进行了详细的描述，其全部内容结合于此作为参考。
上述各种功率器件的任何一种可以用于图67和68的转换器电路中的M0SFET。例 如，图4A中所示的双栅极MOSFET类型是当用在实现同步降压转换器时提供特定优点的一 种类型。在一个实施例中，特殊的驱动设置利用由双栅极MOSFET提供的所有特征。在图69 中示出该实施例的实例，其中，高侧MOSFET Ql的第一栅极端子G2的电位通过由二极管D1、 电阻R1和R2、以及电容C1组成的电路来确定。Ql的栅极端子G2处的固定电位可以调节 为最好的Qgd，以最优化晶体管的开关时间。高侧MOSFET Ql的第二栅极端子G1从脉宽调 制(P丽)控制器/驱动器(未示出)接收普通栅极驱动信号。如图所示，低侧开关晶体管 Q2的两个栅电极类似地被驱动。 在可选实施例中，在图70A中示出一个实例，高侧开关的两个栅电极分别被驱动， 以进一步使电路性能最优。根据该实施例，不同的波形驱动高侧开关Q1的栅极端子G1和 G2，以实现过渡期间最好的开关速度和剩余周期期间器件最好的导通电阻。在所示的一个 实例中，在转换期间大约5伏特的电压给高侧开关Ql的栅极输送非常低的Qgd，导致高的开 关速度，但是在过渡期tdl和td2之前和之后，RDS。n并不在其最低值。然而，由于在转换期 间RD^不是显著的损耗方，所以这并不会对电路的操作产生不利的影响。为了在剩余的脉 冲持续期间确保最低的R。s。n，栅极端子G2处的电位Vg2提高到第二电压Vb，其中，在图70B 的时序图中所示的时间tp期间第二电压Vb高于Va。这种驱动设计实现了最优的效率。对 这种驱动设计的更改在Elbanhawy的题为"Driver for Dual GateMOSFETs"的普通注册的 美国专利申请第10/686,859号(代理案号17732-66930)中进行了更为详细的描述，其全
部内容结合于此作为参考。
封装技术 对于所有的功率半导体器件的重要问题是用于将器件连接到电路的外壳或封装。 半导体管芯一般使用金属粘合层(例如，焊接)或填充金属的环氧粘合剂连接到金属焊盘。 导线一般粘附到芯片的顶部，然后，使那个突起通过模制的主体。然后，该装配安装在电路 板。外壳提供半导体芯片和电子系统及其周围环境之间的电和热连接。低寄生电阻、电容、 以及电感是对于能够实现与芯片更好连接的外壳的期望电特性。 已经提出的封装技术的改进主要集中在减小封装中的电阻和电感。在特定的封装 技术中，焊球或铜钮分布在芯片的相对较薄(例如，2-5iim)的金属表面上。通过在金属表 面的大面积上分布金属连接，金属中的电流路径做的更短，并减小了金属电阻。如果芯片的 凸起侧连接到铜导线架或连接到印制电路板上的铜线，与丝焊方法相比，减小了功率器件 的电阻。 图71和72分别示出模制和非模制封装的简化截面图，使用将导线架连接到芯片 的金属表面的焊球或铜钮。如图71所示的模制封装7100包括导线架(leadframe)7106， 其通过焊球或铜钮7104连接到管芯7102的第一侧。远离导线架7106的管芯7102的第二侧通过模制材料被露出。在典型的垂直功率晶体管中，管芯的第二侧形成漏极端子。管 芯的第二侧可以在电路板上形成到焊盘的直接电连接，因此为管芯提供低阻抗的热和电路 径。这种类型的封装及其更改在Joshi等人的题为"Flip Chip in Leaded Molded Package andMethod of Manufacture Thereof "的共同转让的美国专利申请第10/607， 633号(代理 案号18865-42-1/17732-1342)中进行了更为详细的描述，其全部内容结合于此作为参考。
图72示出封装7200的非模制实施例。在图72所示的示例性实施例中，封装7200 具有多层基板7212，其包括基层7220 (例如，由金属组成)以及通过介电层7222分离的金 属层7221。焊接结构7213(例如，焊球)连接到基板7212。管芯7211连接到基板7212， 且焊接结构7213设置在管芯周围。管芯7211可以通过管芯连接材料(例如，焊料7230) 连接到基板7212。在形成所示封装之后，被倒置并安装在电路板(未示出)或其他电路基 板上。在垂直功率晶体管在管芯7211上制造的实施例中，焊球7230形成漏极端子连接，以 及芯片表面形成源极端子。通过反转管芯7211到基板7212的连接还可以实现反转连接。 如图所示，封装7200很薄且非模制，所以不需要模制材料。用于这种类型的非模制封装在 Joshi的题为"Unmolded Package for a Semiconductor device，，的共同转让的美国专禾U 申请第10/235， 249号(代理案号18865-007110/17732-26390. 003)中进行了更加详细的 描述，其全部内容结合于此。 已经提出了芯片的上表面通过焊料或导电环氧树脂直接连接到铜的可选方法。因 为铜和硅芯片之间引起的应力随着芯片区增加，所以直接连接方法可能被限制，因为焊料 或环氧树脂界面仅在破坏之前会被施压到那种程度。另一方面，隆起焊盘使得在破坏之前 实现更多替换，且已经表明与非常大的芯片一起工作。 在封装设计中另一个重要的问题是散热。功率半导体性能的改进通常导致更小的 芯片区。如果芯片中的功率损耗没有增加，那么在更小区上的热能集中可以产生更高的温 度并可靠地下降。增加封装外的热量转换率的方法包括减小热界面的数量、使用具有更高 导热性的材料、以及减小层(例如，硅、焊料、管芯固定、以及管芯固定焊盘)的厚度。Rajeev Joshi的题为"Semiconductor Die PackageWith Improved Thermal and Electrical Performance,"的共同转让的美国专利第6， 566， 749号中讨论了散热问题的解决方法，尤 其关于包括用于RF应用的垂直功率MOSFET的管芯。用于改进总的封装性能的其他技术在 Rajeev Joshi的共同转让的美国专利第6， 133， 634号和第6， 469， 384号，以及Joshi等人 的题为"Thin Thermally EnhancedFlip Chip in a Leaded Molded Package，，的美国专禾U 申请第10/271， 654(代理案号18865-99-1/17732. 53440)号中进行了详细描述。应该明 白，本文描述的各种功率器件中的任何一种可以容纳在本文描述的任何一种封装或任何其 他合适的封装中。 使用更多用于散热的外壳面积还增加外壳保持较低温度的能力，例如，外壳顶部 和底部的热界面。与这些表面周围的气流结合的增加的表面积增加了散热速率。外壳设计 还能够轻易与外部散热器连接。由于热传导和红外辐射技术是普通方法，所以交替冷却方 法的应用是可以的。例如，在Reno Rossetti的题为"Power CircuitryWith A Thermionic Cooling System"的共同转让的美国专利申请第10/408， 471 (代理案号17732-6672)号中 进行了描述热离子发射是可以用于冷却功率器件散热的一种方法，其全部内容结合于此作 为参考。
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在单个封装中包括功率输出和控制功能的逻辑电路的集成带来了其他问题。其 一，外壳需要更多的引脚来与其他的电子功能相连接。封装应该考虑到封装中高电流功率 的相互连接和低电流信号的相互连接。可以解决这些问题的各种封装技术包括芯片到 芯片(chip-to-chip)引线结合法，以消除特殊的连接焊盘；层叠芯片(chip-on-chip)，以 节省外壳内的空间；以及多芯片模块，其允许将不同的硅技术结合到单个电子功能中。多 芯片封装技术的各种实施例在Rajeev Joshi的题为"Stacked Package Using Flip in LeadedMolded Package Technology"的共同转让的美国专利申请第09/730， 932号(代 理案号18865-50/17732-19450)，以及同样是Rajeevjoshi的题为"Multichip Module Including Substrate with an Array of Interconnect Structures''的第10/330， 741号 (代理案号18865-121/17732-66650.08)中进行了描述，其全部内容结合于此作为参考。
虽然上面提供了对本发明优选实施例的完整说明，但是许多替换、修改和等同都 是可行的。例如，在本文中，许多电荷平衡技术是在MOSFET，尤其是沟槽栅型MOSFET的情况 下进行描述的。本领域的技术人员应了解，可以将相同的技术应用到包括IGBT、半导体闸流 管、二极管和平面型M0SFET的其他类型的器件以及横向器件中。因此，出于这些和其他原 因，以上描述并非用于限制由权利要求所限定的本发明的范围。
权利要求
一种半导体器件，包括第一导电类型的漂移区；阱区，在所述漂移区之上延伸，并具有与所述第一导电类型相反的第二导电类型；有源沟槽，延伸进深于所述阱区的所述漂移区中，沿着所述有源沟槽的侧壁和底部设置介电材料，且所述有源沟槽基本上填充有栅极导电层；源极区，具有所述第一导电类型，形成在与所述有源沟槽相邻的所述阱区中；主体沟槽，其深于所述阱区延伸，相邻于所述阱及其源极区形成所述主体沟槽，所述主体沟槽基本上填充有导电材料；以及层，具有浓度增加的所述第二导电类型，基本环绕在所述主体槽周围。
2. 根据权利要求1所述的半导体器件，其中，所述有源沟槽内的第一屏蔽电极被配置 为电偏置到期望电位。
3. 根据权利要求1所述的半导体器件，其中，所述第一屏蔽电极和所述源极区电连接 到基本相同的电位。
4. 根据权利要求1所述的半导体器件，其中，所述有源沟槽还包括由导电材料制成的 第二屏蔽电极，其设置在所述第一屏蔽电极之下。
5. 根据权利要求4所述的半导体器件，其中，所述第一屏蔽电极和所述第二屏蔽电极 的尺寸不同。
6. 根据权利要求4所述的半导体器件，其中，所述第一屏蔽导电层和所述第二屏蔽导 电层可以被独立偏置。
7. —种半导体器件，包括 第一导电类型的漂移区；阱区，在所述漂移区之上延伸，并具有与所述第一导电类型相反的第二导电类型； 有源沟槽，延伸进深于所述阱区的所述漂移区中，沿着所述有源沟槽的侧壁和底部设置介电材料，且所述有源沟槽基本上填充有栅极导电层；源极区，具有所述第一导电类型，形成在与所述有源沟槽相邻的所述阱区中； 主体沟槽，其深于所述阱区延伸，相邻于所述阱及其源极区形成所述主体沟槽，所述主体沟槽基本上填充有导电材料；层，具有浓度增加的所述第二导电类型，基本环绕在所述主体槽周围； 电荷控制沟槽，延伸进所述基板中并基本上填充有用于所述基板中的垂直电荷平衡的材料；其中，所述电荷控制沟槽内设置多个导电层，所述多个导电层垂直堆叠，通过介电材料 彼此分离并与所述沟槽侧壁分离。
8. 根据权利要求7所述的半导体器件，其中，电偏置所述电荷控制沟槽内的所述多个 导电层，以在所述基板中提供垂直电荷平衡。
9. 根据权利要求8所述的半导体器件，其中，所述电荷控制沟槽内的所述多个导电层 被配置为独立偏置。
10. 根据权利要求9所述的半导体器件，其中，所述电荷控制沟槽内的所述多个导电层 的尺寸不同。
11. 根据权利要求io所述的半导体器件，其中，更加深入到所述电荷控制沟槽内的第一导电层的尺寸小于设置在所述第一导电层上的第二导电层的尺寸。
12. —种半导体器件，包括 第一导电类型的漂移区；阱区，在所述漂移区之上延伸，并具有与所述第一导电类型相反的第二导电类型； 有源沟槽，穿过所述阱区延伸并延伸进所述漂移区，沿着所述有源沟槽的侧壁和底部 设置介电材料，且所述有源沟槽基本上填充有第一导电层和第一栅极导电层，所述第一导 电层设置在所述第一栅极导电层之下，并通过电极间介电材料与所述第一栅极导电层分 离；源极区，具有所述第一导电类型，其形成在与所述有源沟槽相邻的所述阱区中；以及 第一肖特基结构，其形成在两个相邻沟槽之间的第一台面上。
13. 根据权利要求12所述的半导体器件，其中，所述第一导电层被配置为屏蔽电极。
14. 根据权利要求12所述的半导体器件，其中，所述第一导电层被配置为第二栅电极。
15. 根据权利要求12所述的半导体器件，其中，所述有源沟槽还包括第二导电层，设置 在被配置为屏蔽电极的所述第一导电层之下。
16. 根据权利要求15所述的半导体器件，其中，所述第一导电层被配置为电偏置到一 个电位，以及所述第二导电层被配置为电偏置到一个电位。
17. 根据权利要求12所述的半导体器件，还包括第二肖特基结构，其形成在相邻于所 述第一台面的第二台面上。
18. 根据权利要求12所述的半导体器件，其中，以垂直于所述两个相邻沟槽的纵轴的 方式形成所述第一 肖特基结构。
全文摘要
本发明提供了用在功率电子应用的改进功率器件及其制造方法、封装以及结合有功率器件的电路的各种实施例。本发明的一个方面将许多电荷平衡技术和用于减小寄生电容的其他技术相结合以实现具有改进的电压性能、更高开关速度、更低导通电阻的功率器件的不同实施例。本发明的另一方面提供了用于低、中和高压器件的改进终端结构。根据本发明的其他方面，提供了功率器件制造的改进方法。示出对诸如形成沟槽、形成沟槽内介电层、形成台面结构和用于减小基板厚度的工艺的具体工艺步骤的改进。根据本发明的又一方面，电荷平衡功率器件将诸如二极管的温度和电流感应元件结合在相同的管芯上。本发明的其他方面改进了功率器件的等效串联电阻(ESR)、将附加电路与功率器件结合在相同的芯片上、以及提供对电荷平衡功率器件的封装改进。
文档编号H01L29/49GK101794817SQ201010138629
公开日2010年8月4日 申请日期2004年12月29日 优先权日2003年12月30日
发明者克里斯托弗·B·科康, 史蒂文·P·萨普, 巴巴克·S·萨尼, 彼得·H·威尔逊, 艾伦·埃尔班霍威, 阿肖克·沙拉 申请人:飞兆半导体公司