半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本公开涉及金属氧化物半导体场效应晶体管中的栅极结构。
技术背景 场效应晶体管(FET)在电子工业中被广泛用于切换、放大、滤波以及其他与模拟 和数字电信号有关的任务。在这些场效应晶体管中最常见的为金属氧化物半导体场效应 晶体管(M0SFET或M0S)，其中对栅极结构施加电压以在半导体体的下伏沟道区域中产生电 场，这样便可以使电子通过半导体体的源极区域与漏极区域之间的沟道。互补MOS(CMOS) 器件已被广泛应用于半导体工业中，其中使用η型和ρ型(NM0S和PM0S)晶体管二者来制 造逻辑和电路。半导体器件制造的发展趋势包括减小电子器件特征尺寸(按比例缩放)以及改善 器件在切换速度和功率消耗方面的器件性能。近期的MOS和CMOS晶体管按比例缩放的努 力集中在具有大于SiO2的介电常数(例如，大于约3.9)的高k电介质材料，其可以被形成 为厚度大于按比例缩放的SiO2的层，同时仍产生等价的场效应性能。可以获得的另一类型 的CMOS器件为其中栅极电极至少包括位于含硅(例如，多晶硅)栅极电极之下的金属层的 CMOS器件。

发明内容
提供一种半导体器件，包括衬底，其包括第一器件区域和第二器件区域；η型导 电性器件，其存在于包括第一栅极结构的所述第一器件区域中，所述第一栅极结构至少具 有第一高k电介质和在所述第一高k电介质的顶上存在的至少一种稀土金属；以及ρ型导 电性器件，其存在于包括第二栅极结构的所述第二器件区域中，所述第二栅极结构具有第 二高k电介质，所述第二栅极结构在包括含Ge层的器件沟道的顶上，其中所述第二高k电 介质具有大于所述第一高k电介质的正电荷。还提供一种半导体器件，包括衬底，其具有第一部分和第二部分，所述第一部分 由均具有包括第一厚度的栅极电介质的栅极结构的半导体器件构成，所述第二部分由均具 有包括第二厚度的栅极电介质的栅极结构的半导体器件构成，其中所述第二厚度大于所述 第一厚度；η型器件区域，其存在于所述衬底的所述第一部分和所述第二部分中的每一个 中，存在于所述η型器件区域中的半导体器件具有包括至少一种稀土金属的栅极结构；以 及P型器件区域，其存在于所述衬底的所述第一部分和所述第二部分中的每一个中，存在 于所述P型器件区域中的半导体器件具有包括含Ge层的器件沟道。在另一方面中，提供一种形成半导体器件的方法，包括以下步骤提供具有ρ型器 件区域和η型器件区域的衬底；在所述衬底的所述P型器件区域的顶上形成含Ge层，其中 在所述η型器件区域中不存在所述含Ge层；形成覆盖在所述ρ型器件区域和所述η型器件 区域上的第一电介质层；从所述衬底的包括所述P型器件区域中的至少一个和所述η型器 件区域中的至少一个的第一部分去除所述第一电介质层，其中所述第一电介质层的剩余部分存在于所述衬底的第二部分中；形成覆盖在所述衬底的所述第二部分中的所述第一电介 质层之上和所述衬底的所述第一部分的顶上的厚度小于所述第一电介质层的第二电介质 层；以及在所述P型器件区域和所述η型器件区域的顶上形成栅极结构，所述η型器件区域 的所述栅极结构包括稀土金属。



结合附图将最好地理解通过实例给出的且不旨在将本发明仅限于其的以下详细 描述，其中相似的参考标号表示相似的元件和部件，在附图中图1示出在本发明的一个实施例中使用的初始结构的截面侧视图，其中该初始结 构包括具有P型器件区域和η型器件区域的衬底，每一个P型器件区域和η型器件区域的 上表面具有存在于其上存在硬掩模电介质层；图2示出形成覆盖在η型器件区域上的第一蚀刻掩模的截面侧视图；图3示出根据本发明的一个实施例从ρ型器件区域去除硬掩模电介质层的截面侧 视图；图4示出根据本发明在衬底的ρ型器件区域的顶上形成含Ge层的一个实施例的 截面侧视图，其中在η型器件区域中不存在含Ge层；图5示出根据本发明从η型器件区域去除硬掩模电介质层的剩余部分的一个实施 例的截面侧视图；图6示出根据本发明形成覆盖在ρ型器件区域和η型器件区域之上的第一电介质 层的一个实施例的截面侧视图；图7示出在衬底的第二部分之上形成第二蚀刻掩模的截面侧视图；图8示出根据本发明从衬底的包括ρ型器件区域中的至少一个和η型器件区域中 的至少一个的第一部分去除第一电介质层的截面侧视图，其中第一电介质层的剩余部分位 于衬底的第二部分中；图9示出根据本发明形成覆盖在衬底的第一部分中的第一电介质层之上和衬底 的第二部分之上第二电介质层的一个实施例的截面侧视图；图10示出在衬底上形成稀土金属层的截面侧视图；图11示出形成第三蚀刻掩模的截面侧视图，该第三蚀刻掩模保护稀土金属的覆 盖在η型器件区域之上的部分；图12示出从ρ型器件区域去除稀土金属层的截面侧视图；图13示出在图12所示的结构之上均厚(blanket)沉积栅极金属层的截面侧视 图；以及图14示出根据本发明的一个实施例在ρ型器件区域和η型器件区域的顶上形成 栅极结构的截面侧视图，其中η型器件区域的栅极结构包括稀土金属。
具体实施例方式这里公开了本发明的详细实施例；然而，应该理解，所公开的实施例仅仅是可以通 过各种形式具体化的本发明的示例。此外，结合本发明的各种实施例给出的每一个实例旨 在是示例性的而不是限制性的。此外，附图不必按比例绘制，一些特征被放大以示出特定部件的细节。因此，这里公开的具体结构和功能细节不应被解释为是限制性的，而是仅仅作为 用于教导本领域的技术人员以不同方式采用本发明的示例性依据。本发明的实施例涉及形成互补金属氧化物半导体(CMOS)器件的新颖方法。在一 个实施例中，本发明提供一种低阈值电压CMOS器件，其包括但不局限于以下特征，例如，适 合模拟器件的厚电介质层的集成、SiGe带隙设计(engineering)以提供低阈值电压ρ型器 件，以及稀土金属在低阈值电压η型器件的栅极结构中的应用。当描述该方法时，除非另外 指出，下列术语具有以下意义。
这里所使用的“半导体器件”是指已被掺杂的本征半导体材料，S卩，掺杂剂已被引 入其中，从而使其具有不同于本征半导体的电特性。掺杂包括向本征半导体添加掺杂剂原 子，这改变了热平衡的本征半导体的电子和空穴载流子的浓度。“模拟器件”是被设计为实现模拟功能的器件，其中在模拟功能中，输出信号连续 地跟随输入信号。这里使用的“数字器件”是被设计为实现数字(计算)功能的器件和电路，其中在 数字系统中，响应于输入信号的输出信号为“开”或“关”。这里使用的术语“导电类型”表示半导体区域为ρ型或η型。这里使用的“ρ型”是指向本征半导体添加的杂质使价带电子减少，例如向本征半 导体衬底添加硼、铝、镓或铟。这里使用的“η型”是指向本征半导体添加贡献自由电子的杂质，例如，向半导体衬 底添加锑、砷或磷。“栅极结构”表示用于通过电场或磁场控制半导体器件的输出电流(即，沟道中的 载流子的流动，例如，“开启”或“关断”)的结构。 这里使用的“阈值电压”是指开启晶体管的最低可得电压。这里使用的术语“器件沟道”是在栅极结构之下并在半导体器件的源极和漏极之 间的区域，当半导体器件开启时，该器件沟道变为导电。这里使用的术语“漏极”表示半导体器件中的位于沟道端部的掺杂区域，其中载流 子通过漏极流出半导体器件。这里使用的术语“源极”是半导体器件中的掺杂区域，多数载流子通过该掺杂区域 流进沟道。这里使用的术语“电介质”表示具有低于约10_1(Ι(Ω -m)-1的室温电导率的非金属 材料。“高k”电介质是具有3. 9或更大的介电常数的电介质材料。这里使用的“导电”表示大于约10_8(Ω · m)-1的室温电导率。这里使用的“稀土元素”、“碱土金属”、以及“稀土金属”包括由元素周期表中的镧 系元素和锕系构成的稀土元素。“镧系”包括镧、铈、镨、钕、钷、钐、铕、钆、铽、镝、钬、铒、铥、镱以及镥。“锕系”包括钍、镤、铀、镎、钚、镅、锔、锫、锎、锿、镄、钔、锘以及铹。术语“覆盖在...之上”或“顶上”、“位于...上”或“位于...顶上”、“下伏”、“之
下”或“下方”表示诸如第一结构(例如第一层)的第一要素存在于诸如第二结构(例如第 二层)的第二要素上，其中在第一要素与第二要素之间可能存在诸如界面结构(例如界面层)的居间要素。术语“直接物理接触”或“邻接”表示诸如第一结构的第一要素和诸如第二结构的 第二要素被连接，而在两种材料的界面处没有任何居间的导电、绝缘或半导体层。为了此后的描述的目的，术语“上”、“下”、“右”、“左”、“垂直”、“水平”、“顶部”、“底 部”及其派生词涉及如附图中取向的发明。
说明书中引用的“ 一个实施例”、“实施例”、“实例实施例，，等是指所描述的实施例 可能包括特定的特征、结构或特性，但不是每一个实施例都必需包括所述特定的特征、结构 或特性。此外，这样的措词未必指同一个实施例。此外，当与某实施例关联地描述特定的特 征、结构或特性时，认为与其他实施例关联地实现这样的特征、结构或特性在本领域技术人 员的知识范围内，而不管是否进行了明确说明。图1-14示出了形成半导体器件100的方法的一个实施例，该方法包括提供具有ρ 型器件区域20和η型器件区域10的衬底5，以及在衬底5的ρ型器件区域20的顶上形成 含Ge层30，其中在η型器件区域10中不存在含Ge层30。在随后的处理步骤中，在ρ型器 件区域20和η型器件区域10的顶上形成第一电介质层40。之后，从衬底5的包括ρ型器 件区域20中的至少一个和η型器件区域10中的至少一个的第一部分50去除第一电介质 层40，其中第一电介质层的剩余部分40’存在于衬底5的第二部分60中。然后，在衬底5 的第二部分60中的第一电介质层40的剩余部分40’的顶上和衬底5的第一部分50的顶 上形成具有大于第一电介质层的介电常数的第二电介质层70。之后，在ρ型器件区域20和 η型器件区域10的顶上形成栅极结构80a、80b、80c、80d，其中η型器件区域10的栅极结构 80a、80b、80c、80d包括稀土金属层75。下面将更详细地描述上述方法以及由上述方法制造 的结构。图1示出具有ρ型器件区域20和η型器件区域10的衬底5的一个实例，其中在 每一个P型器件区域20和η型器件区域10中的衬底5的上表面具有存在于其上的硬掩模 电介质层6。术语“ρ型器件区域” 20和“η型器件区域” 10表示用ρ型掺杂剂掺杂随后形 成到P型器件区域20中的半导体器件的源极和漏极区域，以及用η型掺杂剂掺杂随后形成 到η型器件区域10中的半导体器件的源极和漏极区域。衬底5可以为任何含硅衬底，其包括但不限于Si、体Si、单晶Si、多晶Si、SiGe、非 晶Si、绝缘体上硅衬底(SOI)、绝缘体上SiGe(SGOI)、绝缘体上应变硅、退火的多晶Si以及 多晶Si线结构。在一个实施例中，当衬底5为绝缘体上硅(SOI)或绝缘体上SiGe(SGOI) 时，在掩埋的绝缘层(未示出)的顶上的半导电含Si层的厚度可以为IOnm或更大。在一 个实施例中，SOI或SGOI衬底是使用热接合方法制成，或可替代地通过离子注入方法(例 如离子注氧隔离(SIMOX))而制成。衬底5还包括使η型器件区域10与ρ型器件区域20的半导体部分分隔的隔离区 域13。在一个实施例中，隔离区域13还可隔离(即，电隔离)位于衬底上的其他器件。在 一个实施例中，通过利用干法蚀刻方法(例如，反应离子蚀刻(RIE)或等离子体蚀刻)在衬 底5中蚀刻沟槽，然后用绝缘材料(例如氧化物)填充沟槽，来形成隔离区域13。在一个实 施例中，使用沉积方法(例如，化学气相沉积(CVD))来填充沟槽。硬掩模电介质层6可以为氮化物、氧化物和/或氧氮化物材料。用于硬掩模电介质 层6的材料的一些实例包括但不限于5叫、5丨3队、5丨(^、硼磷硅酸盐玻璃^1203、!1 )2、&02、HfSiO或其任何组合。典型地，硬掩模电介质层6具有范围在Inm到500nm的厚度。在另一实施例中，硬掩模电介质层6具有范围在50nm到450nm的厚度。可以通过化学气相沉积 (CVD)来沉积硬掩模电介质层6。CVD方法的变体包括但不局限于大气压力CVD(APCVD)JfJ 压CVD (LPCVD)以及等离子体增强的CVD(PECVD)、金属有机CVD(MOCVD)及其组合。图2和3示出了从ρ型器件区域20去除硬掩模电介质层6的一个实施例。参考 图2，利用光刻和蚀刻，从ρ型器件区域20去除硬掩模电介质层6。例如，光刻步骤包括对 硬掩模电介质层6施加光致抗蚀剂，将光致抗蚀剂暴露到辐射图形，并利用抗蚀剂显影剂 将图形显影到曝光的光致抗蚀剂中，以提供第一蚀刻掩模7。第一蚀刻掩模7为覆盖在硬掩 模电介质层6的至少在η型器件区域10的顶上的部分上的构图的光致抗蚀剂，其中暴露出 硬掩模电介质层6的在ρ型器件区域20的顶上的部分，如图2所示。注意，虽然上述实施 例将构图的光致抗蚀剂用于第一蚀刻掩模7来从ρ型器件区域20去除硬掩模电介质层6， 但在本发明的其他实施例中，可以用硬掩模材料(例如电介质)替代用于提供第一蚀刻掩 模7的光致抗蚀剂。参考图3，然后，使用蚀刻工艺(例如选择性蚀刻工艺)，去除硬掩模电介质层6的 暴露的部分，即，硬掩模电介质层6的覆盖在ρ型器件区域20之上的部分。如这里所使用 的，与材料去除工艺相关的术语“选择性的”表示第一材料的材料去除速率大于对其应用材 料去除工艺的结构中的至少另一材料的去除速率。在一个实施例中，蚀刻方法包括但不限 于诸如稀释的HF或缓冲的HF的湿法蚀刻、化学反应离子蚀刻(RIE)、等离子体蚀刻、离子 束蚀刻或激光烧蚀。在蚀刻之后，典型地利用抗蚀剂剥离工艺(例如，氧灰化、或者使用硫 酸和过氧化物的混合物的湿法抗蚀剂剥离)，从该结构去除第一蚀刻掩模7。图4示出了在衬底5的ρ型器件区域20的顶上形成含Ge层30的一个实施例，其 中含Ge层30没有被形成在η型器件区域10中。在一个实施例中，含Ge层30向ρ型器件 区域20提供随后形成的半导体器件的器件沟道。含Ge层30典型地由硅锗(SiGe)构成。 典型地，含Ge层30具有范围在Inm到IOOnm的厚度。在另一实施例中，含Ge层30具有范 围在20nm到SOnm的厚度。用于提供含Ge层30的适宜的生长方法包括但不限于选择性 外延生长、分子束外延(MBE)、化学束外延(CBE)、化学气相沉积(CVD)、等离子体增强化学 气相沉积(PECVD)以及离子辅助沉积。在一个实施例中，使用选择性沉积工艺形成含Ge层30，其中半导体材料成核并沉 积在半导体表面上，即，在P型器件区域20的暴露的表面上，例如，在P型器件区域20中的 衬底5的含硅表面上，而不会沉积在绝缘体表面上。在一个实施例中，含Ge层30没有形成 在硬掩模电介质层6的位于衬底5的η型器件区域10中的剩余部分的表面上和隔离区域 13的表面上。在一个实施例中，通过在反应物流中的诸如二氯硅烷、氯化氢(HCl)的蚀刻 齐U，或通过诸如锗烷(GeH4)或乙锗烷(Ge2H6)的锗源，来提供沉积工艺的选择性。依赖于条件和表面处理(surface preparation)，在ρ型器件区域20中的衬底5 的含Si表面之上形成的含Ge层30可以是外延的或是多晶的。在一个实施例中，沉积温度 典型地在450°C到1000°C的范围内。在另一实施例中，沉积温度的范围在600°C到900°C。 用于含Ge层30形成的典型工艺压力的范围为1乇到200乇。图5示出了从η型器件区域10去除硬掩模电介质层6的剩余部分的一个实施例。 在P型器件区域20中存在含Ge层30以提供功函数调整，从而最优化随后形成的pFET。通过选择性蚀刻工艺来去除硬掩模电介质层的剩余部分，在该选择性蚀刻工艺中，蚀刻化学 相对于η型器件区域10中的衬底5的下伏表面、隔离区域13以及含Ge层30选择性地去 除硬掩模电介质层6。在其中硬掩模电介质由氧化硅(SiO2)构成、含Ge层30由SiGe构 成、并且隔离区域13由氧化硅(SiO2)构成的一个实例中，蚀刻化学包括稀释的HF或缓冲 的HF。
图6示出了形成覆盖在ρ型器件区域20和η型器件区域10之上的第一电介质层 40的一个实施例。第一电介质层40由氧化物、氮化物和/或氧氮化物构成。可以使用化学 气相沉积(例如，等离子体增强化学气相沉积)或热生长形成第一电介质层40。典型地，第 一电介质层40具有Inm到IOnm的厚度。更典型地，第一电介质层40具有Inm到4nm的厚度。图7和8示出了从衬底5的第一部分50去除第一电介质层40，衬底5的该第一部 分50包括ρ型器件区域20中的至少一个和η型器件区域10中的至少一个，其中第一电介 质层的剩余部分40’位于衬底5的第二部分60中。在一个实施例中，第一电介质层的剩余 部分40’提供随后形成的模拟器件的栅极电介质厚度。使用光刻和蚀刻工艺从衬底5的第 一部分50去除第一电介质层40。更具体而言，通过对要蚀刻的表面施加光致抗蚀剂层，将 抗蚀剂层暴露到辐射图形，然后利用抗蚀剂显影剂将图形显影到光致抗蚀剂层中，产生图 形，以提供第二蚀刻掩模8。一旦完成了第二蚀刻掩模8，第一电介质层40的被第二蚀刻掩 模8覆盖的部分受到保护，同时使用去除未保护的部分的选择性蚀刻工艺来去除暴露的区 域。在一个实施例中，蚀刻工艺包括但不限于化学反应离子蚀刻(RIE)、等离子体蚀刻、离子 束蚀刻或激光烧蚀。在其中第一电介质层40由氧化硅(SiO2)构成、衬底5由硅(Si)构成 且含Ge层30由硅锗(SiGe)构成的一个实施例中，使用选择性蚀刻工艺去除第一电介质层 40的暴露部分，其中该选择性蚀刻工艺具有的蚀刻化学包括稀释的HF或缓冲的HF。在蚀刻之后，利用抗蚀剂剥离工艺，例如氧灰化、或者使用硫酸和过氧化氢的湿法 抗湿剂剥离，从结构去除第二蚀刻掩模8。注意，虽然上述实施例将构图的光致抗蚀剂用于 第二蚀刻掩模8来从衬底5的第一部分50去除第一电介质层40，但在本发明的其他实施例 中，可以用硬掩模材料(例如电介质)替代用于提供第二蚀刻掩模8的光致抗蚀剂。图9示出了在衬底5的第二部分60中的第一电介质层40’之上和衬底5的第一 部分50的上表面的顶上形成第二电介质层70的一个实施例。在一个实施例中，第二电介 质层70提供了在衬底5的第一部分50中随后形成的数字器件的栅极电介质的厚度。在一个实施例中，第二电介质层70由高k电介质构成。高k电介质材料可以由 具有大于4.0的介电常数的绝缘材料构成。在另一实施例中，高k电介质材料的介电常数 大于7. 0。例如，高k介电常数可以包括氧化物，例如HfO2、ZrO2、Al2O3、TiO2, La203、SrTiO3> LaA103、Y2O3及其混合物。高k电介质材料的其他材料实例包括硅酸铪、氧氮化铪硅或其组
I=I O通过化学气相沉积(CVD)沉积高k电介质材料。化学气相沉积(CVD)为这样的 沉积工艺，其中通过在高于室温的温度下的气态反应物之间的化学反应而形成沉积的物种 (species)，其中在将要在其上形成固态产物的膜、涂层或层的表面上沉积该反应的固态产 物。CVD方法的变体包括但不局限于原子层沉积、大气压力CVD (APCVD)、低压CVD (LPCVD)、 等离子体增强CVD (PECVD)、金属有机CVD (MOCVD)及其组合。可以使用保形(conformal)沉积方法沉积高k电介质材料。术语“保形”表示层具有的厚度不会偏离大于或小于层厚度 的平均值的20%。第二电介质层70典型地具有小于第一电介质层40’的厚度。在其中第二电介质 层70由高k电介质材料构成的一个实施例中，第二电介质层具有小于IOnm但大于0. Snm 的厚度。更具体而言，第二电介质层70由具有范围在l.Onm到6. Onm的厚度的高k电介质 材料构成。图10-14示出了在ρ型器件区域20和η型器件区域10的顶上形成栅极结构80a、 80b、80c、80d，其中η型器件区域10的栅极结构80a、80b、80c、80d包括包含碱土金属的材 料或稀土金属(或类稀土)。
参考10，包含碱土金属的材料或包含稀土金属(或类稀土)材料的层75(以后统 称为稀土金属层75)至少被形成在第二电介质层70的顶上和在衬底5的第二部分60中存 在的第一电介质层40’、以及在衬底5的第一部分50中存在的第二电介质层70之上。稀 土金属层75被均厚沉积在图9所示的结构的包括隔离区域13的上表面的上表面的顶上。 在一个实施例中，稀土金属层75由具有化学式MxAy的化合物构成，其中M为碱土金属(Be、 Mg、Ca、Sr和/或Ba)，A为0、S或卤化物，χ为1或2，以及y为1、2或3。在一个实施例中， 本发明预期稀土金属层由包括碱土金属的混合物和/或阴离子的混合物(例如，-OCl2)的 稀土金属化合物构成。本发明的一些实施例中可以使用的稀土金属化合物的实例包括但不 限于MgO、MgS、MgF2, MgCl2, MgBr2, MgI2, CaO, CaS, CaF2, CaCl2, CaBr2, CaI2, SrO, SrS, SrF2, SrCl2, SrBr2, Srl2、BaO、BaS, BaF2, BaCl2^BaBr2 以及 Bal2。在本发明的一个实施例中，稀土 金属层75包括Mg。MgO是在稀土金属层75中可以采用的另一种包含碱土金属的材料。在 另一实例中，稀土金属层75包括来自元素周期表的IIIB族的至少一种元素的氧化物或氮 化物，该至少一种元素包括，例如 La、Ce、Pr、Nd、Pm、Sm、Eu、Ga、Tb、Dy、Ho、Er、Tm、Yb、Lu 或 其混合物。稀土金属层75还可包括La、Ce、Y、Sm、Er和/或Th的氧化物。在一个实例中， 稀土金属层75由La2O3或LaN构成。利用包括例如从靶溅射、在氧等离子体条件下的碱土金属的反应溅射、电镀、蒸 发、分子束沉积、MOCVD、ALD、PVD等等的沉积工艺和其他类似的沉积工艺，形成稀土金属层 75。稀土金属层75典型地具有范围在0. Inm到3. Onm的沉积厚度。在另一实例中，稀土金 属层75具有0. 3nm到1. 6nm的厚度。η型器件区域10中的稀土金属层75的存在提供了具有比第一电介质层40更高的 正电荷的第二电介质层70，S卩，第二电介质为电正性。N型器件区域中的稀土金属75的存 在提供了使nFET最优化的功函数移动。在nFET中利用电正性的元素，而在pFET中存在含 Ge层(S卩，SiGe层)，以提供独立的功函数调整，从而使pFET和nFET 二者都最优化。接下来，如图11所示，形成第三蚀刻掩模9，其保护稀土金属层75的覆盖在衬底5 的η型器件区域10之上的部分，其中第三蚀刻掩模9使稀土金属层75的覆盖在ρ型器件 区域20之上的部分暴露。使用与上述提供第一蚀刻掩模7和第二蚀刻掩模8相似的材料 和技术形成第三蚀刻掩模9，但还可以包括本领域技术人员公知的其他方法。在形成第三蚀 刻掩模9之后，可以利用蚀刻工艺去除稀土金属层75的暴露的部分，即，稀土金属层75的 覆盖在衬底5的ρ型器件区域20之上的部分，其中稀土金属层75保留在衬底的η型器件 区域10中。在蚀刻之后，可以利用剥离工艺去除第三蚀刻掩模9。
图12示出了从pFET器件区域20内去除稀土金属层75之后形成的结构。参考图13，在接下来的处理步骤中，利用沉积工艺在图12所示的结构的上表面上 均厚沉积栅极金属层85。可用于形成栅极金属层85的沉积工艺的实例包括但不限于CVD、 PVD、ALD、溅射或蒸发。栅极金属层85包括能够传导电子的金属材料。例如，栅极金属层85 可以包括金属氮化物或金属硅氮化物。在一个实施例中，栅极金属层85由选自元素周期表 的IVB或VB族的金属构成。因此，栅极金属层85包括但不限于Ti、&、Hf、V、Nb、Ta或其 合金。在一个实例中，栅极金属层85包括TiN或TaN。栅极金属层85的物理厚度可以变 化，但典型地，栅极金属层85的厚度范围在0. 5nm到200nm，更典型地，厚度范围在5nm到 80nmo在本发明的一个实施例中，栅极金属层85为TiN，通过从温度保持在1550°C到 1900°C的范围的逸散源(effusion cell)蒸发Ti并使用通过远程射频源传递的氮的原子 /激发束来沉积该TiN。TiN还可以通过其他方式沉积，例如化学气相沉积或溅射。仍然参考图13，在形成栅极金属层85之后，在栅极金属层85的顶上形成栅极电极 90。具体而言，例如，利用诸如物理气相沉积、CVD或蒸发的沉积工艺，在栅极金属层85上 形成导电材料的均厚层。用作栅极电极90的导电材料包括但不限于具有单晶、多晶或非晶 形式的含Si材料，例如，Si或SiGe合金层。栅极电极90还可以为导电金属或导电金属合 金。这里还预期上述导电材料的组合。含Si材料适于作为栅极电极(或导体)90，其中多 晶Si最典型。除了上述导电材料之外，本发明还涵盖其中导体被完全硅化或包括硅化物和 Si或SiGe的组合的叠层。在一个实施例中，可以形成完全硅化的栅极。栅极电极材料的均 厚层为掺杂的或未掺杂的。如果是掺杂的，在形成栅极电极材料时可以采用原位掺杂沉积 方法。可替代地，可以通过沉积、离子注入和退火来形成掺杂的栅极电极90。离子注入和 退火可以发生在构图材料叠层的随后的蚀刻步骤之前或之后。栅极电极90的厚度(即，高 度)依赖于所采用的沉积方法而变化。典型地，栅极电极90的垂直厚度的范围在20nm到 180nm，其中40nm到150nm的厚度范围更为典型。在之后的处理步骤中，通过光刻和蚀刻上述材料层，形成栅极叠层，S卩，栅极结构 80a、80b、80c、80d。例如，在图14中示出了在形成栅极叠层之后形成的最终结构。在构图 材料叠层之后，典型地但不总是在每一个构图的栅极结构80a、80b、80c、80d的暴露的侧壁 上形成至少一个间隔物(spacer)(未示出)。所述至少一个间隔物包括绝缘体，例如，氧化 物、氮化物、氧氮化物和/或其任何组合。通过沉积和蚀刻形成所述至少一个间隔物。所述 至少一个间隔物的宽度被选择为使(随后将要形成的)源极和漏极硅化物接触不侵入到栅 极结构80a、80b、80c、80d的边缘下面。然后在衬底5中形成源极和漏极掺杂剂区域(未示出)。利用离子注入和退火步骤 形成源极和漏极掺杂剂区域。退火步骤用于激活通过先前的注入步骤注入的掺杂剂。本领 域的技术人员公知离子注入和退火的条件。源极/漏极扩散区域还可包括扩展注入区域， 使用常规扩展注入将该扩展注入区域形成为比源极/漏极注入更靠近栅极。在扩展注入之 后为激活退火，或可替代地，可以使用同一激活退火循环来激活在扩展注入和源极/漏极 注入期间注入的掺杂剂。这里还预期晕圈(halo)注入。此外，可以利用本领域技术人员公 知的处理步骤来实施诸如形成硅化物接触(源极/漏极和栅极)以及形成具有金属互连的 BE0L (后段制程)互连级的CMOS处理。
仍参考图14，在一个实施例中，上述方法制成半导体器件100，其包括具有第一器 件区域10 (可互换地称为n型器件区域10)和第二器件区域20 (可互换地称为p型器件区 域20)的衬底5。在一个实施例中，n型导电性器件110a、110b存在于包括第一栅极结构 80a的第一器件区域10中，该第一栅极结构80a至少具有第一高k电介质(由第二电介质 层70提供)和在第一高k电介质顶上的至少一种稀土金属(由稀土金属层75提供)，并且 P型导电性器件120a、120b存在于包括第二栅极结构80b的第二器件区域20中，该第二栅 极结构80b包括存在于由SiGe (由含Ge层30提供)构成的器件沟道的顶上的第二高k电 介质(由第二电介质层70提供)。在一个实例中，n型导电性器件110a、110b为具有范围 在4. OeV到4. 3eV的功函数的nFET，而p型导电性器件120a、120b为具有4. 9eV到5. 2eV 的功函数的pFET。第一高k电介质和第二高k电介质中的至少一个可以由11 )2或肚510!^构成，其 中第一高k电介质和第二高k电介质可以由相同材料构成。在另一实施例中，第一高k电 介质和第二高k电介质可以由包含氮化物的层构成。在一个实施例中，第一栅极结构80a和第二栅极结构8b可以包括金属栅极导体 (也称为栅极金属层85)，其中第一栅极结构80a的金属栅极导体具有与第二栅极结构80b 的金属栅极导体基本上相同的成分。例如，该金属栅极导体由TiN构成。p型导电性器件 120还可以包括覆盖在由SiGe构成的器件沟道之上的Si帽(未示出)。稀土金属可以包 括 La、Ce、Pr、Nd、Pm、Sm、En、Ga、Tb、Dy、Ho、Er、Tm、Yb、Lu 或其合金。在另一实施例中，提供半导体器件100，其包括衬底5的第一部分50和衬底5的第 二部分60，第一部分50由均具有包括第一厚度的栅极电介质的栅极结构80c、80d的半导 体器件构成，第二部分60由均具有包括第二厚度的栅极电介质的栅极结构80a、80b的半导 体器件构成，其中第二厚度大于第一厚度。典型地，通过组合第一电介质层40’的剩余部分 与在衬底5的第二部分60中存在的第二电介质层70来提供第二厚度的栅极电介质。典型 地，通过在衬底5的第一部分50中存在的第二电介质层70提供第一厚度的栅极电介质。半导体器件100还包括存在于衬底5的第一部分50和第二部分60中的每一个中 的n型器件区域10。n型器件区域10包括具有栅极结构80a的半导体器件和具有栅极结构 80c的半导体器件，栅极结构80a具有第二厚度的栅极电介质，而栅极结构80c具有第一厚 度的栅极电介质，其中n型器件区域10中的每一个半导体器件都包括至少一种稀土金属。半导体器件100还包括存在于衬底5的第一部分50和第二部分60中的每一个中 的P型器件区域20。p型器件区域20包括具有栅极结构80b的半导体器件和具有栅极结 构80d的半导体器件，栅极结构80b具有第一厚度的栅极电介质，而栅极结构80d具有第二 厚度的栅极电介质，其中P型器件区域20中的每一个半导体器件都包括由SiGe构成的器 件沟道。在一个实施例中，存在具有第一厚度的栅极电介质的模拟器件，其中存在具有第二 厚度的栅极电介质的数字器件。模拟器件存在于衬底5的第一部分50中，而数字器件存在 于衬底5的第二部分60中。在一个实施例中，第一厚度的栅极电介质的范围在lnm到lOnm，典型范围为lnm到 4nm，而第二厚度的栅极电介质的范围在约lnm到约3nm。第一厚度的栅极电介质和第二厚 度的栅极电介质可以由氧化物构成。在一个实施例中，上述方法和结构提供了高性能、低阈值电压的CMOS器件。在一
12个实例中，该CMOS器件的特征在于，集成了包含适于模拟应用的厚电介质结构的器件，并 结合用于低阈值电压PM0S器件的SiGe能带工程的应用以及用于提供低阈值电压nMOS器 件的由稀土金属构成的栅极结构的利用。本发明的集成方案还可以应用于高性能SRAM器 件。 虽然已经参考其优选实施例具体示出和描述了本发明，但本领域的技术人员将理 解，可以在形式和细节上进行上述或其他改变而不背离本发明的精神和范围。因此本发明 旨在不受所描述和示例的确切形式和细节的限制，而是落入所附权利要求的范围内。
权利要求
一种半导体器件，包括衬底，其包括第一器件区域和第二器件区域；n型导电性器件，其存在于包括第一栅极结构的所述第一器件区域中，所述第一栅极结构至少具有第一高k电介质和在所述第一高k电介质的顶上存在的至少一种稀土金属；以及p型导电性器件，其存在于包括第二栅极结构的所述第二器件区域中，所述第二栅极结构具有第二高k电介质，所述第二栅极结构在包括含Ge层的器件沟道的顶上，其中所述第二高k电介质具有大于所述第一高k电介质的电荷。
2.根据权利要求1的半导体器件，其中所述第一高k电介质和所述第二高k电介质中 的至少 一者包括 Hf02、ZrOx, AL2O3 或 HfSiOxNy。
3.根据权利要求1的半导体器件，其中所述第一高k电介质和所述第二高k电介质中 的至少一者包括含氮化物层。
4.根据权利要求1的半导体器件，其中所述第一栅极结构和所述第二栅极结构包括金 属栅极导体，其中所述第一栅极结构的所述金属栅极导体具有与所述第二栅极结构的所述 金属栅极导体基本上相同的成分。
5.根据权利要求4的半导体器件，其中所述金属栅极导体包括TiN。
6.根据权利要求7的半导体器件，其中所述ρ型导电性器件还包括Si帽，所述Si帽覆 盖在包括所述含Ge层的所述器件沟道之上。
7.根据权利要求1的半导体器件，其中所述稀土金属包括La、Ce、Pr、Nd、Pm、Sm、En, Ga、Tb、Dy、Ho、Er、Tm、Yb、Lu 或其合金。
8.根据权利要求1的半导体器件，其中所述含Ge层为SiGe。
9.一种半导体器件，包括衬底，其包括第一部分和第二部分，所述第一部分由均具有包括第一厚度的栅极电介 质的栅极结构的半导体器件构成，所述第二部分由均具有包括第二厚度的栅极电介质的栅 极结构的半导体器件构成，其中所述第二厚度大于所述第一厚度；η型器件区域，其存在于所述衬底的所述第一部分和所述第二部分中的每一个中，存在 于所述η型器件区域中的半导体器件具有包括至少一种稀土金属的栅极结构；以及P型器件区域，其存在于所述衬底的所述第一部分和所述第二部分中的每一个中，存在 于所述P型器件区域中的半导体器件具有包括含Ge层的器件沟道。
10.根据权利要求9的半导体器件，其中所述第一厚度的栅极电介质的范围为Inm到约 lOnm，而所述第二厚度的栅极电介质的范围为Inm到3nm。
11.根据权利要求9的半导体器件，其中存在于所述衬底的所述第一部分中的半导体 器件为模拟器件，而存在于所述衬底的所述第二部分中的半导体器件为数字器件。
12.根据权利要求9的半导体器件，其中所述含Ge层为SiGe。
13.一种形成半导体器件的方法，包括以下步骤在衬底的P型器件区域的顶上形成含Ge层，其中在所述衬底的η型器件区域中不存在 所述含Ge层；在所述P型器件区域和所述η型器件区域的顶上形成第一电介质层；从所述衬底的包括所述P型器件区域中的至少一个和所述η型器件区域中的至少一个的第一部分去除所述第一电介质层，其中所述第一电介质层的剩余部分存在于所述衬底的 第二部分中；形成覆盖在所述衬底的所述第二部分中的所述第一电介质层之上且覆盖在所述衬底 的所述第一部分之上的第二电介质层；以及在所述P型器件区域和所述η型器件区域的顶上形成栅极结构，所述η型器件区域的 所述栅极结构包括稀土金属。
14.根据权利要求13的方法，其中所述提供具有ρ型器件区域和η型器件区域的衬底 还包括在所述P型器件区域和所述η型器件区域中的每一个的上表面处形成硬掩模电介质 层。
15.根据权利要求13的方法，其中在所述衬底的所述ρ型器件区域的顶上形成所述含 Ge层之前，所述方法还包括在所述η型器件区域的顶上形成暴露所述ρ型器件区域的蚀刻 掩模，蚀刻在所述η型器件区域中的所述硬掩模电介质层以暴露所述P型器件区域中的所 述衬底的上表面，以及去除所述蚀刻掩模。
16.根据权利要求13的方法，其中所述含Ge层由SiGe构成。
17.根据权利要求16的方法，其中覆盖在所述ρ型器件区域和所述η型器件区域之上 的所述第一电介质层的所述形成包括从所述η型器件区域去除所述硬掩模电介质层的剩 余部分，以及沉积具有约Inm到约IOnm范围的厚度的所述电介质层。
18.根据权利要求17的方法，其中覆盖在所述衬底的所述第二部分中的所述第一电介 质层之上且覆盖在所述衬底的所述第一部分之上的所述第二电介质层的所述形成包括沉 积具有约Inm到约3nm范围的厚度的高k电介质材料。
19.根据权利要求17的方法，其中所述在所述ρ型器件区域和所述η型器件区域的顶 上形成栅极结构包括以下步骤在所述高k电介质材料的顶上沉积稀土金属；从所述P型器件区域去除所述稀土金属；形成覆盖在所述η型器件区域中的所述稀土金属之上和所述ρ型器件区域中的所述高 k电介质材料的顶上的金属氮化物层；以及在所述金属氮化物层的顶上形成含Si层。
20.根据权利要求17的方法，包括在所述衬底的所述第一部分中的模拟器件以及在所 述衬底的所述第二部分中的数字器件。
全文摘要
本发明涉及半导体器件及其制造方法。提供了一种形成半导体器件的方法，其包括在所述衬底的p型器件区域的顶上形成含Ge层。之后，在衬底的第二部分中形成第一电介质层，并且将第二电介质层形成为覆盖在所述衬底的所述第二部分中的所述第一电介质层之上且覆盖在所述衬底的所述第一部分之上。然后，在所述衬底的所述p型器件区域和所述n型器件区域的顶上形成栅极结构，其中所述n型器件区域的栅极结构包括稀土金属。
文档编号H01L29/41GK101866924SQ201010165210
公开日2010年10月20日 申请日期2010年4月20日 优先权日2009年4月20日
发明者M·P·胡齐克, M·V·卡勒, R·T·莫, V·纳拉亚南, W·K·汉森, 卜惠明 申请人:国际商业机器公司