专利名称：半导体芯片和包括该半导体芯片的半导体器件的制作方法
技术领域：
本发明涉及半导体芯片和包括该半导体芯片的半导体器件。
背景技术：
例如，通常已知图7中所示的方法作为控制其上安装有包括输入端子的半导体芯 片的封装和连接在封装的外部的外部基板器件之间的数据输入和数据输出的方法。图7是 描述通过本发明解决的问题的图。在下文中，将会参考图7描述根据现有技术的半导体芯 片。如图7中所示，被安装在封装上的半导体芯片300被连接到被提供在封装的外部 的外部基板器件。半导体芯片300包括焊盘301、CPU (中央处理单元)302、输入缓冲器303、 以及内部电路304。通过焊接将焊盘301连接至焊盘305。焊盘305被进一步连接至外部 基板器件的焊盘306。CPU 302，将读取访问信号/RD提供到输入缓冲器303。当CPU 302执行读取命令 时，读取访问信号/RD变为激活，并且使输入到焊盘301的信号有效。输入缓冲器303基于读取访问信号/RD将来自于焊盘301的输入信号传输到内部 电路304。输入缓冲器303响应于输入信号输出高电平或者低电平信号。总之，在接收到来 自于CPU 302的读取访问信号/RD时，输入缓冲器303将被施加给焊盘301的外部信号传 输到内部电路304。
发明内容
然而，在图7中所示的半导体芯片300中，仅当读取访问信号/RD被激活时能够不 断地激活曾经被激活的输入缓冲器303。简言之，被激活以接收输入信号的输入缓冲器303 不能在所想要的时间段中不断地被激活。作为与本发明有关的技术，日本未经审查的专利申请公开No. 2006-245063公布 了下述技术，即基于被存储在芯片中的产品信息来控制是否激活输入电路以共同地使用 具有相同的主要功能而且被安装在不同的封装上的芯片。日本未经审查的专利申请公开 No. 2006-245063仅基于产品信息将被连接至封装的焊盘的缓冲器设置为激活并且没有被 连接至封装的电气地浮动的焊盘(所谓的自由焊盘)设置为去激活，以防止由在自由焊盘 中流动的通过电流引起的故障。本发明的第一示例性方面是半导体芯片，该半导体芯片包括多个焊盘；输入电 路或者输出电路，该输入电路或者输出电路被电气连接至焊盘；主控制单元，该主控制单元 输出读取访问信号，该读取访问信号控制来自于外部电路或者内部电路的信号的读取；以及激活控制单元，该激活控制单元基于读取访问信号来控制被电气连接至焊盘的输入电路 或者输出电路的激活，焊盘接收来自于外部电路或者内部电路的信号。通过提供控制输入电路或者输出电路的激活的激活控制单元，能够在想要的时间 段内不断地激活被激活的输入电路。本发明的第二示例性方面是一种半导体器件，其包括半导体芯片，该半导体芯片 包括多个焊盘，输入电路或者输出电路，该输入电路或者输出电路被电气连接至焊盘，主 控制单元，该主控制单元输出读取访问信号，读取访问信号控制来自于外部电路或者内部 电路的信号的读取，以及激活控制单元，该激活控制单元基于读取访问信号来控制被电气 连接至焊盘的输入电路或者输出电路的激活，焊盘接收来自于外部电路或者内部电路的信 号；和引线，半导体芯片安装在该引线上，该引线被电气连接至焊盘。通过提供控制输入电路或者输出电路的激活的激活控制单元，能够在想要的时间 段内不断地激活被激活的输入电路。本发明的第三示例性方面是半导体芯片，该半导体芯片包括多个焊盘；输入电 路或者输出电路，该输入电路或者输出电路被电气连接至焊盘；主控制单元，该主控制单元 输出读取访问信号，读取访问信号控制来自于外部电路或者内部电路的信号的读取；以及 激活控制单元，该激活控制单元基于读取访问信号来控制被电气连接至焊盘的输入电路或 者输出电路的激活，焊盘接收来自于外部电路或者内部电路的信号，其中激活控制单元中 的每一个包括逻辑或(logical OR)电路，该逻辑或电路输出从主控制单元输出的读取访 问信号和从触发器输出的激活信号之间的逻辑或；和触发器，该触发器锁存来自于逻辑或 电路的输出信号，并且输出激活输入电路或者输出电路的激活信号，激活控制单元基于第 一读取访问信号将被电气连接至焊盘的输出电路或者输入电路事先设置为激活状态，焊盘 接收来自于外部电路或者内部电路的信号，并且基于继第一读取访问信号的输出之后输出 的第二读取访问信号，被激活的输入电路或者输出电路将从外部电路施加到焊盘的信号传 输到内部电路或者将从内部电路施加到焊盘的信号传输到外部电路。通过提供控制输入电路或者输出电路的激活的激活控制单元，能够在想要的时间 段内不断地激活被激活的输入电路。根据本发明的半导体芯片以及安装半导体芯片的半导体器件，能够提供下述半导 体芯片和安装半导体芯片的半导体器件，其能够在想要的时间段内不断地激活被激活的输 入电路。
结合附图，根据某些示例性实施例的以下描述，以上和其它示例性方面、优点和特 征将更加明显，其中图1是示出根据第一示例性实施例的半导体器件的框图；图2A是描述根据第一示例性实施例的半导体器件的操作的示例的时序图；图2B是描述根据第一示例性实施例的半导体器件的操作的示例的时序图；图3A是描述根据现有技术的半导体器件的操作的示例的时序图；图3B是描述根据第一示例性实施例的半导体器件的操作的示例的时序图；图4是示出根据第二示例性实施例的半导体器件的框图5A是描述根据第二示例性实施例的半导体器件的操作的示例的时序图；图5B是描述根据第二示例性实施例的半导体器件的操作的示例的时序图；图6是示出根据第三示例性实施例的半导体器件的框图；以及图7是描述通过本发明解决的问题的图。
具体实施例方式在下文中，将会参考附图详细地描述本发明的具体示例性实施例。为了清晰起见， 适当地简化或者部分省略下面的描述和附图。在附图中，通过相同的附图标记来表示具有 相同的结构或者功能的相同组件，并且将会省略其描述。[第一示例性实施例]参考图1至图3A和图3B，将会描述根据本发明的第一实施例的半导体器件。图1 是示出根据本发明的第一示例性实施例的半导体器件的框图。在图1中，安装半导体芯片 1的封装能够被连接至被提供在其外部的外部基板器件。附图的右侧示出半导体芯片1，中 心示出半导体芯片1被连接至的引线(外部引脚)，左侧示出半导体器件的封装被连接到的 引线(外部引脚)。例如，可以采用SSOP(收缩型小外形封装)或者QFP(四边扁平封装) 作为封装。如图1中所示，根据第一示例性实施例的半导体集成电路包括焊盘11和12、命令 存储单元21、作为主控制单元的CPU 22、内部电路23、激活控制单元31和32、以及作为输 入电路的缓冲器41和42。缓冲器41基于从激活控制单元31输出的激活信号将来自于焊盘11的输入信号 传输到内部电路23。通过焊接将焊盘11连接至封装的焊盘111。焊盘111被进一步连接 至外部基板器件的焊盘211。缓冲器42基于从激活控制单元32输出的激活信号将来自于焊盘12的输入信号 传输到内部电路23。通过焊接将焊盘12连接至封装的焊盘112。在本示例中，假定焊盘 112没有被连接至外部基板器件的焊盘212。CPU 22基于被存储在命令存储单元21中的预定的命令输出读取访问信号。CPU 22将读取访问信号/RDl输出到激活控制单元31。CPU22将读取访问信号/RD2输出到激活 控制单元32。在命令存储单元21中，由使用外部基板器件的用户存储要执行预定命令的程序。 预定命令包括读取访问命令，该读取访问命令用于当需要激活缓冲器41和42以接收输入 信号时激活缓冲器41和42以由内部电路23读出来自于外部基板器件的外部电路的数据。 通过诸如闪速存储器的非易失性存储器形成命令存储单元21。因此，通过接收必需的信号来控制缓冲器41和42的操作状态(激活状态，去激活 状态)。将缓冲器41和42设置为激活意指缓冲器41和42响应于输入信号输出高电平或 者低电平。将缓冲器41和42设置为去激活意指缓冲器41和42的输出部件处于高阻抗状 态，这意味着驱动晶体管和上拉晶体管都被截止。在接收到来自于CPU 22的读取访问信号/RDl时，激活控制单元31控制将被施加 给焊盘11的外部信号到内部电路23的传输。激活控制单元31包括逻辑或电路51，该逻辑 或电路51输出读取访问信号/RDl和激活信号的逻辑或；和触发器61，该触发器61锁存逻
6辑或电路51的输出信号并且输出激活信号。触发器61锁存从逻辑或电路51输出的信号 直到输入复位信号/复位时。激活控制单元31输出激活信号以控制缓冲器41。缓冲器41 使从焊盘11输入的信号有效或者无效。激活控制单元31当读取访问信号/RDl变成激活时输出激活缓冲器41的信号。在 接收到此信号时，缓冲器41将从焊盘11输入的信号传输到内部电路23。因此，当激活信 号是激活时，从外部引脚111输入的信号被传输到通过接合线连接的焊盘11，并且通过缓 冲器41从焊盘11传输到内部电路23。简言之，从外部基板器件的焊盘211通过外部引脚 111输入到焊盘11的信号被传输到内部电路23。当通过复位信号/复位使激活状态复位时，激活控制单元31输出使缓冲器41去 激活的信号。接收到该信号的缓冲器41不将从焊盘11输入的信号传输到内部电路23。因 此，当激活信号去激活时从外部引脚111输入的信号没有通过缓冲器41从焊盘11传输到 内部电路23。通过接收来自于CPU 22的读取访问信号/RD2，激活控制单元32控制将被施加给 焊盘12的外部信号到内部电路23的传输。激活控制单元32包括逻辑或电路52，该逻辑 或电路52输出读取访问信号/RD2和激活信号的逻辑或；和触发器62，该触发器62锁存逻 辑或电路52的输出信号并且输出激活信号。激活控制单元32输出激活信号以控制缓冲器 42。缓冲器42使从焊盘12输入的信号有效或者无效。激活控制单元32当读取访问信号/RD2是激活时输出激活缓冲器42的信号。因 此，当激活信号是激活时，从外部引脚112输入的信号被传输到通过接合线连接的焊盘12， 并且通过缓冲器42从焊盘12传输到内部电路23。激活控制单元32当通过复位信号/复 位使激活状态复位时输出使缓冲器42去激活的信号。因此，激活信号去激活时，从外部引 脚112输入的信号没有通过缓冲器42从焊盘12传输到内部电路23。在本示例中，外部引 脚112没有被连接至外部基板器件的焊盘212，并且因此，CPU 22输出去激活读取访问信号 /RD2，将会对此加以描述。现在参考图2A和图2B，将会描述根据本发明的第一示例性实施例的半导体器件 的操作。图2A和图2B均示出根据本发明的第一示例性实施例的半导体器件的操作的示例 的时序图。图2A示出通过图1中所示的激活控制单元31的激活控制，并且图2B示出通过 图1中所示的激活控制单元32的激活控制。在图2A中，首先，通过复位信号/复位清除触发器61的值，从而缓冲器41被去激 活(Si)。然后，当来自于CPU 22的读取访问信号/RDl激活时，读取访问/RDl信号和触发 器61的输出信号的逻辑或被写入触发器61，并且缓冲器41被同时激活(S2)。即使当读取 访问信号/RDl去激活时，触发器61的值也没有被改变直到复位信号/复位被输入，并且因 此缓冲器41能够保持激活状态(S3)。在图2B中，由于焊盘112没有被连接至外部基板器 件的焊盘212，来自于CPU 22的读取访问信号/RD2被设置为去激活，并且缓冲器42没有被 激活。在激活信号被存储在触发器61和62中之后，被存储的触发器61和62的值被持 续地存储在触发器61和62中。因此，在执行一次缓冲器41和42的激活之后，在想要的时 间段内保持激活状态直到执行复位操作。因此，只要要求输入信号到内部电路23的传输， 就能够仅激活被连接至被连接至外部基板器件的焊盘的缓冲器41或者42。
接下来参考图3A和图3B，将会描述高速操作。图3A是描述通过根据图7中所示 的本发明的相关技术的半导体器件的激活控制的图。图3B是描述通过根据本发明的第一 示例性实施例的半导体器件的激活控制的图。在图3A中，首先，从外部基板器件施加给焊盘301的外部信号的电压被改变，这意 味着焊盘电平被改变。然后，响应于读取访问命令的CPU 302将读取访问信号/RD设置为 激活。在读取访问信号/RD变成激活之后，能够在一定延迟的情况下启动(enable)通过缓 冲器303的输入(这意指在读取访问信号/RD上升之后的一些延迟的情况下缓冲器303被 控制为激活)。此外，在使输入启动之后的一些延迟的情况下CPU 302读出焊盘301的焊 盘电平作为读取数据(这意味着当读取访问信号/RD下降时通过由处于激活状态的缓冲器 303读出焊盘电平的信号作为读取数据开始将读取数据传输到内部电路304)。如图3A中所示，在图7中所示的半导体芯片300中，当在高速操作中激活被暂停 的输入缓冲器303时，输入缓冲器303被激活的时序被延迟，并且可能读出错误的数据。更 加具体地，当读取访问信号/RD下降时CPU 302读出低的读取数据，这意味着不同于焊盘 301的焊盘电平的数据被读出。尽管想要读出焊盘电平变高之后的数据，但是实际上读出焊 盘电平变高之前的数据(当作为焊盘电平被转换之前的状态的焊盘电平处于低时的数据 部分)作为通过CPU 302读出的数据。另一方面，如图3B中所示，在根据本发明的第一示例性实施例的半导体芯片1中， 在激活读取访问信号/RDl之前通过虚拟读取信号/RDl事先将通过缓冲器41进行的输入 启动。更加具体地，首先，从外部基板器件施加到焊盘11的外部信号的电平被改变。然后， 在CPU 22激活虚拟读取访问信号/RDl之后，在一些延迟的情况下通过缓冲器41的输入变 为启动，并且其后，缓冲器41被保持激活(这意味着当虚拟读取访问信号/RDl上升时缓冲 器41被控制为激活，并且其后保持激活状态)。此外，在输入启动之后，在一些延迟的情况 下通过CPU 22读出的焊盘11的焊盘电平变高。然后，在CPU 22将读取访问信号/RDl设 置为激活之后，CPU 22读出焊盘11的焊盘电平作为读取数据(这意味着当读取访问信号/ RDl下降时开始读出焊盘电平)。在命令存储单元21中，为存储的读取访问命令预先确定 并且存储用于读取访问信号的虚拟读取信号的执行时序。如上所述，在根据本发明的第一示例性实施例的半导体芯片1中，CPU 22通过实 际上指示读取数据的开始读取的时序的读取访问信号/RDl之前的虚拟读取信号/RDl来激 活缓冲器41，并且保持它的状态，以便于能够读出等于焊盘11的焊盘电平的读取数据。总 之，因为尽管存在在基于读取访问信号/RDl开始读出读取数据的时序处的延迟，但读出的 数据已经为高，从而能够防止低数据被错误地读出。因此，即使在高速操作中，能够根据读 取访问的时序读出精确的数据。[第二示例性实施例]现在参考图4、图5A以及图5B，将会描述根据本发明的第二示例性实施例的半导 体器件。在根据上述第一示例性实施例的半导体器件中，仅基于读取访问信号控制缓冲器 41和42。另一方面，在根据第二示例性实施例的半导体器件中，基于产品信息进一步控制 缓冲器41和42。在下面的描述中，将会主要描述第一示例性实施例和第二示例性实施例之 间的不同，并且将不会解释与第一示例性实施例相同的结构和处理。图4是示出根据本发明的第二示例性实施例的半导体器件的框图。如图4中所示，根据第二示例性实施例的半导体集成电路包括焊盘11和12、命令存储单元21、CPU 22、内 部电路23、激活控制单元71和72、缓冲器41和42、控制单元91、产品信息存储单元92、产 品信息寄存器93、解码器94、以及逻辑或电路95。就在电源被提供给半导体芯片2之前激活控制单元91，并且其基于产品信息控制 初始设置操作。在开始用户指示的操作之前执行此初始化操作。或者，可以在将电源提供 给半导体芯片2时，在执行复位操作之后立即激活控制单元91。产品信息存储单元92存储与其中安装有此半导体芯片2的产品有关的信息(封 装的形状、引脚的数目、存储器容量、操作功能的范围等等)。产品信息存储单元92包括诸 如非易失性存储器的闪速存储器，并且在将半导体芯片安装到封装上之前将产品信息存储 在其中。产品信息存储单元92由控制单元91控制，并且将被存储在其中的产品信息输出 到产品信息寄存器93。通过解码器94解码其中保持的产品信息，并且输出信号S和Q。信 号S被提供给激活控制单元71、72。信号Q被提供给激活控制单元71。根据控制单元91的控制，被存储在产品信息存储单元92中的产品信息被提供给 半导体芯片2的各部件。关于外部引脚(引线)的数目的一部分产品信息被保持在产品信 息寄存器93中。通过控制单元91控制保持时序。产品信息被保持在产品信息寄存器93 中直到电源被切断。因此，从产品信息寄存器93中输出的产品信息没有被改变直到电源被 切断。解码器94解码从产品信息寄存器93输出的产品信息，并且输出与外部引脚的数 目相对应的控制信号。在本示例中，根据在其上安装了半导体芯片2的封装和其外部引脚 的数目，解码器94输出两种信号Q和S。当安装封装是QFP封装时信号Q变成激活，以使被 输入到焊盘的信号有效。当安装封装是SSOP封装时信号S变成激活，以使被输入到焊盘的 信号有效。产品信息包括引脚数目信息和存储器大小信息。根据外部引脚的数目分配代码， 并且基于代码显示引脚数目信息。例如，在32个引脚的情况下分配代码“000”，并且在40 个引脚的情况下分配代码“001”。当此代码被解码时，能够生成与为产品提供的引脚的数目 相对应的信号。即，解码器94解码此代码，并且当代码是“000”时输出信号S，并且当代码 是“001”时输出信号Q。因此，在被安装在SSOP封装上的半导体芯片中，在被安装在封装上 之后代码“000”被设置为产品信息存储单元92中的产品信息。在被安装在QFP封装上的 半导体芯片中，代码“001”被设置为产品信息存储单元92中的产品信息。激活控制单元71基于信号S、信号Q、以及读取访问信号/RDl将来自于焊盘11的 输入信号传输到内部电路23。通过焊接将焊盘11连接至其上安装有半导体芯片2的封装 的引线(外部引脚)111。例如，当半导体芯片2被安装在SSOP封装上时，通过焊接将半导 体芯片2连接至SSOP的引线(外部引脚)。当半导体芯片2被安装在QFP封装上时，通过 焊接将半导体芯片2连接至QFP封装的引线(外部引脚)。激活控制单元71包括逻辑或电路51，该逻辑或电路51输出逻辑与电路81的输 出信号和激活信号的逻辑或；触发器61，该触发器61锁存逻辑或电路51的输出信号并且 输出激活信号；以及逻辑与电路81，该逻辑与电路81输出来自于逻辑或电路95的输出信 号和读取访问信号/RDl的逻辑与。在本示例中，通过逻辑与电路81和逻辑或电路51的组 合接收读取访问信号/RD，以及控制信号S和Q。然而，可以根据控制信号S、Q、读取访问信号/RD、以及激活信号的激活电平采用其它逻辑。当逻辑或电路95的输出信号和读取访问信号/RDl激活时激活控制单元71输出 激活缓冲器41的信号。在接收到此信号时，缓冲器41将通过外部引脚111从外部基板器 件的焊盘211输入到焊盘11的信号传输到内部电路23。在信号S和Q中的任何一个激活时，逻辑或电路95将激活信号输出到逻辑与电路 81。因此，当读取访问信号/RDl激活并且其上安装有半导体芯片2的封装是SSOP封装时， 从外部引脚111输入的信号被传输到通过接合线连接的焊盘11，并且通过缓冲器41从焊盘 11传输到内部电路23。此外，当读取访问信号/RDl激活并且其上安装有半导体芯片2的 封装是QFP封装时，从外部引脚111输入的信号被传输到通过接合线连接的焊盘11，并且通 过缓冲器41从焊盘11传输到内部电路23。激活控制单元72基于信号S和读取访问信号/RD2将来自于焊盘12的输入信号 传输到内部电路23。例如，当半导体芯片2被安装在QFP封装上时通过焊接将焊盘12连接 至QFP封装的引线112。然而，当半导体芯片2被安装在SSOP封装上时焊盘12没有被连接 至外部器件。激活控制单元72包括逻辑或电路52，该逻辑或电路52输出逻辑与电路82的输 出信号和激活信号的逻辑或；触发器62，该触发器62锁存逻辑或电路52的输出信号并且 输出激活信号；以及逻辑与电路82，该逻辑与电路82输出读取访问信号/RD2和控制信号Q 的逻辑与。激活控制单元72当读取访问信号/RD2和控制信号S激活时输出激活缓冲器42 的信号。在接收到此信号时，缓冲器42将通过外部引脚112从外部基板器件的焊盘212输 入到焊盘12的信号传输到内部电路23。注意，在本示例中，外部引脚112没有被连接至外 部基板器件的焊盘212，并且CPU 22输出去激活读取访问信号/RD2。因此，当读取访问信号/RD2激活并且其上安装有半导体芯片2的封装是SSOP封 装时，从外部引脚112输入的信号被传输到通过接合线连接的焊盘12，并且通过缓冲器42 从焊盘12传输到内部电路23。此外，即使当读取访问信号/RD2激活时，如果其上安装有半 导体芯片2的封装不是QFP封装那么从外部引脚111输入的信号没有通过缓冲器42传输 到内部电路23。此外，即使当其上安装有半导体芯片2的封装是QFP封装时，如果读取访问 信号/RD2去激活那么从外部引脚112输入的信号没有通过缓冲器42传输到内部电路23。接下来参考图5A和图5B，将会描述根据本发明的第二示例性实施例的半导体器 件的操作。图5A和图5B是示出根据本发明的第二示例性实施例的半导体器件的操作的示 例的时序图。图5A是描述通过图4中所示的激活控制单元71的激活控制的图，并且图5B 是通过图4中所示的激活控制单元72的激活控制的图。在图5A中，首先，通过复位信号/复位清除触发器61的值，从而缓冲器41被去激 活(Sll)。当来自于CPU 22的读取访问信号/RDl变成激活并且基于产品信息的逻辑或电 路95的输出信号变成激活时，触发器61的输出信号和逻辑与电路81的输出信号的逻辑或 被写入触发器61，并且同时，缓冲器41被激活(S12)。即使当读取信号/RDl变成去激活 时，触发器61的值没有变化直到复位信号/复位被输出，并且因此缓冲器41保持激活状态 (S13)。在图5B中，基于产品信息的控制信号S去激活，并且缓冲器42没有被激活。在日本未经审查的专利申请公开No. 2006-245063中，对于在封装中连接但是没有被连接在由用户使用的外部基板器件的浮动的焊盘，缓冲器不能被控制为去激活状态。 在日本未经审查的专利申请公开No. 2006-245063中，仅基于产品信息控制缓冲器的激活。 因此，例如，不能判断是否连接在封装中连接的并且在外部基板器件上有效的端子。因此， 在日本未经审查的专利申请公开No. 2006-245063中，会由于对于没有被连接在外部基板 器件上的浮动的焊盘激活缓冲器而引起故障。同时，在根据第二示例性实施例的半导体器 件中，基于来自于CPU 22的读取访问信号/RDl和/RD2以及产品信息控制缓冲器41和42， 从而能够控制缓冲器使得仅当用户实际使用时(这意味着当焊盘实际上被连接在外部基 板器件上时)被激活。[第三示例性实施例]接下来参考图6，将会描述根据本发明的第三示例性实施例的半导体器件。虽然在 第一示例性实施例中已经描述了仅基于读取访问信号/RDl和/RD2控制缓冲器41和42，但 是在根据第三示例性实施例的半导体器件中进一步基于操作模式控制缓冲器41。在下面的 描述中，将会主要描述第一示例性实施例和第三示例性实施例之间的不同，并且将不会描 述与第一示例性实施例相同的结构和处理。图6是示出根据本发明的第三示例性实施例的半导体器件的框图。如图6中所 示，根据第三示例性实施例的半导体集成电路包括焊盘11、命令存储单元21、CPU 22、内部 电路23、激活控制单元101、缓冲器41、以及操作模式判断单元102。操作模式判断单元102判断在使用焊盘11中的操作模式设置(数字输入模式/ 数字输出模式/模拟输入模式/模拟输出模式/LCD输出模式等等)并且输出操作模式判 断信号M。当操作模式设置是数字输入模式时，操作模式判断单元102输出激活操作模式判 断信号M。当操作模式设置是除了数字输入模式之外的模式时，操作模式判断单元102输出 去激活操作模式判断信号M。在接收到来自于操作模式判断单元102的操作模式判断信号M和来自于CPU 22 的读取访问信号/RDl时，激活控制单元101控制将被施加给焊盘11的外部信号到内部电 路23的传输。激活控制单元101包括逻辑或电路51，该逻辑或电路51输出逻辑与电路103 的输出信号和激活信号的逻辑或；触发器61，该触发器61锁存逻辑或电路51的输出信号 并且输出激活信号；以及逻辑与电路103，该逻辑与电路103输出读取访问信号/RDl和操 作模式判断信号M的逻辑与。激活控制单元101当读取访问信号/RDl和操作模式判断信号M都激活时输出激 活缓冲器41的信号。在接收到此信号时，缓冲器41将从外部基板器件的焊盘211输入到 焊盘11的信号通过外部引脚111传输到内部电路23。这样，通过除了读取访问信号/RDl之外根据在使用焊盘11中的操作模式设置判 断缓冲器41的激活，能够防止缓冲器41响应于来自于CPU 22的错误的读取访问信号/RDl 而被激活。例如，当缓冲器41是用作输入缓冲器和输出缓冲器的缓冲器并且操作模式设置 是处于输出模式时，操作模式判断信号M被设置为去激活，从而能够防止数据被通过内部 电路23从外部基板器件错误地读出。此外，例如，当缓冲器41是在数字模式和模拟模式中 工作的输入缓冲器时，仅当模式是数字输入模式时使操作模式判断信号M激活，从而能够 防止从外部基板器件读出错误数据。[其它的示例性实施例]
虽然在上述第二示例性实施例已经描述基于读取访问信号和产品信息控制缓冲 器41和41，但是可以组合第二示例性实施例和第三示例性实施例。总之，可以基于读取访 问信号、产品信息、以及操作模式控制缓冲器41和42。在这样的情况下，仅当操作模式判断 信号M、基于产品信息的控制信号S和Q、以及读取访问信号的所有信号都是激活的时才激 活缓冲器41和42。此外，在上述示例性实施例的每一个中，内部电路23响应于来自于CPU 22的读取 访问命令从外部基板器件读出数据。然而，本发明不限于此示例。还通过在除了根据读取 访问命令的时序激活缓冲器的其它情况下持续地激活缓冲器，例如当执行异步串行通信或 者中断输入时，能够在不同于读取访问命令被输出的时序的所想要的时序接收输入信号。尽管在上述示例性实施例的每一个中使用缓冲器作为输入电路，但是本发明不限 于本示例而是缓冲器可以被用作输出电路。如示例性实施例中的每一个中所述，根据本发明的半导体器件能够获得下述效果。首先，通过提供控制缓冲器的激活的激活控制单元，能够在想要的时间段内持续 地激活被激活的缓冲器。通过小尺寸的附加电路能够实现根据本发明的激活控制单元。此外，通过仅将被连接至通过被连接至外部基板器件而使用的焊盘控制为激活或 者去激活，能够容易地防止被连接至没有被连接至外部基板器件的浮动的焊盘的缓冲器被 激活。而且在高速操作中，在指示实际开始读取读取数据的时序的读取访问信号之前， CPU事先通过虚拟读取信号激活缓冲器以保持状态，从而能够根据读取访问的时序读出精 确的数据。此外，虽然在使用专用控制寄存器的防止浮动的焊盘的激活的方法中需要地址解 码器，但是根据本发明，使用用于每个激活控制单元的读取访问信号执行缓冲器的激活控 制，从而不需要提供地址解码器并且因此能够减少附加电路的尺寸。因此，能够在没有增加 电路的尺寸的情况下实现本发明。虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解本 发明可以在权利要求的精神和范围内进行各种修改的实践，并且本发明并不限于上述的示 例。此外，权利要求的范围不受到上述的示例性实施例的限制。此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期 的审查过程中对权利要求进行过修改亦是如此。
权利要求
一种半导体芯片，包括多个焊盘；输入电路或者输出电路，所述输入电路或者输出电路被电气连接至所述焊盘；主控制单元，所述主控制单元输出读取访问信号，所述读取访问信号控制来自于外部电路或者内部电路的信号的读取；以及激活控制单元，所述激活控制单元基于所述读取访问信号来控制被电气连接至所述焊盘的所述输入电路或者所述输出电路的激活，所述焊盘接收来自于所述外部电路或者所述内部电路的信号。
2.根据权利要求1所述的半导体芯片，其中所述激活控制单元基于第一读取访问信号将被电气连接至所述焊盘的所述输入电路 或者所述输出电路事先设置为激活状态，所述焊盘接收来自于所述外部电路或者所述内部 电路的信号，并且基于第二读取访问信号，被激活的所述输入电路或者所述输出电路将从所述外部电路 施加到所述焊盘的信号传输到所述内部电路或者将从所述内部电路施加到所述焊盘的信 号传输到所述外部电路。
3.根据权利要求1所述的半导体芯片，其中 所述激活控制单元中的每一个包括逻辑或电路；以及触发器，所述触发器输出激活所述输入电路或者所述输出电路的激活信号， 所述逻辑或电路输出从所述触发器输出的所述激活信号和从所述主控制单元输出的 所述读取访问信号之间的逻辑或，并且所述触发器锁存来自于所述逻辑或电路的输出信号，并且输出所述激活信号。
4.根据权利要求1所述的半导体芯片，进一步包括产品信息存储单元，所述产品信息 存储单元存储产品信息，其中所述激活控制单元中的每一个基于所述读取访问信号和基于所述产品信息的控制信 号来控制被电气连接至所述焊盘的所述输入电路或者所述输出电路的激活，所述焊盘接收 来自于所述外部电路或者所述内部电路的信号。
5.根据权利要求1所述的半导体芯片，进一步包括操作模式判断单元，所述操作模式 判断单元判断所述输入电路或者所述输出电路的操作模式，其中所述激活控制单元中的每一个基于所述读取访问信号和作为所述操作模式判断的结 果而产生的操作模式判断信号来控制被电气连接至所述焊盘的所述输入电路或者所述输 出电路的激活，所述焊盘接收来自于所述外部电路或者所述内部电路的信号。
6.一种半导体器件，包括 半导体芯片，包括多个焊盘，输入电路或者输出电路，所述输入电路或者输出电路被电气连接至所述焊盘， 主控制单元，所述主控制单元输出读取访问信号，所述读取访问信号控制来自于外部 电路或者内部电路的信号的读取，以及激活控制单元，所述激活控制单元基于所述读取访问信号来控制被电气连接至所述焊盘的所述输入电路或者所述输出电路的激活，所述焊盘接收来自于所述外部电路或者所述 内部电路的信号；以及引线，所述半导体芯片安装在所述引线上，所述引线被电气连接至所述焊盘。
7. 一种半导体芯片，包括 多个焊盘；输入电路或者输出电路，所述输入电路或者输出电路被电气连接至所述焊盘； 主控制单元，所述主控制单元输出读取访问信号，所述读取访问信号控制来自于外部 电路或者内部电路的信号的读取；以及激活控制单元，所述激活控制单元基于所述读取访问信号来控制被电气连接至所述焊 盘的所述输入电路或者所述输出电路的激活，所述焊盘接收来自于所述外部电路或者所述 内部电路的信号，其中所述激活控制单元中的每一个包括逻辑或电路，所述逻辑或电路输出从所述主控制单元输出的所述读取访问信号和从触 发器输出的激活信号之间的逻辑或；以及触发器，所述触发器锁存来自于所述逻辑或电路的输出信号，并且输出激活所述输入 电路或者所述输出电路的所述激活信号，所述激活控制单元基于第一读取访问信号将被电气连接至所述焊盘的所述输入电路 或者所述输出电路事先设置为激活状态，所述焊盘接收来自于所述外部电路或者所述内部 电路的信号，并且基于继所述第一读取访问信号的输出之后输出的第二读取访问信号，被激活的所述输 入电路或者所述输出电路将从所述外部电路施加到所述焊盘的信号传输到所述内部电路， 或者将从所述内部电路施加到所述焊盘的信号传输到所述外部电路。
全文摘要
本发明涉及半导体芯片和包括该半导体芯片的半导体器件。半导体芯片包括多个焊盘；输入电路或者输出电路，该输入电路或者输出电路被电气连接至焊盘；主控制单元，该主控制单元输出读取访问信号，读取访问信号控制来自于外部电路或者内部电路的信号的读取；以及激活控制单元，该激活控制单元基于读取访问信号来控制被电气连接至焊盘的输入电路或者输出电路的激活，焊盘接收来自于外部电路或者内部电路的信号。
文档编号H01L23/485GK101901801SQ20101017088
公开日2010年12月1日 申请日期2010年4月30日 优先权日2009年5月11日
发明者田中健太郎, 矶贝英夫 申请人:瑞萨电子株式会社