专利名称：半导体结构及其制造方法
技术领域：
本发明涉及半导体领域，尤其涉及半导体结构及其制造方法，更具体地，涉及一种用于制造具有可变通孔尺寸的自对准通孔叠层(via stack)的方法以及利用所述方法制造出的具有可变通孔尺寸自对准通孔叠层的半导体结构。
背景技术：
随着半导体器件相互间距的减小，通孔之上的金属连线导致了通孔-通孔 (via-via)短路问题增加，因此对光刻工艺中通孔-金属(via-metal line)连线对准要求更高，这导致大量生产制造的成本变高。另一种方法是制造更小的通孔，但是这对光刻的要求进一步增大。目前有一种自对准制造通孔叠层的方法，能够同时形成通孔和金属连线。同时形成的通孔和金属连线被称为通孔叠层。以下，将结合图1，对这种工艺以及存在的问题进行详细描述。图l(a)-(d)示出了一种制造自对准通孔叠层的示意图。这种自对准通孔叠层主要包括刻蚀停止层1001、位于刻蚀停止层上的层间电介质ILD层1002、位于ILD层1002 上的硬掩模HM(Hard Mask)层1003。如图1(a)所示，通过涂覆光致抗蚀剂1004，并对光致抗蚀剂进行图案化，使得保留下的光致抗蚀剂1004之间形成过孔。接着，如图1(b)所示， 对HM层进行刻蚀以进一步在HM层中形成过孔，然后清洗去除剩余的光致抗蚀剂和刻蚀聚合物。如图1(c)所示，在完成过孔构图之后，再次覆盖光致抗蚀剂图案1005到硬掩模层上，以定义出将要形成的金属连线的图案。以ILD层1002上的HM1003以及光致抗蚀剂图案1005作为掩模进一步刻蚀直至ILD层1002内。如图1(d)所示为刻蚀形成的过孔，过孔上部的宽度大于下部的宽度。最后在形成的过孔中形成导电塞，导电塞的上部较宽，作为金属连线使用；导电塞的下部较窄，用于硅通孔中导电塞使用，通常与半导体结构上的互联结构电连接。这样就通过自对准技术形成通孔叠层结构。然而，对于图1所示的自对准通孔叠层结构，由于不能自由改变通孔尺寸，仍可能引起短路问题。
发明内容
考虑到传统工艺的上述缺陷，本发明提出了带有可变尺寸的自对准通孔叠层结构的半导体结构。根据本发明的第一方面，提出了一种半导体结构，包括半导体衬底；局部互连结构，与半导体衬底连接；通孔叠层结构，与局部互连结构电连接；其中，通孔叠层结构包括 过孔，过孔包括上过孔和下过孔，上过孔的宽度大于下过孔的宽度；过孔侧墙，紧邻下过孔的内壁形成；绝缘层，覆盖过孔和过孔侧墙的表面形成；导电塞，形成于绝缘层围成的空间内，并与局部互连结构电连接。优选地，过孔侧墙的厚度可以为5-lOOnm，过孔的底部宽度可以为30-500nm。可选地，过孔侧墙紧邻过孔底部的内壁形成，也可以形成于下过孔的中部。
4
从过孔侧墙往下，导电塞的宽度与过孔侧墙的内壁相齐，因此，导电塞的宽度可以通过过孔侧墙的内壁间距来限定。可选地，过孔侧墙可以由Si02、Si3N4, SiON, SiOF, SiCOH、SiO、SiCO、SiCON 中的任一种形成。 导电塞进一步包括阻挡层和导电材料；阻挡层覆盖绝缘层的表面，导电材料形成于阻挡层围成的空间内。阻挡层可以由TiN、TaN、Ta、Ti、TiSiN、TaSiN、TiW、WN或Ru中的一种或多种的组合形成。导电材料可以由W、Al、Cu、TiAl中的任一种形成。本发明实施例中的过孔是通过自对准方式形成的。根据本发明的另一方面，提供了一种半导体结构的制造方法，包括以下步骤提供半导体衬底，半导体衬底上形成有局部互连结构；形成下过孔和过孔侧墙；形成上过孔；覆盖过孔和过孔侧墙形成绝缘层；在绝缘层围绕的空间内形成导电塞；其中，上过孔和下过孔形成过孔，导电塞与局部互连结构电连接。可选地，形成下过孔和过孔侧墙的步骤可以包括在局部互连结构上形成介质层； 在介质层上采用第一掩模图案限定出需要形成的上过孔的宽度；采用第二掩模图案限定出需要形成的下过孔的宽度；以第二掩模图案为掩模，向下刻蚀介质层至局部互连结构，从而自对准形成与局部互连结构连通的下过孔；沿下过孔底部的内壁形成过孔侧墙。可选地，形成下过孔和过孔侧墙的步骤可以包括在局部互连结构上形成介质层； 在介质层上采用第一掩模图案限定出需要形成的上过孔的宽度；采用第二掩模图案限定出需要形成的下过孔的宽度；以第二掩模图案为掩模，向下刻蚀介质层从而自对准形成下过孔的一部分；沿下过孔的一部分的底部内壁形成过孔侧墙；以过孔侧墙为掩模，进一步刻蚀介质层至局部互连结构，从而完成下过孔的形成。优选地，形成上过孔的步骤包括去除第二掩模图案，并以第一掩模图案为掩模向下刻蚀介质层从而自对准形成上过孔，其中，上过孔与下过孔连通。优选地，导电塞的形成可以包括步骤覆盖绝缘层的表面形成阻挡层；在阻挡层围成的空间内形成导电塞。根据本发明实施例的半导体结构及其制造方法可以实现自对准形成通孔叠层，并且能够自由调整通孔尺寸，避免通孔之间的短路，提高器件的良品率。
通过下面结合
本发明的优选实施例，将使本发明的上述及其它目的、特征和优点更加清楚，其中图1是示出了根据传统工艺制造的半导体结构的示意图；图2 12是示出了本发明第一实施例所提出的半导体结构制造方法的各个步骤的示意图，其中图11和图12示出了根据本发明第一实施例所提出的半导体结构制造方法制造完成的半导体结构；以及图13 18示出了本发明第二实施例所提出的半导体结构制造方法的各个步骤的示意图，其中图17和图18示出了根据本发明第二实施例所提出的半导体结构制造方法制造完成的半导体结构。应当注意的是，本说明书附图并非按照比例绘制，而仅为示意性的目的，因此，不应被理解为对本发明范围的任何限制和约束。在附图中，相似的组成部分以相似的附图标号标识。
具体实施例方式下面参照附图对本发明的优选实施例进行详细说明，在描述过程中省略了对于本发明来说是不必要的细节和功能，以防止对本发明的理解造成混淆。首先，参考图11 12，对根据本发明第一实施例提出的工艺制造的半导体结构进行详细描述。图11示出了根据本发明第一实施例所提出的半导体结构制造方法制造完成的半导体结构的示意图。如图11所示，根据本发明所提出的工艺制造的半导体结构主要包括半导体衬底100、在半导体衬底100上形成的第一介质层110、第一介质层110上形成的第二介质层 210，其中在第一介质层110中还形成有局部互连结构120。在所述第二介质层210中形成通孔叠层结构220，与局部互连结构120电连接。其中，通孔叠层结构220包括过孔221，过孔221包括上过孔222和下过孔223， 上过孔222的宽度大于下过孔223的宽度(图中显示上过孔222和下过孔223用虚线分开)；过孔侧墙224，紧邻下过孔223的内壁形成；绝缘层225，覆盖过孔221和过孔侧墙224 的表面形成；导电塞226，形成于绝缘层225围成的空间内，并与局部互连结构120电连接。优选地，过孔侧墙224的厚度可以为5-lOOnm，过孔221的底部宽度可以为 30-500nm。可选地，过孔侧墙2 紧邻下过孔223的中部形成，也可以如图16_18所示，可以形成于过孔221底部的内壁上。从过孔侧墙2M往下，导电塞226的宽度与过孔侧墙224的内壁相齐，因此，导电塞226的宽度可以通过过孔侧墙224的内壁间距来限定。可选地，过孔侧墙224 可以由 SiO2、Si3N4、SiON, SiOF、SiCOH, SiO、SiCO, SiCON 中的任一种形成。参考图12，导电塞226进一步包括阻挡层227和导电材料228 ；阻挡层覆盖绝缘层 225的表面，导电材料2 形成于阻挡层227围成的空间内。阻挡层227可以由TiN、TaN, Ta、Ti、TiSiN, TaSiN, Tiff, WN或Ru中的一种或多种的组合形成。导电材料228可以由W、 Al、Cu、TiAl中的任一种形成。本发明实施例中的过孔是通过自对准方式形成的。图11和图12中，左侧的通孔叠层中，在垂直于纸面的方向上具有与右侧的通孔叠层类似的形状，上过孔的宽度大于下过孔的宽度，实现金属连线的作用。同理，后面图17和图18类似。通过图11和图12所示的半导体结构可以看出，在所述半导体结构中，通孔的大小可以通过侧墙的厚度调节，实现了本发明实施例所要实现的目的具有大小可调通孔叠层的半导体结构。图17和图18为根据本发明另一实施例得到的半导体结构。接下来，将结合图2 12，对根据本发明第一实施例的半导体制造方法的各个步骤进行详细描述。
首先，如图2所示，在包括IC器件(未示出)的半导体衬底100上形成局部互连结构120。例如，局部互连结构120可以通过大马士革方法来完成，首先在完成器件制造的半导体衬底100上淀积一层ILD层110，厚度可以为100-300nm。未掺杂的氧化硅(SiO2)、 各种掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)等材料可以作为ILD层 210的构成材料。接下来是化学机械抛光、刻印、刻蚀和钨金属淀积，最后进行金属层抛光分步光刻、显影、刻蚀、清洗和电镀铜的方式来实现。其中所述局部互连结构120可以由铜或其他导电材料构成。然后在形成了局部互连结构120的半导体衬底上形成一层ILD210，厚度可以为 100-500nm。接下来，如图3所示，在图2所示的半导体结构上淀积多晶硅层310，作为下一级互连的硬掩模(Hard Mask, HM)。然后在多晶硅层310上涂覆光致抗蚀剂冊320，并且针对下一级互连对光致抗蚀剂冊320进行构图。除了多晶硅之外，也可以采用其它的材料作为硬掩模，本领域技术人员可以根据实际需要选择。 如图4所示，使用图3中已构图的光致抗蚀剂作为掩模，通过干法刻蚀方法对多晶硅层310进行刻蚀，以形成作为下一级互连的硬掩模。干法刻蚀方法可以是反应离子刻蚀 RIE0这里将刻蚀后形成的多晶硅层310的图案成为第一掩模图案，用于定义出上过孔的宽度。然后去除作为硬掩模的已构图多晶硅层310上的光致抗蚀剂冊320。如图5所示，在作为硬掩模的多晶硅层310上涂覆新的一层光致抗蚀剂。对光致抗蚀剂进行曝光、显影和去除，形成图案化的光致抗蚀剂ra330，用作自对准通孔叠层的光刻胶掩模。光致抗蚀剂ra330构图后形成的图案称为第二掩模图案，用于定义出下过孔的宽度。然后，使用对多晶硅具有选择性的RIE刻蚀，将ILD层210刻蚀到一半或其他深度。 例如，刻蚀深度可以依赖于通孔金属塞工艺的要求。然后如图6所示，去除图5中所示的光致抗蚀剂PR330。然后淀积侧墙材料228 (5-50nm用于形成过孔侧墙。侧墙材料2 可以由 SiO2, Si3N4, SiON, SiOF, SiCOH, SiO, SiCO, SiCON中的任一种形成，或者还可以采用其他材料。应该理解的是，所淀积的过孔侧墙材料无需填满整个通孔，只要满足形成过孔侧墙所需要的厚度即可。如图7所示，对图6工艺中的侧墙材料2 进行RIE刻蚀(RIE刻蚀的掩模步骤)。 在ILD层210的侧壁上形成了如图7所示的过孔侧墙224。如图8所示，进一步在图7工艺所得到的结构上形成光致抗蚀剂PR340，用于进行过孔刻蚀。在光致抗蚀剂PR340和过孔侧墙224的共同掩模作用下，通过使用RIE对ILD 层210进一步刻蚀，直到达到互连120的位置，从而暴露出互连120的上表面，得到图9所示的结构，从而形成了下过孔223。如图10所示，去除光致抗蚀剂冊340，并且使用多晶硅310(第一掩模图案)作为掩模，继续使用RIE对ILD层210进行刻蚀，得到图10所示的上过孔222。上过孔222和下过孔223共同形成了过孔221。可见通过过孔侧墙技术，在保证通孔自对准的前提下，还实现了不同的通孔尺寸。最后，使用传统方法形成如图11所示的通孔叠层。例如，形成绝缘层225，在绝缘层围绕的空间内形成导电塞226。如图12所示，导电塞可以进一步包括阻挡层227和在阻挡层围绕的空间内形成的导电材料228。进行CMP抛光并停止在ILD层210处。在进行CMP 的同时，也一起去除了多晶硅硬掩模310。由此，可以得到根据本发明第一实施例的半导体结构。接下来，将结合图2 4、图13 18，对根据本发明第二实施例的半导体结构制造方法的各个步骤进行详细描述。为了简便起见，省略了根据本发明第二实施例的制作步骤中与第一实施例中相同的工艺步骤，在描述具体步骤时参考第一实施例的附图。首先，执行与本发明第一实施例的图2 4所示工艺步骤类似的工艺步骤。也就是说，在包括IC器件(未示出)的半导体衬底100上形成局部互连结构120。在局部互连结构120上淀积层间电介质ILD 210。淀积多晶硅310，作为下一级互连的硬掩模。然后在多晶硅层310上涂覆光致抗蚀剂冊320，并且针对下一级互连对光致抗蚀剂PR320进行构图。使用已构图的光致抗蚀剂作为掩模，通过干法刻蚀方法对多晶硅310进行刻蚀，以形成作为下一级互连的硬掩模。然后，去除作为硬掩模的已构图多晶硅层310上的光致抗蚀剂 PR 320。构图后形成的光致抗蚀剂310作为第一掩模图案，用于定义上过孔的宽度。接下来，如图13所示，采用自对准通孔的另一个光致抗蚀剂层冊330进行构图。 光致抗蚀剂330称为第二图案掩模，用于定义出下过孔的宽度。然后采用第二图案掩模，使用反应离子刻蚀RIE将ILD层210刻蚀到所需要连接的局部互连结构120处，暴露出所需要连接的局部互连连接120的上表面，从而形成了下过孔223。然后，如图14所示，去除光致抗蚀剂层PR330，然后淀积侧墙材料208 (5-50nm)，例如氮化物或低k材料。应该注意的是，所淀积的侧墙材料208并没有填满整个通孔，而是填充通孔的一部分。然后，对侧墙材料进行RIE，以便在层间电介质层210的侧壁上而不是硬掩模上形成过孔侧墙204，得到如图15所示的结构。通过对侧墙材料208的RIE刻蚀，暴露出需要连接的局部互连结构120的上表面。接下来，如图15所示，以多晶硅层310 (第一图案掩模)作为硬掩模，通过RIE对层间介质层210进行刻蚀，得到上过孔222，形成了如图16的结构。上过孔222和下过孔 223形成了过孔221。在图16所示结构的基础上，使用传统方法形成如图17所示的结构。例如，形成绝缘层225，形成导电塞226、进行CMP抛光，并且CMP抛光在层间介质层210处停止。在进行 CMP的同时，也一起去除了多晶硅层310。由此，可以得到根据本发明第二实施例的半导体结构。如图18所示，导电塞2 可以进一步包括阻挡层227和导电材料2观。现有技术中自对准通孔的工艺问题在于通孔过大，很容易与局部互连结构之间形成短路，而根据本发明实施例的自对准通孔叠层结构避免了现有技术中的缺陷，可以实现具有可变通孔尺寸的通孔叠层。至此已经结合优选实施例对本发明进行了描述。应该理解，本领域技术人员在不脱离本发明的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本发明的范围不局限于上述特定实施例，而应由所附权利要求所限定。
权利要求
1.一种半导体结构，包括 半导体衬底；局部互连结构，与所述半导体衬底连接； 通孔叠层结构，与所述局部互连结构电连接； 其中，所述通孔叠层结构包括过孔，所述过孔包括上过孔和下过孔，所述上过孔的宽度大于所述下过孔的宽度； 过孔侧墙，紧邻所述下过孔的内壁形成； 绝缘层，覆盖所述过孔和过孔侧墙的表面形成；导电塞，形成于所述绝缘层围成的空间内，并与所述局部互连结构电连接。
2.根据权利要求1所述的半导体结构，其中，所述过孔侧墙的厚度为5-lOOnm。
3.根据权利要求1所述的半导体结构，其中，所述过孔的底部宽度为30-500nm。
4.根据权利要求1所述的半导体结构，其中，所述过孔侧墙紧邻所述过孔底部的内壁形成。
5.根据权利要求1所述的半导体结构，其中，从所述过孔侧墙往下，所述导电塞的宽度与所述过孔侧墙的内壁相齐。
6.根据权利要求1所述的半导体结构，其中，所述过孔侧墙由Si02、Si3N4、Si0N、Si0F、 SiCOH、SiO、SiCO、SiCON 中的任一种形成。
7.根据权利要求1所述的半导体结构，其中，所述导电塞进一步包括阻挡层和导电材料；所述阻挡层覆盖所述绝缘层的表面，所述导电材料形成于所述阻挡层围成的空间内。
8.根据权利要求7所述的半导体结构，其中，所述阻挡层由TiN、TaN,Ta、Ti、TiSiN, TaSiN, Tiff, WN或Ru中的一种或多种的组合形成。
9.根据权利要求7所述的半导体结构，其中，所述导电材料由W、Al、Cu、TiAl中的任一种形成。
10.根据权利要求1至9中任一项所述的半导体结构，其中，所述过孔是通过自对准方式形成的。
11.一种半导体结构的制造方法，包括以下步骤提供半导体衬底，所述半导体衬底上形成有局部互连结构； 形成下过孔和过孔侧墙； 形成上过孔；覆盖所述下过孔、上过孔以及过孔侧墙形成绝缘层； 在所述绝缘层围绕的空间内形成导电塞；其中，所述上过孔和下过孔形成过孔，所述导电塞与所述局部互连结构电连接。
12.根据权利要求11所述的方法，其中，形成下过孔和过孔侧墙包括 在所述局部互连结构上形成介质层；在所述介质层上采用第一掩模图案限定出需要形成的上过孔的宽度； 采用第二掩模图案限定出需要形成的下过孔的宽度；以所述第二掩模图案为掩模，向下刻蚀所述介质层至所述局部互连结构，从而自对准形成与所述局部互连结构连通的下过孔； 沿所述下过孔底部的内壁形成过孔侧墙。
13.根据权利要求11所述的方法，其中，形成下过孔和过孔侧墙包括 在所述局部互连结构上形成介质层；在所述介质层上采用第一掩模图案限定出需要形成的上过孔的宽度； 采用第二掩模图案限定出需要形成的下过孔的宽度；以所述第二掩模图案为掩模，向下刻蚀所述介质层从而自对准形成下过孔的一部分； 沿所述下过孔的一部分的底部内壁形成过孔侧墙；以所述过孔侧墙为掩模，进一步刻蚀所述介质层至所述局部互连结构，从而完成下过孔的形成。
14.根据权利要求12或13所述的方法，其中，所述形成上过孔包括 去除所述第二掩模图案；以所述第一掩模图案为掩模向下刻蚀所述介质层从而自对准形成上过孔；其中，所述上过孔与下过孔连通。
15.根据权利要求11 13中任一项所述的方法，其中，所述导电塞的形成包括 覆盖所述绝缘层的表面形成阻挡层；在所述阻挡层围成的空间内形成导电材料。
全文摘要
本发明公开了一种半导体结构及其制造方法，该半导体结构包括半导体衬底；局部互连结构，与所述半导体衬底连接；通孔叠层结构，与所述局部互连结构电连接；其中，所述通孔叠层结构包括过孔，所述过孔包括上过孔和下过孔，所述上过孔的宽度大于所述下过孔的宽度；过孔侧墙，紧邻所述下过孔的内壁形成；绝缘层，覆盖所述过孔和过孔侧墙的表面形成；导电塞，形成于所述绝缘层围成的空间内，并与所述局部互连结构电连接。本发明适用于半导体制造中的通孔叠层制造。
文档编号H01L23/528GK102339813SQ201010232060
公开日2012年2月1日 申请日期2010年7月14日 优先权日2010年7月14日
发明者尹海洲, 朱慧珑, 骆志炯 申请人:中国科学院微电子研究所