专利名称：Mosfet结构及其制作方法
技术领域：
本申请一般地涉及半导体器件及其制作领域，更为具体地，涉及一种MOSFET (金属氧化物半导体场效应晶体管)结构及其制作方法。
背景技术：
随着半导体技术的发展，晶体管尺寸不断缩小，器件和系统的速度随之提高。在这种尺寸减小的晶体管中，栅介质层例如S^2的厚度也随之变薄。然而，当S^2的厚度薄到一定程度时，其将不再能很好地起到绝缘的作用，容易产生从栅极到有源区的漏电流。这使得器件性能极大恶化。为此，替代常规的SiO2/多晶硅的栅堆叠，提出了高k材料/金属的栅堆叠结构。所谓高k材料是指介电常数k大于3. 9的材料。例如，高k材料可以包括Hf02、HfSi0、HfSi0N、 HfTaO, HfTiO, HfZrOai2O3或La2O3等。通过使用这种高k材料作为栅介质层，可以极大程度上克服上述漏电流问题。在现有技术中已经知道，在作为栅介质层的材料中加入La等材料，将能够有效地降低晶体管的阈值电压(Vt)，这有助于改善器件性能。然而，La等材料的这种降低阈值电压Vt的有效性受到多种因素的影响。例如，在参考文献1(M. Inoue et al, "Impact ofArea Scaling onThreshold Voltage Lowering in La-Containing High-k/Metal GateNMOSFETs Fabricated on(100)and(110)Si2009Symposium on VLSITechnology Digest ofTechnical Papers，pp. 40-41)中，对La的这种有效性进行了详细的研究，发现存在着较强的窄宽度效应(即，栅极宽度越窄，La的有效性越低)和角效应(即，沟道区的圆角影响La的有效性)。随着沟道不断变窄，栅介质层的有效性在沟道区的范围内受到影响。因此有必要进一步采取其他措施，以便有效应对阈值电压Vt的降低。
发明内容
鉴于上述问题，本发明的目的在于提供一种金属氧化物半导体场效应晶体管 (MOSFET)结构及其制作方法，该MOSFET能够减小阈值电压(Vt)沿沟道长度和宽度方向的变化，从而改善器件性能。根据本发明的一个方面，提供了一种金属氧化物半导体场效应晶体管(MOSFET)， 包括半导体衬底；栅堆叠，位于半导体衬底上，栅堆叠包括在半导体衬底上依次形成的高 k栅介质层和栅极导体层；第一侧墙，至少环绕高k栅介质层的外侧，并由含La氧化物形成；第二侧墙，环绕栅堆叠和第一侧墙的外侧，并比第一侧墙高。可选地，第一侧墙可以高于栅介质层并低于栅堆叠，如果这种含La的氧化物材料形成在整个栅堆叠外围将会导致栅极寄生电容过大。因而，优选地，第一侧墙比栅介质层高出的高度小于等于10nm。优选地，高k 栅介质层包括 Hf02、HfSi0、HfSi0N、HfTa0、HfTi0、Hf7r0、Al203、La203、ZrO2, LaAlO和TW2中任一种或多种的组合。其中，含La氧化物包括La203、LaAlO, LaHfO, LaZrO中任一种或多种的组合。优选地，第一侧墙的厚度小于等于5nm ；第二侧墙可以由氮化物形成。第二侧墙的外侧还可以包括第三侧墙，即第二侧墙位于第一侧墙和第三侧墙之间。第三侧墙可以为氧化物、氮化物或低k材料形成。低k材料可以为Si02、SiOF, SiCOH、 SiO和SiCO中的任一种或多种的组合。根据本发明的另一方面，提供了一种制作金属氧化物半导体场效应晶体管 (MOSFET)的方法，包括提供半导体衬底；在半导体衬底上依次形成高k栅介质层和栅极导体层，对高k栅介质层和栅极导体层进行图案化以形成栅堆叠；形成至少环绕高k栅介质层外侧的第一侧墙，第一侧墙由含La氧化物形成，形成环绕栅堆叠和第一侧墙外侧的第二侧墙，第二侧墙比第一侧墙高。其中，形成第一侧墙的步骤可以包括淀积第一氧化物层；刻蚀第一氧化物层以形成环绕栅堆叠的预备第一侧墙；以及进一步刻蚀该预备第一侧墙，以形成至少环绕高k 栅介质层外侧的第一侧墙。该第一氧化物层包括含La氧化物。含La氧化物可以为La203、LaA10、LaHf0、LaZrO 中任一种或多种的组合。为了避免栅极寄生电容过大，在进一步刻蚀后，第一侧墙的高度比栅介质层高出的高度不大于10nm。形成第二侧墙的步骤可以包括淀积第二氧化物层，并刻蚀第二氧化物层以环绕栅堆叠和第一侧墙的外侧形成第二侧墙。优选地，在形成第二侧墙之后，该方法进一步包括淀积第三氧化物层、氮化物层或低k材料层，并刻蚀第三氧化物层、氮化物层或低k材料层以环绕第二侧墙的外侧形成第三侧墙。其中低k材料包括Si02、SiOF, SiCOH、SiO和SiCO中的任一种或多种的组合。根据本发明的实施例，在栅极侧墙中加入了一层由含La氧化物形成的第一侧墙， 由于La元素向栅介质层中扩散，因此能够有效降低晶体管的阈值电压Vt，并且该第一侧墙的高度较低，也避免了栅极寄生电容过大的结果。
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和有点将更为清楚，在附图中图1-5示出了根据本发明一个实施例的制作MOSFET的流程中部分阶段的示意截面图；图6示出了根据本发明另一个实施例的MOSFET器件结构的示意截面图。
具体实施例方式以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。在附图中示出了根据本发明实施例的半导体器件的截面图。这些图并非是按比例
5绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。图1-5示出了根据本发明一个实施例的制作金属氧化物半导体场效应晶体管 (MOSFET)的流程中部分阶段的示意截面图。优选地，首先如图1所示，在半导体衬底1001中形成浅沟槽隔离(STI) 1002，以隔离各单独的器件区域。STI 1002例如可以通过在半导体衬底1001中蚀刻出浅槽并淀积 SiO2或其他介质材料形成。接着，在半导体衬底1001上形成晶体管结构的栅堆叠100A、IOOB0在此，示出了两个晶体管结构。但是，本领域普通技术人员应当理解，本发明不限于此，可以仅存在单个晶体管结构，或者存在三个乃至更多晶体管结构；而且所示两个晶体管结构的位置关系也不限于图中所示。栅堆叠100AU00B例如分别包括高k材料层1003、栅极金属层1004 ；优选地，还可以包括多晶硅层1005。本发明实施例中所举的栅极导体层包括栅极金属层1004/多晶硅层 1005的叠层结构。在本发明其他的实施例中，栅极金属层可以包括功函数金属层。栅极导体层可以包括其他的结构，例如，多晶硅上可以形成NiSi等结构来减小栅电阻。这种栅堆叠100AU00B可以通过多种方式来形成。具体地，例如可以在衬底上依次淀积高k材料的栅介质层、栅极金属层以及可选的多晶硅或非晶硅层。例如，高k材料可以包括Hf02、HfSiO、 HfSi0N、HfTa0、HfTi0、HfZr0、Al203、La203、Zr02、LaA10 和 11 中的任一种或多种，厚度例如为 l-5nm。栅极金属层例如可以包括 TaN、Ta2C、HfN、HfC、TiC、TiN、MoN、MoC、TaTbN、TaErN、 TaYbN, TaSiN, TaAlN, TiAlN, TaHfN, TiHfN, HfSiN, MoSiN, MoAIN、Mo、Ru、RuO2、RuTax, NiTax 等，厚度例如可以为10-20nm。可选的多晶硅或非晶硅层厚度例如为50-100nm。然后，对淀积的各层进行构图，以形成栅堆叠。然后例如可以进行延伸区注入，从而在栅堆叠的两侧形成源/漏延伸区(SDE)， SDE在沟道两端形成的浅结有利于抑制短沟道效应。接着，如图2所示，在半导体衬底1001包括栅堆叠100AU00B上淀积含La氧化物层1006，例如厚度约为3-5nm，材料例如为La203、LaAW、LaHf0、LaZrO中任一种或多种的组合。在此所说的“淀积”可以包括各种淀积材料的方式，例如包括但不限于CVD(化学气相淀积)、分子束外延(MBE)、蒸镀等。随后，如图3所示，采用侧墙形成的常规方法，对所淀积的含La氧化物层1006进行构图，例如通过RIE (反应离子刻蚀)等干法刻蚀，使得该含La氧化物层形成预备第一侧墙1006'。为了得到本发明的实施例需要的第一侧墙，则需要进一步对预备第一侧墙 1006'进行反应离子刻蚀或其它刻蚀，使得预备第一侧墙仅保留环绕着高k材料层1003和栅极金属层1004的部分，如图4所示，从而构成第一侧墙1006"。本发明的实施例并不局限与此，在上述步骤中，还可以再进一步刻蚀，直至La氧化物层仅保留在栅介质层的外围， 即得到的第一侧墙与栅介质层几乎同高。由于第一侧墙采用高k介质材料形成，容易引起栅极的寄生电容过大。第一侧墙越低，栅极的寄生电容越小，但也不宜过低，否则将影响到对栅介质层完全覆盖。本发明的实施例可以选择第一侧墙的高度高于栅介质层，并低于整个栅堆叠的高度。更优选地，第一侧墙1006"高出栅介质层1003的高度不超过lOnm，以便既满足对栅介质层中La元素补充，同时也不至于导致栅极寄生电容的增大。接着进一步形成其他的侧墙部分，如第二侧墙1007、第三侧墙1008。在此，如图5 所示，第二侧墙和第三侧墙覆盖栅堆叠的整个高度范围。具体地，例如可以在形成了第一侧墙的半导体衬底1001上淀积另一氧化物层，例如SiO2,并采用干法刻蚀该氧化物层，从而在第一侧墙1006'的外侧形成第二侧墙1007。接着在形成了第二侧墙1007的外壁上淀积氮化物层，例如Si3N4，对该氮化物层进行刻蚀以在第二侧墙1007的外侧形成第三侧墙1008。 形成侧墙的方法在现有技术中是已知的，在此不再赘述。可以选择是否形成第三侧墙1008，该侧墙不是必须的。如果不形成第三侧墙，那么形成的结构如图6所示，包括第一侧墙和第二侧墙。一般地，第一侧墙的厚度可以为l-5nm，第二侧墙为氧化物，厚度为3-lOnm，第三侧墙可以为氧化物、氮化物或低k介质材料，例如Si02、SiOF, SiCOH、SiO和SiCO中的任一种或多种的组合，厚度约为10-50nm。在只有第一侧墙和第二侧墙的情况下，第二侧墙厚度可以适当增大，例如可以为 20-50nm。形成各侧墙之后，以栅堆叠100AU00B为掩模，进行源/漏区注入，以形成源/漏区，如图5中虚线所示。由于这种源/漏区的形成与本发明的主旨并无直接关联，在此省略了对其的详细描述。最终，得到了图5所示的根据本发明一个实施例的MOSFET结构。具体地，如图5 所示，该MOSFET包括半导体衬底1001 ；在半导体衬底1001上形成的栅堆叠，栅堆叠包括栅介质层1003、栅极导体层(在此，包括栅极金属层1004和多晶硅/非晶硅层1005)；以及侧墙，至少环绕栅介质层1003外侧的第一侧墙1006"、环绕栅堆叠以及第一侧墙1006"的第二侧墙1007、以及可选的环绕第二侧墙的第三侧墙1008。在图4所示的实施例中，第一侧墙1006〃围绕栅介质层1003和栅极金属层1004 的外侧形成，而对于本发明的实施例来说，第一侧墙1006"的高度可以等于或高于栅介质层1003，但低于第二侧墙的高度，或者说比整个栅堆叠低。更优选地，第一侧墙1006"比栅介质层1003高出的高度不超过lOnm。采用这样的选择，第一侧墙中的La元素能够扩散到栅介质层中，有利于器件Vt的调节，同时，第一侧墙较低不至于过于增大栅极寄生电容。在图5所示的实施例中，栅极导体层由金属/多晶硅叠层形成，对于本发明的其他实施例来说，也可能具有不同栅极导体叠层结构，这些可以参照目前的常规技术。其中，栅介质层1003 可以包括 Hf02、HfSiO、HfSiON、HfTaO, HfTiO, HfZrO, A1203、 La203>ZrO2^LaAlO和TW2中的任一种或多种的组合，栅介质层1003厚度例如为l-5nm。第一侧墙1006 ‘‘厚度优选为小于等于5nm，可以由含La氧化物形成，例如La203、LaAW、LaHfO、 LaZrO中任一种或多种的组合。第二侧墙的厚度约为3-lOnm，由氧化物形成，例如Si02、 SiOF、SiCOH、SiO、SiCO等。第三侧墙的厚度约为10-50nm，可以是氮化物、氧化物或低k介质材料，例如Si3N4、SiO2, SiOF、SiCOH、SiO或SiCO等或者是它们的组合。根据本发明另一实施例的MOSFET如图6所示，与图5的结构不同的是，栅堆叠的两侧只包括第一侧墙1006〃和第二侧墙1007。对于采用高k栅介质层的MOSFET来说，沟道越窄，栅介质层的有效性很容易受到影响，尤其是在沟道的边缘。本发明的实施例在栅堆叠的外侧形成了含La氧化物形成的第一侧墙1006"，部分La元素扩散到栅介质层中，能够有效降低晶体管的阈值电压Vt，改善器件的性能。优选地，还可以在栅介质层1003中引入La2O3，以便降低最终形成的晶体管结构的阈值电压(Vt)。并且第一侧墙的高度等于或高于栅介质层的高度，但低于整个栅堆叠高度，因此能够避免栅极寄生电容的过度增大。在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。 不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
权利要求
1.一种金属氧化物半导体场效应晶体管，包括 半导体衬底；栅堆叠，位于所述半导体衬底上，所述栅堆叠包括在半导体衬底上依次形成的高k栅介质层和栅极导体层；第一侧墙，至少环绕所述高k栅介质层的外侧，并由含La氧化物形成；以及第二侧墙，环绕所述栅堆叠和第一侧墙的外侧，并比所述第一侧墙高。
2.如权利要求1所述的晶体管，其中，所述第一侧墙比所述栅介质层高，且比所述栅堆叠低。
3.如权利要求2所述的晶体管，其中，所述第一侧墙比栅介质层高出的高度小于等于 IOnm0
4.如权利要求1所述的晶体管，其中，所述高k栅介质层包括Hf02、HfSiO、HfSiON、 HfTaO, HfTiO, HfZrO, A1203、La2O3, ZrO2, LaAlO 和 11 中任一种或多种的组合。
5.如权利要求1所述的晶体管，其中，所述含La氧化物包括La203、LaAW、LaHf0、LaZr0 中任一种或多种的组合。
6.如权利要求1所述的晶体管，其中，所述第一侧墙的厚度小于等于5nm。
7.如权利要求1所述的晶体管，其中，所述第二侧墙由氧化物形成。
8.如权利要求1至7中任一项所述的晶体管，进一步包括环绕所述第二侧墙的第三侧掉丄回ο
9.如权利要求8所述的晶体管，其中，所述第三侧墙由氧化物、氮化物或低k材料形成。
10.如权利要求9所述的晶体管，其中，所述低k材料包括=SiO2,SiOF、SiCOH, SiO和 SiCO中的任一种或多种的组合。
11.一种制作金属氧化物半导体场效应晶体管的方法，包括 提供半导体衬底；在所述半导体衬底上依次形成高k栅介质层和栅极导体层，对所述高k栅介质层和栅极导体层进行图案化以形成栅堆叠；形成至少环绕所述高k栅介质层外侧的第一侧墙，所述第一侧墙由含La氧化物形成；以及形成环绕所述栅堆叠和第一侧墙外侧的第二侧墙，所述第二侧墙比第一侧墙高。
12.如权利要求11所述的方法，其中，形成第一侧墙的步骤包括 淀积第一氧化物层，所述第一氧化物层包括含La氧化物；刻蚀所述第一氧化物层以形成环绕所述栅堆叠的预备第一侧墙；以及进一步刻蚀所述预备第一侧墙，以形成至少环绕所述高k栅介质层外侧的第一侧墙。
13.如权利要求12所述的方法，其中，进一步刻蚀后，所述第一侧墙的高度比栅介质层高出的高度小于等于10nm。
14.如权利要求12所述的方法，其中所述含La氧化物为La203、LaAW、LaHfCKLaZrO中任一种或多种的组合。
15.如权利要求11所述的方法，其中，形成第二侧墙的步骤包括 淀积第二氧化物层；以及刻蚀所述第二氧化物层以环绕栅堆叠和第一侧墙的外侧形成第二侧墙。
16.如权利要求11至15中任一项所述的方法，在形成第二侧墙之后，该方法进一步包括淀积第三氧化物层、氮化物层或低k材料层，并刻蚀所述第三氧化物层、氮化物层或低 k材料层以环绕所述第二侧墙的外侧形成第三侧墙。
17.如权利要求16所述的方法，其中所述低k材料包括Si02、Si0F、SiC0H、Si0和SiCO 中的任一种或多种的组合。
全文摘要
本申请公开了一种MOSFET结构及其制作方法。该MOSFET结构包括半导体衬底；栅堆叠，位于所述半导体衬底上，所述栅堆叠包括在半导体衬底上依次形成的高k栅介质层和栅极导体层；第一侧墙，至少环绕所述高k栅介质层的外侧，并由含La氧化物形成；第二侧墙，环绕所述栅堆叠和第一侧墙的外侧，并比所述第一侧墙高。本发明的实施例适用于集成电路制造。
文档编号H01L29/51GK102347357SQ20101024272
公开日2012年2月8日 申请日期2010年7月30日 优先权日2010年7月30日
发明者尹海洲, 朱慧珑, 骆志炯 申请人:中国科学院微电子研究所