专利名称：半导体器件结构及其制造方法
技术领域：
本发明涉及半导体设计及制造技术领域，特别涉及一种能够增强沟道应力的半导体器件结构及其制造方法。
背景技术：
随着半导体器件结构的不断缩小，沟道区载流子的迁移率受到很大的影响。为了能够改善沟道区载流子的迁移率，一种常用的办法就是利用应力工程，例如可以在源/漏区结构或器件结构上方的层间介质层中施加应力。对于pM0SFET(p型金属氧化物半导体场效应晶体管)需要在沟道区中施加压应力，对于nM0SFET(n型金属氧化物半导体场效应晶体管)需要在沟道区中施加拉应力。现有技术中，在沟道区中施加应力的常规方式如图1所示在形成栅堆叠100、源 /漏区200以及其上的金属硅化物(图中未示出)之后，依次淀积应力氮化物层300和其它介质层400(例如氧化物层)。其中，对于pMOSFET，应力氮化物层300具有压应力，对于 nMOSFET，应力氮化物层300具有拉应力，从而能够分别对pMOSFET的沟道两侧施加压应力或者对nMOSFET的沟道两侧施加拉应力。可以通过控制淀积过程的工艺参数形成氮化物层的应力。然后刻蚀氧化物层400和应力氮化物层300至金属硅化物以形成接触孔，接着在接触孔中填充金属或其它导电材料以形成金属塞500。现有技术的问题在于，形成金属塞的过程会导致预先形成的应力氮化物层内部的应力削弱或完全损耗，而且，随着栅堆叠的高度和间距的减小，这种应力损耗效应会越来越明显。
发明内容
本发明的目的旨在至少解决上述技术问题之一，特别是解决先形成的应力氮化物层的内部应力由于后续金属塞的形成而被削弱的问题。为达到上述目的，本发明一方面提出了一种半导体器件结构，包括半导体衬底； 沟道区，形成于半导体衬底上；栅极区，形成于沟道区上；源/漏区，形成于沟道区两侧；金属塞，与栅极区或源/漏区接触；介质层，围绕金属塞形成，并且从金属塞的底部到顶部，介质层是一次成型的。优选地，介质层的材料具有应力，例如对于pMOSFET，介质层具有压应力，对于 nMOSFET，介质层具有拉应力。介质层的材料可以包括应力氮化物。优选地，介质层的材料可以包括低1^介质材料，例如可以是5102、510 、510)!1、5土0、 SiCO, SiCON, SiON, PSG和BPSG中的一种或多种的组合。可选地，源/漏区嵌入于半导体衬底形成；或源/漏区为提升型源/漏区(raised S/D)。对于pMOSFET，源/漏区可以由SiGe形成，对于nMOSFET，源/漏区可以由Si:C形成。优选地，其中栅极区的外侧与介质层直接接触，能够减小栅极寄生电容。在本发明的一个实施例中，只有源/漏区上与金属塞接触，并且所述金属塞与栅极区等高。因此本发明的实施例可以兼容双接触孔形成工艺。
本发明另一方面提出一种上述半导体器件结构的形成方法，包括以下步骤提供半导体衬底；在半导体衬底上形成栅极区以及栅极区外侧的侧墙；在栅极区的两侧形成源 /漏区；在半导体衬底上与栅极区或源/漏区对应形成金属塞；在半导体衬底上形成第一介质层，以使金属塞的底部到顶部被第一介质层环绕。优选地，栅极区由牺牲栅极形成；则在形成侧墙之后，方法进一步包括将牺牲栅极去除以在侧墙内形成开口 ；以及在开口中形成替代栅极。其中，在开口中形成替代栅极之前，可以进一步包括在开口中形成栅介质层。优选地，在半导体衬底上与所述栅极区和源/漏区对应形成金属塞包括在半导体衬底上形成第二介质层；在第二介质层中，与栅极区或源/漏区对应形成接触孔，并在接触孔内填充金属形成金属塞；将第二介质层去除。在本发明的一个实施例中，仅与源/漏区对应形成接触孔，在所述接触孔内填充金属形成金属塞，并且形成的接触孔与所述栅极区等高。因此本发明的实施例还可以兼容双接触孔形成工艺。形成第一介质层的方法可以包括采用等离子体增强化学气相淀积形成具有应力的第一介质层。对于pMOSFET，第一介质层具有压应力，对于nMOSFET，第一介质层具有拉应力。第一介质层的材料可以包括低k介质材料，例如可以是Si02、SiOF, SiCOH、SiO、 SiCO、SiCON、SiON、PSG和BPSG中的一种或多种的组合。其中形成源/漏区的方法可以包括在侧墙的外侧刻蚀半导体衬底形成凹槽； 以及在凹槽中外延形成源/漏区。其中，对于pMOSFET，源/漏区可以由SiGe形成，对于 nMOSFET，源/漏区可以由Si:C形成。可选地，可以形成提升型源/漏区。优选地，在去除牺牲层时，该方法可以进一步包括将栅极区外侧的侧墙去除，从而使得第一介质层与栅极外侧直接接触，能够减小栅极寄生电容。根据本发明实施例提出的半导体器件结构及其形成方法，环绕金属塞的绝缘介质是在形成金属塞后一次成型的，因此避免了先形成的应力层的内部应力被后续金属塞的形成工艺削弱或消灭的问题，从而能够大大改善半导体器件沟道区中的应力，提高载流子的迁移率。该方法也适用于具有提升源/漏极结构的MOSFET (金属氧化物半导体场效应晶体管)器件，并且能够与先栅(gate first)和后栅(gate last)工艺兼容。本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，本发明的附图是示意性的，因此并没有按比例绘制。其中图1为现有技术中半导体器件结构的示意图；图2-3为根据本发明一实施例得到的半导体器件结构示意图；图4-15为形成本发明实施例制造半导体器件结构的方法的中间步骤示意图。图16-17为根据本发明另一实施例得到的半导体器件结构示意图。
具体实施例方式下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。本发明提出了将接触孔和金属塞在牺牲层中形成，去除牺牲层之后再围绕金属塞淀积新的应力介质层的方法，避免了在常规工艺中由于先形成的应力介质层的内部应力被后续接触孔工艺削弱，从而能够改善沟道区两侧的应力，提高载流子的迁移率。以下以具体实施例的方式对本发明的上述思想进行介绍，需要说明的是以下实施例仅是本发明的优选实施方式，并非本发明仅能通过以下实施例实现，本领域技术人员能够基于本发明思想对以下实施例作出等同的修改或替换，这些等同的修改或替换均应包含在本发明的保护范围之内。具体地，以下将以CM0SFET(互补型金属氧化物半导体场效应晶体管)为例说明本发明的实施例，但应注意，只包括pMOSFET或只包括nMOSFET的器件也属于本发明的保护范围，对于通过本发明实施例的方法形成的其它的器件结构或者最终的器件结构落入本发明权利要求范围的，也属于本发明的实施例。图2为本发明实施例的CM0SFET结构示意图，该CM0SFET结构包括半导体衬底 1000 ；在半导体衬底1000上，以STI 1002 (浅沟槽隔离)分离的nMOSFET区102和pMOSFET 区104 ；沟道区1004，形成于半导体衬底1000上；栅极区1006，形成于沟道区1004上；源/ 漏区1008，形成于沟道区1004两侧；金属塞1010，与栅极区1006或源/漏区1008接触；介质层1012，围绕金属塞1010形成，并且从金属塞1010的底部到顶部，介质层1012是一次成型的。具体地，栅极区1006可以包括，栅介质层1014以及栅极导体层1016。栅极导体层 1016可以由多晶硅形成，或者由导体和多晶硅的叠层形成，本发明对此不做限制。源/漏区 1008和栅极导体层1016上可以包括金属硅化物1018，从而有利于减小器件的接触电阻。优选地，介质层1012的材料具有应力。例如对于pMOSFET，介质层具有压应力；对于nMOSFET，介质层具有拉应力。介质层的材料优选为应力氮化物。因此本发明的实施例能够适用于双应力膜工艺(dual stress linerprocess)，能够提高沟道区上载流子的迁移率，有效改善器件的性能。优选地，介质层1012的材料还可以为低k介质材料，例如包括Si02、Si0F、SiC0H、 SiO、SiCO、SiCON、Si0N、PSG和BPSG中的一种或多种的组合。低k介质材料有利于减小栅
极寄生电容。介质层1012的厚度优选为70_300nm。
6
可选地，源/漏区1008嵌入于半导体衬底1000形成；或者源/漏区1008也可以为提升型源/漏区(raised S/D)。对于pMOSFET，源/漏区1008可以由SiGe形成；对于 nMOSFET，源/漏区1008可以由Si:C形成。如图2所示，对于本发明的一个实施例，栅极区1006的外侧形成有侧墙1020。如图3所示，在本发明的另一个实施例中，其中栅极区1006的外侧与介质层1012 直接接触。本发明的实施例中将侧墙1020去除，从而栅极区1006能够直接与介质层1012 接触，本发明的实施例能够减小栅极寄生电容。以下将结合图4-15详细描述根据本发明实施例的上述半导体器件结构的制造方法。首先，如图4所示，提供半导体衬底1000。其中，衬底可以包括任何适合的半导体衬底材料，具体可以是但不限于硅、锗、锗化硅、SOI (绝缘体上硅)、碳化硅、砷化镓或者任何ΙΙΙ/ν族化合物半导体等。根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，衬底1000可以包括各种掺杂配置。此外，衬底1000可以可选地包括外延层，可以被应力改变以增强性能。接着，利用STI 1002将半导体衬底1000划分为nMOSFET区102和pMOSFET区104。 这里需要注意的是，对于独立形成pMOSFET或nMOSFET则不一定需要同时形成两个器件结构，单独的pMOSFET或nMOSFET也属于本发明的保护范围。图4仅为本发明的一个实施例。如图5所示，接着在半导体衬底1000上形成栅极区1004以及源/漏区1006。形成栅极区1004的方法可以是先在整个半导体器件结构上形成栅介质层1014，接着在栅介质层1014上形成栅极导体层1016。具体地，栅介质层1014可以为普通栅介质层，例如SiO2, 或高 k 栅介质层，例如，HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203、La2O3> ZrO2, LaAlO 中的任一种或多种的组合。栅极导体层1016可以是导电层和多晶硅形成，也可以仅由多晶硅形成，导电层的材料可以是Ti、Co、Ni、Al、W等金属或者合金，或任何其它栅电极材料。栅极区1004的组成可以参考任何现有的或将来可能的栅极组成，本发明对此不做限制。接着，在栅极导体层1016上涂覆光刻胶，对光刻胶进行图案化形成栅极图样，以图案化后的光刻胶为掩膜对栅极导体层1016和栅介质层1014进行刻蚀，从而形成如图6 所示的栅极区1006。本发明的实施例并不局限于此，参照图12-13，在这个步骤中也可以只刻蚀栅极导体层1016，在侧墙的刻蚀中才将栅介质层1014进行刻蚀。然后，对栅极两侧的半导体衬底1000进行源/漏延伸注入，可选地，还可以进行倾角离子注入形成晕环(Halo)注入区。这些步骤均为可选步骤，图6中未示出。接着，环绕栅极区1006形成栅极侧墙1020。具体地，先在整个半导体器件结构上形成一层介质层，例如可以是Si3N4，接着选择性刻蚀Si3N4，从而在栅极区1006两侧形成侧墙1020。侧墙1020 形成之后，在侧墙1020的外侧对半导体衬底1000进行重掺杂离子注入，从而形成源/漏区 1008。源/漏区1008形成之后，则在栅极区1006下方形成沟道区1004。形成源/漏区1008之后，优选地，在栅极导体层1016和源/漏区1008的上方形成金属硅化物接触1018。具体地，可以在整个半导体器件结构上形成一层金属，如W、Co、Ni 等，然后通过高温退火，使得这些金属与半导体衬底(例如Si)形成金属硅化物1018，之后将未反应的金属去除。金属硅化物1018有利于减小接触电阻。
本发明的实施例形成源/漏区的方法不限于此，可以在形成栅极区1006之后，及时形成栅极侧墙1020。如图7所示，在形成侧墙1020以后，以侧墙为界，向下刻蚀半导体衬底1000，从而形成凹槽1022。然后，如图8所示，以凹槽1022的底部和侧壁为晶源，外延生长源/漏区。对于PM0SFET，外延生长SiGe，从而能够给栅极区1006下方的沟道区1004提供压应力；对于nMOSFET，外延生长Si:C，从而能够给栅极区1006下方的沟道区1004提供拉应力。一般来说，SiGe中( 含量为20-70%，Si :C中C含量为0.5-2%。本发明的实施例对源/漏区的形成方式不做限制。在形成源/漏区后，在整个半导体衬底结构上形成一层牺牲层1024(也可称为第二介质层)，厚度约为70-300nm，如图9所示。牺牲层IOM的材料可以为低k介质材料，例如，Si02、Si0F、SiC0H、Si0、SiC0、SiC0N、Si0N、PSG、BPSG 中的任一种或其他材料。在本发明的实施例中，对牺牲层IOM的材料并不做特殊限定，任何能够实现本发明的材料都可以用于本发明，可以优选易于淀积也易于刻蚀的材料作为牺牲层IOM的材料。然后刻蚀牺牲层1024，从而在其中形成接触孔1026，并在接触孔10 中形成金属塞1010。金属塞1010可以由W、Al、Cu、Al、TiAl等材料或其它材料形成。接着，如图10所示，将牺牲层IOM去除，例如可以采用反应离子刻蚀(RIE)。如图11所示，在去除牺牲层IOM之后，重新在整个半导体结构上形成一层应力介质层或低k介质层作为层间介质层1012 (也可以称为第一介质层)。形成应力介质层的方法优选为等离子体增强化学气相淀积(Plasma-enhanced CVD)或者是其它淀积方式。层间介质层 1012 的材料可以包括 SiO2, SiOF、SiCOH, SiO, SiCO, SiCON, SiON, PSG、BPSG 中的任一种或其它材料，在本发明中，优选采用Si3N4。并且应力介质层环绕这些金属塞1010且贯穿金属塞的底部到顶部，即金属塞1010的底部到顶部，周围的应力介质材料是一次成型的。应力的性质可以通过形成过程中的工艺参数控制来实现。对于PM0SFET，层间介质层 1012具有压应力，从而能够给栅极区1006下方的沟道区1004提供压应力；对于nMOSFET， 层间介质层1012具有拉应力，从而能够给栅极区1006下方的沟道区1004提供拉应力。这样的双应力膜工艺能够大大提高沟道区中载流子的迁移率，改善器件性能。如图11所示，这样就完成了根据本发明实施例得到的一个半导体器件结构。此外，对于本发明的其他实施例来说，在去除牺牲层IOM时，可以进一步将侧墙 1020也去除，这样就形成了根据本发明实施例得到的另一半导体器件结构，具体结构如图 3所示。由于侧墙的去除，减小了栅极寄生电容。以下介绍通过后栅(替代栅)工艺实现本发明的方法。首先按照图4-5的过程形成半导体器件结构。其中栅极导体层1016可以选择多晶硅形成，作为牺牲栅使用。然后在栅极导体层1016上涂覆光刻胶，对光刻胶进行图案化形成栅极图样，以图案化后的光刻胶为掩膜对栅极导体层1016和栅介质层1014进行刻蚀， 从而形成图案化的栅极区。本发明的实施例并不局限于此，在这个步骤中也可以只刻蚀栅极导体层1016，形成图12所示的结构。接着，对栅极导体1016两侧的半导体衬底进行源/漏延伸注入，可选地还可以进行晕环(Halo)注入(图中未示出)。如图13所示，进一步形成侧墙1020，进行重掺杂形成源/漏区1008。在形成侧墙1020的过程中，刻蚀形成侧墙的同时将栅介质层1014也刻蚀。以上的步骤与图6-8描述的工艺可进行替换，本发明对此不做限制。
如图14所示，去除栅极导体层1016(牺牲栅)，从而在侧墙1020的内壁形成开口 1028。然后在开口 10 内重新形成栅极导体层1016，，例如可以由Ti、Co、Ni、Al、W等金属或者合金或其它材料形成。如果栅介质层1014不是由高k材料形成，则在形成栅极导体层1016，之前，可以进一步在开口 10 中先形成一层高k栅介质层1014，，例如，HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203、La2O3> ZrO2、LaAlO 中的任一种或多种的组合。这样就形成了如图15所示的结构。之后形成牺牲介质层、金属塞以及应力介质层的过程可以参考以上其它实施例所述，这里不再赘述。本发明的实施例还可以兼容双接触孔工艺。如图16所示，采用上述的方法，先在牺牲层种形成金属塞，然后去除牺牲层，重新形成应力层或低k层，从而在源/漏区上形成与栅极区1006同高的源/漏区的下金属塞1010。接着，如图17所示，再进一步淀积一层间介质层1028，并形成了与下金属塞1010对应的上金属塞1030。通过本发明提出的在半导体衬底上先形成牺牲层，在牺牲层中形成金属塞，然后去除牺牲层并形成应力介质层的方法，避免了先形成的应力层的内部应力被后续金属塞的形成工艺削弱的问题，从而能够增强沟道区两端的应力，提高载流子的迁移率。本发明的实施例可以采用低k介质材料作为层间介质层，或者去除侧墙，从而能够降低器件的栅极寄生电容。此外，该方法还可适用于具有提升源/漏极结构的CMOS器件，并且能够兼容后栅工艺。另外，该方法还可以运用在双重应力膜工艺中，大大改善器件的性能，从而使本发明的应用更为广泛。尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，应该知道本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种半导体器件结构，包括 半导体衬底；沟道区，形成于所述半导体衬底上； 栅极区，形成于所述沟道区上； 源/漏区，形成于所述沟道区两侧； 金属塞，与所述栅极区或源/漏区接触；介质层，围绕所述金属塞形成，并且从所述金属塞的底部到顶部，所述介质层是一次成型的。
2.根据权利要求1所述的半导体器件结构，其中，所述介质层的材料具有应力，对于 pMOSFET，所述介质层具有压应力，对于nMOSFET，所述介质层具有拉应力。
3.根据权利要求2所述的半导体器件结构，其中所述介质层的材料包括低k介质材料。
4.根据权利要求2所述的半导体器件结构，其中，所述介质层的材料包括应力氮化物。
5.根据权利要求1所述的半导体器件结构，其中，所述源/漏区嵌入于所述半导体衬底形成；或所述源/漏区为提升型源/漏区。
6.根据权利要求5所述的半导体器件结构，其中，对于pMOSFET，所述源/漏区由SiGe 形成，对于nMOSFET，所述源/漏区由Si:C形成。
7.根据权利要求1所述的半导体器件结构，其中，所述介质层的厚度为70-300nm。
8.根据权利要求1所述的半导体器件结构，其中，只有源/漏区上与金属塞接触，并且所述金属塞与栅极区等高。
9.根据权利要求1至8中任一项所述的半导体器件结构，其中所述栅极区的外侧与所述介质层直接接触。
10.一种半导体器件结构的制造方法，包括 提供半导体衬底；在所述半导体衬底上形成栅极区以及栅极区外侧的侧墙； 在所述栅极区的两侧形成源/漏区；在所述半导体衬底上与所述栅极区或源/漏区对应形成金属塞； 在所述半导体衬底上形成第一介质层，以使所述金属塞的底部到顶部被所述第一介质层环绕。
11.根据权利要求10所述的方法，其中，所述栅极区由牺牲栅极形成； 则在形成侧墙之后，所述方法进一步包括将所述牺牲栅极去除以在所述侧墙内形成开口 ；以及在所述开口中形成替代栅极。
12.根据权利要求11所述的方法，其中，在所述开口中形成替代栅极之前，所述方法进一步包括在所述开口中形成栅介质层。
13.根据权利要求10所述的方法，其中，在所述半导体衬底上与所述栅极区和源/漏区对应形成金属塞包括在所述半导体衬底上形成第二介质层；在所述第二介质层中，与所述栅极区或源/漏区对应形成接触孔，并在所述接触孔内填充金属形成金属塞；将所述第二介质层去除。
14.根据权利要求13所述的方法，其中，仅与源/漏区对应形成接触孔，在所述接触孔内填充金属形成金属塞，并且形成的接触孔与所述栅极区等高。
15.根据权利要求13所述的方法，其中所述形成第一介质层包括 采用等离子体增强化学气相淀积形成具有应力的第一介质层。
16.根据权利要求10所述的方法，其中，对于pMOSFET，所述第一介质层具有压应力，对于nMOSFET，所述第一介质层具有拉应力。
17.根据权利要求10所述的方法，其中所述第一介质层的材料包括低k介质材料。
18.根据权利要求10所述的方法，其中形成源/漏区的方法包括 在所述侧墙的外侧刻蚀所述半导体衬底形成凹槽；以及在所述凹槽中外延形成源/漏区。
19.根据权利要求10所述的方法，其中，对于pMOSFET，所述源/漏区由SiGe形成，对于nMOSFET，所述源/漏区由Si:C形成。
20.根据权利要求10所述的方法，其中形成的源/漏区为提升型。
21.根据权利要求10至20中任一项所述的方法，在去除所述牺牲层时，所述方法进一步包括将所述栅极区外侧的侧墙去除。
全文摘要
本发明提出一种半导体器件结构及其制造方法，该半导体器件结构，包括半导体衬底；沟道区，形成于所述半导体衬底上；栅极区，形成于所述沟道区上；源/漏区，形成于所述沟道区两侧；金属塞，与所述栅极区或源/漏区接触；介质层，围绕所述金属塞形成，并且从所述金属塞的底部到顶部，所述介质层是一次成型的。本发明的实施例适用于增强器件的沟道应力，并且减少器件的寄生电容。
文档编号H01L29/78GK102347358SQ20101024272
公开日2012年2月8日 申请日期2010年7月30日 优先权日2010年7月30日
发明者梁擎擎, 钟汇才 申请人:中国科学院微电子研究所