专利名称：非易失性存储器件及其制造方法
技术领域：
本发明的示例性实施例涉及非易失性存储器件，更具体而言，涉及三维非易失性存储器件及其制造方法。
背景技术：
在具有诸如三维闪存的U形非易失性存储器件的存储串结构中，源选择栅和漏选择栅形成在存储串之上。相比于其中将选择栅形成在存储串之上和之下的垂直串结构，就器件特征而言，这种U形存储串是期望的。为了操作这种U形存储串，使用晶体管来使选择栅与底部电耦合。所述晶体管被称为管沟道晶体管(Pipe Channel Transistor).经由源极和漏极而彼此耦合的两个串通过管沟道晶体管彼此电耦合。为了使这两个串彼此电耦合，需要使管沟道晶体管导通。图1是描述现有的三维非易失性存储器件的截面图。参见图1，在底部衬底11上形成管栅(Pipe Gate) 12。底部衬底11具有半导体衬底和绝缘层层叠的结构。刻蚀管栅12，以形成管栅孔12A。在管栅12上形成存储串。存储串包括第一串MSl和第二串MS2。第一串MSl和第二串MS2分别包括多个存储单元。第一串MSl经由管沟道17B与第二串MS2耦合。第一串MSl和第二串MS2包括第一绝缘层13和控制栅电极14。第一绝缘层13和控制栅电极 14被交替地层叠多次。存储串包括经由管沟道孔12A彼此耦合的一对单元沟道孔15。由单元沟道孔15和管沟道孔12A形成基本U形的串结构，第一串MSl的多个存储单元彼此串联耦合，第二串MS2的多个存储单元彼此串联耦合。存储层16、单元沟道17A和第二绝缘层 19填充单元沟道孔15。存储层16、管沟道17B和第二绝缘层19填充管沟道孔12A。存储层16通过层叠阻挡层、电荷陷阱层和隧穿绝缘层形成。通过缝隙18将每个串的控制栅电极14彼此分隔开，并且第三绝缘层20填充缝隙18。在图1中，通过管栅12和管沟道17B在存储串下方形成管沟道晶体管(PC Tr)。 为了形成管栅12，可以进行沉积多晶硅层的工艺、形成沟槽和牺牲层(氮化物层)的工艺、 以及化学机械抛光(CMP)工艺等。在CMP工艺中，可以进行利用多晶硅层作为停止层的氮化硅层CMP工艺，或者进行利用氮化硅层作为停止层的多晶硅CMP工艺。然而，由于这些CMP 工艺难以确保均勻度和再现性，因此可能难以将这些CMP工艺应用于大规模生产。此外，由于难以利用金属栅作为管沟道晶体管的管栅12，因此将N+掺杂多晶硅用于管栅12。避免使用金属栅是因为难以进行随后的单元形成工艺。管栅12在编程或读取操作时是导通的。然而，当管栅12导通时，存储串的控制栅电极14同时导通。在此情况下，由于N+掺杂多晶硅的阻抗相当大，因此会产生因电阻电容延迟(RC延迟)而导致的速度下降。
发明内容
本发明的一个实施例旨在提供一种基本为U形串结构的三维非易失性存储器件及其制造方法，所述三维非易失性存储器件能够使存储串中的串彼此电耦合而不使用管沟道晶体管。根据本发明的一个实施例，一种非易失性存储器件包括一对柱状单元沟道，所述一对柱状单元沟道自衬底垂直延伸；掺杂的管沟道，所述掺杂的管沟道被设置为使一对柱状单元沟道的下端耦合；衬底上的绝缘层，掺杂的管沟道掩埋在所述绝缘层中；存储层，所述存储层被设置为包围柱状单元沟道的侧表面；以及控制栅电极，所述控制栅电极包围存储层的侧表面。柱状单元沟道包括未掺杂的多晶硅层，且掺杂的管沟道包括掺杂的多晶硅层。根据本发明的另一个实施例，一种制造非易失性存储器件的方法包括以下步骤 在衬底上形成多层，所述多层包括形成有管沟道孔的绝缘层和与管沟道孔耦合的一对单元沟道孔；在单元沟道孔中形成一对柱状单元沟道，并形成被设置为使一对柱状单元沟道的下端彼此电耦合的管沟道；以及在管沟道中掺入杂质。根据本发明的又一个实施例，一种制造非易失性存储器件的方法包括以下步骤 在衬底上形成多层，所述多层包括形成有管沟道孔的绝缘层和与管沟道孔耦合的一对单元沟道孔；在单元沟道孔中形成一对柱状单元沟道，并形成被设置为使一对柱状单元沟道的下端彼此电耦合的管沟道；形成与管沟道耦合并被掺入杂质的掺杂层；以及使杂质扩散。
图1是描述现有的三维非易失性存储器件的截面图。图2A是描述根据本发明的第一实施例的三维非易失性存储器件的截面图。图2B是根据本发明的第一实施例的非易失性存储器件的等效电路图。图3A至3J是描述根据本发明的第一实施例的三维非易失性存储器件的制造方法的截面图。图4是描述根据本发明的第二实施例的三维非易失性存储器件的截面图。图5A至5E是描述根据本发明的第二实施例的三维非易失性存储器件的制造方法的截面图。图6是描述根据本发明的第三实施例的三维非易失性存储器件的截面图。图7A至7F是描述根据本发明的第三实施例的三维非易失性存储器件的制造方法的截面图。图8是描述根据本发明的第四实施例的三维非易失性存储器件的截面图。图9A至9F是描述根据本发明的第四实施例的三维非易失性存储器件的制造方法的截面图。
具体实施例方式下面将结合附图来更加详细地描述本发明的示例性实施例。然而，本发明可以用
5不同的方式实施，并且不应当被理解为限于本文所描述的实施例。而且，提供这些实施例使得本发明的公开内容对于本领域技术人员而言是清楚和完整的，且充分表达本发明的范围。在本说明书中，在各幅附图和各个实施例中，相同的附图标记表示相同的部分。附图不一定按比例绘制，而且在一些实例中，为了清晰地图示实施例的特征，可能对比例进行了放大。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或衬底上的情况，也涉及在第一层与第二层之间或者第一层与衬底之间存在第三层的情况。图2A是描述根据本发明的第一实施例的三维非易失性存储器件的截面图，图2B 是根据本发明的第一实施例的非易失性存储器件的等效电路图。参见图2A和2B，根据本发明的第一实施例的非易失性存储器件包括第一串MSl和第二串MS2，所述第一串MSl和第二串MS2分别具有彼此串联耦合的多个存储单元。第一串 MSl经由掺杂的管沟道30D与第二串MS2耦合。一对单元沟道30A形成为沿相对于衬底21的垂直方向延伸。掺杂的管沟道30D 形成为使一对单元沟道30A的下端彼此耦合。掺杂的管沟道30D掩埋在第一绝缘层22和第二绝缘层M中。根据一个实例的第一绝缘层22和第二绝缘层M包括氧化物层。管沟道孔观形成在第二绝缘层M中。如沿垂直方向伸长的单元沟道开口所示的那样，管沟道孔观具有行方向短而列方向长的开口。管沟道孔观可以以预定的间距形成在行方向上和列方向上。 也就是说，管沟道孔观可以形成在包括行方向和列方向的平面上的矩阵中。掺杂的管沟道 30D填充管沟道孔28。第一串MSl包括交替层叠的第三绝缘层25A和控制栅电极^A，第二串MS2包括交替层叠的第三绝缘层25B和控制栅电极^B。重复地形成线状的第三绝缘层25A和25B及控制栅电极26A和^B，使得他们沿行方向延伸并在列方向上具有预定间距。所述预定间距由缝隙32提供。第三绝缘层25A和25B及控制栅电极26A和26B沿行方向在非易失性存储器件的两端形成为梯形。第三绝缘层25A和25B包括氧化硅层。根据一个实例，控制栅电极26A和26B由P+多晶硅构成。通过贯穿第三绝缘层25A和25B及控制栅电极26A和26B形成一对单元沟道孔 27。单元沟道孔27形成为对准在管沟道孔28沿列方向的两端的附近。一对单元沟道30A分别填充单元沟道孔27。单元沟道30A具有其间为中空的柱状。掺杂的管沟道30D使一对单元沟道30A的下端彼此耦合。单元沟道30A和掺杂的管沟道30D形成基本U形的结构。单元沟道30A和掺杂的管沟道30D由相同的材料构成。根据一个实例，单元沟道30A和掺杂管沟道30D包括多晶硅层。单元沟道30A是未掺杂的，并且掺杂的管沟道30D是掺杂的。也就是说，单元沟道30A和掺杂的管沟道30D利用多晶硅层形成，其中，单元沟道30A未被掺入杂质，而掺杂的管沟道30D被掺入杂质。掺杂的管沟道 30D中掺入的杂质包括诸如磷(P)的N型杂质。掺杂的管沟道30D其间是中空的，并且掺杂的管沟道30D填充管沟道孔28。掺杂的管沟道30D中掺入的杂质可以具有至少IO19原子/ cm3的浓度或更高的浓度(约IO19原子/cm3至IO22原子/cm3)。非易失性存储器件包括包围单元沟道30A的存储层^A。存储层29A形成为包围单元沟道30A的侧表面。此外，存储层29B形成为覆盖管沟道孔观的壁。根据一个实例， 存储层29A和存储层29B包括阻挡层、电荷陷阱层和隧穿绝缘层。存储层29A和存储层29B 还被称为存储器栅绝缘层。单元沟道30A之间的控制栅电极26A和控制栅电极^B由缝隙32彼此分隔开。 缝隙32可以具有延伸穿过掺杂的管沟道30D的上端的深度。第五绝缘层34填充缝隙32。 而且，第五绝缘层34覆盖管沟道孔观中的掺杂的管沟道30D的表面。具有第五绝缘层34 的管沟道孔28是中空的。缝隙32可以延伸穿过掺杂的管沟道30D的上端，使得所述中空开放。如上所述，单元沟道30A、存储层^A以及控制栅电极26A和26B形成存储单元， 导致形成多个存储单元彼此串联耦合的结构。一个存储串(例如，U形存储串)包括第一串MSl和第二串MS2。第一串MSl经由掺杂的管沟道30D与第二串MS2耦合，导致形成大体 U形的存储串结构。一个U形存储串包括8个存储单元，其中第一串MSl和第二串MS2分别包括4个存储单元。在另一个实施例中，存储单元的数量可以增加到16个、32个，等等。 控制栅电极26A和^B的每一个分别与字线WLl至WL8中的一个耦合。对于漏选择晶体管 SGD、源选择晶体管SGS、位线BL和源线SL的截面结构，本领域的技术人员是清楚的。图3A至3J是描述根据本发明的第一实施例的三维非易失性存储器件的制造方法的截面图。参见图3A，准备衬底21。衬底21包括半导体衬底。作为一个实例，衬底21包括硅衬底。在衬底21上形成第一绝缘层22。第一绝缘层22包括氧化物层。第一绝缘层22 可以包括氧化硅层。在第一绝缘层22上形成牺牲图案23。可以通过将一个绝缘层图案化，形成牺牲图案23。牺牲图案23是在随后的工艺中被去除以提供管沟道孔的材料。牺牲图案23包括氮化物层，具体地，包括氮化硅层。可以利用光刻和刻蚀的方法来形成牺牲图案23。在包括牺牲图案23的第一绝缘层22上形成第二绝缘层M。第二绝缘层M包括
氧化硅层。参见图:3B，对第二绝缘层M进行平坦化工艺。平坦化工艺包括化学机械抛光 (CMP)工艺，并且平坦化工艺是利用牺牲图案23作为停止层来进行的。由于牺牲图案23是氮化物层而第二绝缘层M是氧化物层，因此可以将第二绝缘层M平坦化使得平坦化工艺停止于牺牲图案23处。由于牺牲图案23是利用氮化物层形成的，并且利用氧化物层形成的第二绝缘层M被平坦化，因此可以容易地控制CMP工艺。如上所述利用CMP工艺将第二绝缘层M平坦化，使得衬底21上形成包括第一绝缘层22和第二绝缘层M的绝缘层。牺牲图案23填充所述绝缘层。参见图3C，在平坦化的第二绝缘层M和牺牲图案23上交替地多次层叠第三绝缘层25和第一导电层26。第三绝缘层25用作使一个又一个地沿垂直方向层叠的多个控制栅电极隔离的隔离层。第三绝缘层25包括氧化物层，具体地，包括氧化硅层。第一导电层沈作为存储单元的控制栅电极，并且包括重掺杂的P+多晶硅。根据要层叠的存储单元的数量重复地形成第三绝缘层25和第一导电层26。根据本发明的第一实施例，为了说明起见，描述一个实例，在该实例中4个存储单元被层叠。
通过交替地多次层叠第三绝缘层25和第一导电层沈而得到的多层，将被称作“存储单元层叠”，并且还将被称作“氧化物多晶硅层叠(0P层叠)”，这是因为第三绝缘层25是氧化物层，第一导电层26是多晶硅层。参见图3D，刻蚀第三绝缘层25和第一导电层沈构成的多层，以形成多个单元沟道孔27，牺牲图案23的表面经由所述多个单元沟道孔27而暴露。沟道孔27是其中将要形成存储单元的沟道的空间，而且沟道孔27具有柱状。在一个U形存储串中，沟道孔27形成为一对。参见图3E，去除位于沟道孔27下方并通过沟道孔27暴露的牺牲图案23，从而形成管沟道孔观。由于牺牲图案23包括氮化物层，因此进行使用H3PO4的湿法刻蚀工艺。管沟道孔观形成在第一绝缘层22和第二绝缘层M层叠成的层中，而且管沟道孔观是其中将要形成管沟道的空间。随着一对沟道孔27经由管沟道孔观而彼此耦合，沟道孔27和管沟道孔观形成U形。参见图3F，在包括沟道孔27和管沟道孔28的所得结构上形成存储层四。在沟道孔27和管沟道孔观的壁上形成存储层四。存储层四包括阻挡层、电荷陷阱层和隧穿绝缘层。根据一个实例，由于阻挡层和隧穿绝缘层包括氧化物层，并且电荷陷阱层包括氮化物层，因此存储层四具有氧化物-氮化物-氧化物(ONO)层。根据一个实例，通过顺序地层叠阻挡层、电荷陷阱层和隧穿绝缘层来形成存储层四。在存储层四上形成第二导电层30。根据一个实例，第二导电层30包括硅层。具体地，第二导电层30可以包括多晶硅层，并且可以包括未被掺入杂质的未掺杂多晶硅层。 第二导电层30形成在沟道孔27和管沟道孔观中，并且第二导电层30其中包括孔。为了填充第二导电层30的孔，形成第四绝缘层31。第四绝缘层31具有使沟道孔 27的底部例如被完全填充的厚度。如上所述，形成第四绝缘层31使得沟道孔27的底部被填充，从而管沟道孔观其中为中空的。参见图3G，利用CMP工艺对第四绝缘层31进行平坦化，直到最上面的第三绝缘层 25的表面暴露为止。在CMP工艺期间，第二导电层30和存储层四也同时被平坦化。通过以上的平坦化工艺，存储层^A、第二导电层30A和30B以及第四绝缘层31A仅存留在沟道孔27和管沟道孔观中。下文中，在第二导电层30A和30B之中，存留在沟道孔27中的第二导电层30将被称为“单元沟道30A”，而存留在管沟道孔观中的第二导电层30将被称为 “管沟道30B”。参见图3H，形成缝隙32。可以通过贯穿由第三绝缘层25和第一导电层沈构成的多层来形成缝隙32。缝隙32沿一个方向延伸。在进行用于形成缝隙32的图案化工艺时， 将第三绝缘层25和第一导电层沈所构成的多层一直刻蚀到使得形成在管沟道孔观上端的管沟道30B、存储层29A和第四绝缘层31A被刻蚀的深度。因此，如附图标记“30C”、“29B” 和“31B”所标示的管沟道、存储层和第四绝缘层存留在管沟道孔观中。例如，通过上述缝隙32形成一个U形存储串。一个管沟道30C借助缝隙32与每个存储串相对应。一个U形存储串可以被划分为第一串MSl和第二串MS2。第一串MSl包括控制栅电极^A、单元沟道30A和存储层^A，第二串MS2包括控制栅电极^B、单元沟道 30A和存储层^A。第一串MSl经由管沟道30C与第二串MS2耦合。单元沟道30A被形成为一对，并且单元沟道30A的下端经由管沟道30C而彼此耦合。单元沟道30A和管沟道30C形成大体U形的结构。具体地，单元沟道30A具有一对柱状的结构。由于第四绝缘层31A填充单元沟道30A，并且存储层29A包围单元沟道30A的侧表面，因此形成通心粉(macaroni)结构。单元沟道30A用作每个存储单元的沟道。第一导电层沈用作控制栅电极26A*^B。控制栅电极26A和26B包围单元沟道 30A的侧表面。第三绝缘层25A用作使沿垂直方向层叠的控制栅电极26A彼此隔离的隔离层，第三绝缘层25B用作使沿垂直方向层叠的控制栅电极26B彼此隔离的隔离层。根据一个实例，由于存储层29A包括电荷陷阱层，并且控制栅电极26A和26B和单元沟道30A包括多晶硅层，因此形成具有硅-氧化物-氮化物-氧化物-硅(S0N0Q结构的存储单元。第一串MSl和第二串MS2具有存储单元沿垂直方向层叠的结构。尽管图3H中未示出，但在任一方向上控制栅电极26A和^B的每一个的两端均具有用于插塞和金属互连的梯形结构。参见图31，去除形成在管沟道孔观的内壁上的第四绝缘层31B。利用湿法刻蚀工艺去除第四绝缘层3IB，使得管沟道30C的表面暴露在管沟道孔观中。第四绝缘层3IA仅存留在单元沟道孔27中。进行等离子体掺杂33。由于在经由缝隙32暴露的管沟道孔观中进行等离子体掺杂33，因此在管沟道孔28中形成的管沟道30C被掺入杂质。管沟道30C中掺入的杂质包括 N型杂质。作为一个实例，由于等离子体掺杂33是利用诸如PH3的气体进行的，因此管沟道 30C被掺入磷(P)。在进行等离子体掺杂33之后，管沟道30C成为被掺入杂质的掺杂的管沟道30D。 掺杂的管沟道30D作为被掺入N型杂质的多晶硅层。一对单元沟道30A经由掺杂的管沟道 30D而彼此耦合。因此，掺杂的管沟道30D使一对单元沟道30A的下端彼此耦合，从而实现管连接。掺杂的管沟道30D掩埋在包括第一绝缘层22和第二绝缘层M的绝缘层中。掺杂的管沟道30D其中可以是中空的。如上所述，在第一实施例中，利用等离子体掺杂33形成使一对单元沟道30A的下端彼此耦合的掺杂的管沟道30D。也就是说，例如在不使用管栅的情况下，可以利用被掺入 N型杂质的多晶硅层形成掺杂的管沟道30D。因此，由于不必形成管栅因而简化了制造工艺。此外，由于不形成管栅，因此不会产生因管栅的高阻抗而导致的速度下降。结果，在第一实施例中，在不使用管沟道晶体管的情况下，利用掺杂的管沟道30D 使一对相邻的单元沟道30A彼此电耦合。参见图3J，形成将缝隙32间隙填充的第五绝缘层34，并利用CMP工艺等对第五绝缘层34进行平坦化工艺。第五绝缘层34可以具有使缝隙32的下端被填充的厚度。第五绝缘层34包括诸如氧化硅层的氧化物层。尽管图3J中未示出，但可以进行形成选择晶体管的工艺。可以在形成缝隙32之前形成选择晶体管。可以按照下列方法使控制栅电极26A和^B的侧壁硅化。在形成第五绝缘层34之前，当在管沟道孔28的上端经由缝隙32开放的状态下沉积金属层时，管沟道孔观中也会形成金属硅化物。因此，沉积氮化硅层(或氧化硅层)以完全填充管沟道孔观，进行硅化工艺，并剥离氮化硅层。以此方式，在进行硅化工艺时，基本可以防止掺杂的管沟道30D被硅化。
图4是描述根据本发明的第二实施例的三维非易失性存储器件的截面图。参见图4，根据本发明的第二实施例的非易失性存储器件包括第一串MSl和第二串MS2，所述第一串MSl和第二串MS2分别具有彼此串联耦合的多个存储单元。第一串MSl 经由掺杂的管沟道41D与第二串MS2耦合。一对单元沟道41A形成为沿相对于衬底21的垂直方向延伸。形成掺杂的管沟道 41D使一对单元沟道41A的下端彼此耦合。掺杂的管沟道41D掩埋在第一绝缘层22和第二绝缘层M中。根据一个实例，第一绝缘层22和第二绝缘层M包括氧化物层。管沟道孔观形成在第二绝缘层M中。管沟道孔观具有行方向短而列方向长的开口。管沟道孔观以预定的间距形成在行方向和列方向上。也就是说，管沟道孔观形成在包括行方向和列方向的平面上的矩阵中。掺杂的管沟道41D填充管沟道孔观。第一串MSl包括交替层叠的第三绝缘层25A和控制栅电极^A，第二串MS2包括交替层叠的第三绝缘层25B和控制栅电极^B。重复地形成线状的第三绝缘层25A和25B及控制栅电极26A和^B，使得它们沿行方向延伸并在列方向上具有预定间距。所述预定间距由缝隙42提供。第三绝缘层25A和25B及控制栅电极26A和26B沿行方向在非易失性存储器件的两端形成为梯形。第三绝缘层25A和25B包括氧化硅层。根据一个实例，控制栅电极26A和26B由P+多晶硅构成。通过贯穿第三绝缘层25A和25B及控制栅电极26A和26B形成一对单元沟道孔 27。单元沟道孔27形成为对准在管沟道孔28沿列方向的两端附近。一对单元沟道41A分别填充单元沟道孔27。单元沟道41A具有其间为非中空的柱状，以完全填充单元沟道孔27。掺杂的管沟道41D使一对单元沟道41A的下端彼此耦合。 单元沟道41A和掺杂的管沟道41D形成大体U形的结构。根据一个实例，单元沟道41A和掺杂的管沟道41D由相同的材料构成。单元沟道41A和掺杂的管沟道41D包括多晶硅层。单元沟道41A是未掺杂的，而管沟道41D是掺杂的。也就是说，单元沟道41A和掺杂的管沟道 41D是利用多晶硅层形成的，其中，单元沟道41A未被掺入杂质，而掺杂的管沟道41D被掺入杂质。掺杂的管沟道41D中掺入的杂质包括诸如磷(P)的N型杂质。掺杂的管沟道41D其中为中空的，并且掺杂的管沟道41D填充管沟道孔28。掺杂的管沟道41D中掺入的杂质可以具有至少IO19原子/cm3的浓度或更高的浓度(约IO19原子/cm3至原子/cm3)。非易失性存储器件包括包围单元沟道41A的存储层^A。形成存储层^A以包围单元沟道41A的侧表面。此外，形成存储层^B以覆盖管沟道孔观的壁。根据一个实例， 存储层29A和存储层29B包括阻挡层、电荷陷阱层和隧穿绝缘层。存储层29A和存储层29B 还被称为存储器栅绝缘层。单元沟道41A之间的控制栅电极26A和^B由缝隙42彼此分隔开。缝隙42可以具有延伸穿过掺杂的管沟道41D的上端的深度。第四绝缘层44填充缝隙42。此外，第四绝缘层44覆盖管沟道孔观中的掺杂的管沟道41D的表面。具有第四绝缘层44的管沟道孔 28是中空的。缝隙42可以延伸穿过掺杂的管沟道41D的上端，从而使得所述中空开放。如上所述，单元沟道41A、存储层^A、以及控制栅电极26A和26B形成存储单元， 导致形成其中多个存储单元彼此串联耦合的结构。例如，一个U形存储串包括第一串MSl 和第二串MS2。第一串MSl经由掺杂的管沟道41D与第二串MS2耦合，导致形成大体U形的存储串结构。一个U形存储串包括8个存储单元，其中第一串MSl和第二串MS2分别包括 4个存储单元。在另一个实施例中，存储单元的数量可以增加到16个、32个等。控制栅电极26A和控制栅电极^B的每一个分别与字线WLl至WL8中的一个耦合。对于漏选择晶体管SGD、源选择晶体管SGS、位线BL和源线SL的截面结构，本领域技术人员是清楚的。图5A至5E是描述根据本发明的第二实施例的三维非易失性存储器件的制造方法的截面图。制造单元沟道孔和管沟道孔的方法与根据第一实施例的方法相同。参见图5A，在包括沟道孔27和管沟道孔观的所得结构上形成存储层四。存储层 29形成在沟道孔27和管沟道孔观的壁上。根据一个例子，存储层四包括阻挡层、电荷陷阱层和隧穿绝缘层。由于阻挡层和隧穿绝缘层包括氧化物层，并且电荷陷阱层包括氮化物层，因此存储层四具有氧化物-氮化物-氧化物(ONO)层。根据一个实例，通过顺序地层叠阻挡层、电荷陷阱层和隧穿绝缘层形成存储层四。在存储层四上形成第二导电层41。第二导电层41包括硅层。具体地，第二导电层41包括多晶硅层，并且可以包括未被掺入杂质的未掺杂多晶硅层。在沟道孔27和管沟道孔观中形成第二导电层41以填充沟道孔27。相应地，从沟道孔27的底部被填充的时刻起，第二导电层便不形成在管沟道孔洲中，第二导电层41填充沟道孔27。第二导电层在管沟道孔观中是中空的，并且第二导电层41填充沟道孔27。参见图5B，利用CMP工艺对第二导电层41进行平坦化，直到最上面的第三绝缘层 25的表面暴露为止。在CMP工艺中，存储层四也同时被平坦化。通过以上的平坦化工艺， 存储层^A、第二导电层41A和41B仅存留在例如沟道孔27和管沟道孔28中。下文中，在第二导电层41A和41B中，存留在沟道孔27中的第二导电层41将被称为“单元沟道41A”， 存留在管沟道孔洲中的第二导电层41将被称为“管沟道41B”。单元沟道41A和管沟道 41B形成大体U形的结构。具体地，单元沟道41A具有柱状。存储层29A包围柱状的单元沟道41A的侧表面。而且，单元沟道41A填充沟道孔27的孔，由此形成填充结构。所述填充结构不同于图2A所示的通心粉(macaroni)结构。单元沟道41A用作每个存储单元的沟道。管沟道41B使柱状的单元沟道41A的下端彼此耦合。因此，一对单元沟道41A的下端经由管沟道41B彼此耦合，从而形成大体U形的结构。参见图5C，形成缝隙42。可以通过贯穿由第三绝缘层25和第一导电层沈构成的多层来形成缝隙42。缝隙42沿一个方向延伸。在进行形成缝隙42的图案化工艺时，将第三绝缘层25和第一导电层沈所构成的多层一直刻蚀到使得形成在管沟道孔观的上端的管沟道41B和存储层29A被刻蚀的深度。因此，管沟道和存储层存留在管沟道孔观中，如附图标记“41C”和‘19B”所示。通过上述缝隙42形成一个U形存储串。一个U形存储串被划分为第一串MSl和第二串MS2。第一串MSl包括控制栅电极26A和单元沟道41A，第二串MS2包括控制栅电极 26B和单元沟道41A。第一串MSl经由管沟道41C与第二串MS2耦合。单元沟道41A被形成为一对，并且单元沟道41A的下端经由管沟道41C彼此耦合。 单元沟道41A和管沟道41C形成大体U形的结构。具体地，单元沟道41A具有一对柱状的结构。存储层29A包围单元沟道41A的侧表面。单元沟道41A用作每个存储单元的沟道。第一导电层沈用作控制栅电极26A*^B。控制栅电极26A和26B包围单元沟道
1141A的侧表面。第三绝缘层25A用作使沿垂直方向层叠的控制栅电极26A彼此隔离的隔离层，第三绝缘层25B用作使沿垂直方向层叠的控制栅电极26B彼此隔离的隔离层。根据一个实例，由于存储层29A包括电荷陷阱层，并且控制栅电极26A和26B和单元沟道4IA包括多晶硅层，因此形成具有硅-氧化物-氮化物-氧化物-硅(S0N0Q结构的存储单元。第一串MSl和第二串MS2具有其中存储单元沿垂直方向层叠的结构。尽管图5C中未示出，但控制栅电极26A和控制栅电极26B的每一个沿任一方向的两端均具有用于插塞和金属互联的梯形结构。参见图5D，进行等离子体掺杂43。由于是在通过缝隙42暴露的管沟道孔观中进行等离子体掺杂43，因此管沟道孔观中形成的管沟道41C被掺入杂质。根据一个实例，管沟道41C中掺入的杂质包括N型杂质。作为一个实例，由于等离子体掺杂43是利用诸如PH3 的气体来进行的，因此管沟道41C被掺入磷(P)。在进行等离子体掺杂43之后，管沟道41C成为掺杂的管沟道41D。掺杂的管沟道 41D作为被掺入N型杂质的多晶硅层。一对单元沟道41A经由掺杂的管沟道41D彼此耦合。 因此，掺杂的管沟道41D使一对单元沟道41A的下端彼此耦合，从而实现管连接。掺杂的管沟道41D掩埋在包括第一绝缘层22和第二绝缘层M的绝缘层中。掺杂的管沟道41D其中可以具有中空。如上所述，在第二实施例中，利用等离子体掺杂43形成使一对单元沟道41A的下端彼此耦合的掺杂的管沟道41D。也就是说，例如在不使用管栅的情况下，可以利用被掺入 N型杂质的多晶硅层来形成掺杂的管沟道41D。因此，由于不必形成管栅因而简化了制造工艺。此外，由于不形成管栅，因此不会产生因管栅的高阻抗而导致的速度下降。结果，在第二实施例中，在不使用管沟道晶体管的情况下，利用掺杂的管沟道41D 使一对相邻的单元沟道41A彼此电耦合。参见图5E，形成将缝隙42间隙填充的第四绝缘层44，并利用CMP工艺等，对第四绝缘层44进行平坦化工艺。尽管图5E中未示出，但可以进行形成选择晶体管的工艺。可以在形成所述缝隙之前形成选择晶体管。图6是描述根据本发明的第三实施例的三维非易失性存储器件的截面图。参见图6，根据本发明的第三实施例的非易失性存储器件包括第一串MSl和第二串MS2，所述第一串MSl和第二串MS2分别具有彼此串联耦合的多个存储单元。第一串MSl 通过掺杂的管沟道58与第二串MS2耦合。一对单元沟道51A形成为沿相对于衬底21的垂直方向延伸。形成掺杂的管沟道 58使一对单元沟道51A的下端彼此耦合。掺杂的管沟道58掩埋在第一绝缘层22和第二绝缘层24中。根据一个实例，第一绝缘层22和第二绝缘层M包括氧化物层。管沟道孔观形成在第二绝缘层M中。如沿垂直方向伸长的单元沟道开口所示的那样，管沟道孔观具有行方向短而列方向长的开口。管沟道孔观可以以预定的间距形成在行方向和列方向上。也就是说，管沟道孔观形成在包括行方向和列方向的平面上的矩阵中。掺杂的管沟道58填充管沟道孔28。
第一串MSl包括交替层叠的第三绝缘层25A和控制栅电极^A，第二串MS2包括交替层叠的第三绝缘层25B和控制栅电极^B。重复地形成线状的第三绝缘层25A和25B及控制栅电极26A和^B，使得它们沿行方向延伸并在列方向上具有预定间距。所述预定间距由缝隙53提供。第三绝缘层25A和25B及控制栅电极26A和26B沿行方向在非易失性存储器件的两端形成为梯形。第三绝缘层25A和25B包括氧化硅层。根据一个实例，控制栅电极26A和26B由P+多晶硅构成。通过贯穿第三绝缘层25A和25B及控制栅电极26A和26B形成一对单元沟道孔 27。单元沟道孔27形成为沿管沟道孔28的列方向对准在管沟道孔28的两端附近。一对单元沟道51A分别填充单元沟道孔27。单元沟道51A具有其中为中空的柱状。掺杂的管沟道58使一对单元沟道51A的下端彼此耦合。单元沟道51A和掺杂的管沟道58形成大体U形的结构。根据一个实例，单元沟道51A和掺杂的管沟道58由相同的材料构成。单元沟道51A和掺杂的管沟道58可以包括多晶硅层。单元沟道51A是未掺杂的， 掺杂的管沟道58是掺杂的。也就是说，单元沟道51A和掺杂的管沟道58是利用多晶硅层形成的，其中单元沟道51A未被掺入杂质，而掺杂的管沟道58被掺入杂质。掺杂的管沟道 58中掺入的杂质包括诸如磷(P)的N型杂质。掺杂的管沟道58其中是中空的，并且掺杂的管沟道58填充管沟道孔观。第五绝缘层55A填充管沟道孔58。掺杂的管沟道58和第五绝缘层55A具有延伸至缝隙53的下端的高度。掺杂的管沟道58中掺入的杂质可以具有至少IO19原子/cm3的浓度或更高的浓度(约IO19原子/cm3至IO22原子/cm3)。非易失性存储器件包括包围单元沟道51A的存储层^A。存储层29A形成为包围单元沟道51A的侧表面。此外，存储层29B形成为覆盖管沟道孔观的壁。根据一个实例， 存储层29A和存储层29B包括阻挡层、电荷陷阱层和隧穿绝缘层。存储层29A和存储层29B 还被称为存储器栅绝缘层。单元沟道51A之间的控制栅电极26A和^B由缝隙53彼此分隔开。缝隙53可以具有延伸穿过掺杂的管沟道58的上端的深度。如上所述，单元沟道51A、存储层^A、以及控制栅电极26A和26B形成存储单元， 导致形成其中多个存储单元彼此串联耦合的结构。一个U形存储串包括第一串MSl和第二串MS2。第一串MSl通过掺杂的管沟道58与第二串MS2耦合，导致形成大体U形的存储串结构。一个U形存储串包括8个存储单元，并且第一串MSl和第二串MS2分别包括4个存储单元。在另一个实施例中，存储单元的数量可以增加到16个、32个等。控制栅电极^A 和控制栅电极26B的每一个与字线WLl至WL8耦合。对于漏选择晶体管SGD、源选择晶体管 SGS、位线BL和源线SL的截面结构，本领域技术人员是清楚的。图7A至7F是描述根据本发明的第三实施例的三维非易失性存储器件的制造方法的截面图。制造单元沟道孔和管沟道孔的方法与根据第一实施例的方法相同。参见图7A，在包括沟道孔27和管沟道孔观的所得结构上形成存储层四。存储层 29形成在沟道孔27和管沟道孔观的壁上。根据一个实例，存储层四包括阻挡层、电荷陷阱层和隧穿绝缘层。由于阻挡层和隧穿绝缘层包括氧化物层，并且电荷陷阱层包括氮化物层，因此存储层四具有氧化物-氮化物-氧化物(ONO)层。根据一个实例，通过顺序地层叠阻挡层、电荷陷阱层和隧穿绝缘层来形成存储层四。在存储层四上形成第二导电层51。第二导电层51包括硅层。具体地，第二导电层51包括多晶硅层，并且可以包括未被掺入杂质的未掺杂多晶硅层。在沟道孔27和管沟道孔观中形成第二导电层51，并且第二导电层51其中包括孔。为了填充第二导电层51的孔，形成第四绝缘层52。第四绝缘层52具有使沟道孔 27的底部被填充的厚度。如上所述，形成第四绝缘层52使得沟道孔27的底部被填充，使得管沟道孔观其中为中空的。参见图7B，利用CMP工艺对第四绝缘层52进行平坦化，直到最上面的第三绝缘层 25的表面暴露为止。在CMP工艺期间，第二导电层51和存储层四也同时被平坦化。通过以上的平坦化工艺，存储层^A、第二导电层51A和51B、以及第四绝缘层52A 仅存留在例如沟道孔27和管沟道孔观中。下文中，在第二导电层51A和51B之中，存留在沟道孔27中的第二导电层51将被称为“单元沟道51A”，存留在管沟道孔观中的第二导电层51将被称为“管沟道51B”。存储层四、单元沟道5IA和第四绝缘层52A形成大体U形的结构。具体地，单元沟道51A具有柱状结构。由于第四绝缘层52A填充单元沟道51A，并且存储层29A包围单元沟道51A的侧表面，因此形成通心粉(macaroni)结构。单元沟道51A用作每个存储单元的沟道。填充在管沟道孔28中的管沟道51B使一对单元沟道51A的下端彼此耦合。参见图7C，形成缝隙53。可以通过贯穿由第三绝缘层25和第一导电层沈构成的多层来形成缝隙53。缝隙53沿一个方向延伸。在进行形成缝隙53的图案化工艺时，将第三绝缘层25和第一导电层沈所构成的多层一直刻蚀到使得形成在管沟道孔观的上端的管沟道51B、存储层29A和第四绝缘层52A被刻蚀的深度。因此，管沟道、存储层和第四绝缘层存留在管沟道孔28中，如附图标记“51C”、“29B”和“52B”所示。通过上述缝隙53形成包括第一串MSl和第二串MS2的一个U形存储串。第一导电层沈用作控制栅电极26A和^B。第三绝缘层25A用作使沿垂直方向层叠的控制栅电极 26A彼此隔离的隔离层，第三绝缘层25B用作使沿垂直方向层叠的控制栅电极26B彼此隔离的隔离层。根据一个实例，由于存储层29A包括电荷陷阱层，并且控制栅电极26A和26B 以及单元沟道51A包括多晶硅层，因此形成具有硅-氧化物-氮化物-氧化物-硅(SONOS) 结构的存储单元。第一串MSl和第二串MS2具有其中存储单元沿垂直方向层叠的结构。尽管图7C中未示出，但控制栅电极26A和控制栅电极26B的每一个沿任一方向的两端均具有用于插塞和金属互连的梯形结构。参见图7D，去除在管沟道孔观的内壁上形成的第四绝缘层52B。利用湿法刻蚀工艺去除第四绝缘层52B，使根据一个实例的管沟道51C的表面暴露。第四绝缘层52A仅存留在单元沟道孔27中。在包括缝隙53的所得结构上形成第三导电层M。根据一个实例，第三导电层M 包括多晶硅层，具体地，包括被掺入高浓度杂质的多晶硅层。第三导电层M也形成在管沟道孔观中的管沟道51C的表面上。在第三导电层M上形成第五绝缘层55，以填充缝隙53和管沟道孔28。第五绝缘层55包括氧化硅层或氮化硅层。参见图7E，通过部分剥离，进行使第五绝缘层55凹陷的工艺56。因此，使第五绝缘层55A具有足够的高度来填充最下面的第三绝缘层25A和25B的侧壁附近。也就是说， 第五绝缘层55A有足够的高度来填充缝隙53的下端。
在去除第五绝缘层55A的过程中所暴露的第三导电层M被选择性地去除而凹陷。 因此，使第三导电层54A具有足够的高度来填充缝隙53的下端，并且第三导电层54A可以具有等于或低于第五绝缘层^A的高度的高度。第三导电层54A可以有足够的高度来与管沟道孔观中形成的管沟道51C连接。凹陷的第三导电层54A可以存留以使一对相邻的单元沟道51A的下端与管沟道51C耦合。参见图7F，进行热处理工艺57，使得第三导电层54A中掺入的杂质扩散到管沟道孔观中形成的管沟道51C。因此，第三导电层54A和管沟道51C被掺入相同的杂质。结果， 如附图标记58所示，已经经历过热处理工艺57的管沟道使单元沟道51A的下端彼此耦合， 并且所述管沟道变成被掺入杂质的掺杂的管沟道58。尽管未在图7F中示出，但是可以进行形成选择晶体管的工艺。可以在形成所述缝隙之前形成选择晶体管。如上所述，在第三实施例中，利用被掺入高浓度杂质的第三导电层54A和热处理工艺57，形成使一对单元沟道51A的下端彼此耦合的掺杂的管58。也就是说，例如在不使用管栅的情况下，利用被掺入N型杂质的多晶硅层和热处理工艺形成掺杂的管沟道58。因此，由于不必形成管栅因而简化了制造工艺。此外，由于不形成管栅，因此不会产生因管栅的高电抗而导致的速度下降。图8是描述根据本发明的第四实施例的三维非易失性存储器件的截面图。参见图8，根据本发明的第四实施例的非易失性存储器件包括第一串MSl和第二串MS2，所述第一串MSl和第二串MS2分别具有彼此串联耦合的多个存储单元。第一串MSl 通过掺杂的管沟道67与第二串MS2耦合。一对单元沟道61A形成为沿相对于衬底21的垂直方向延伸。掺杂的管沟道67形成为使一对单元沟道61A的下端彼此耦合。掺杂的管沟道67掩埋在第一绝缘层22和第二绝缘层M中。根据一个实例，第一绝缘层22和第二绝缘层M包括氧化物层。管沟道孔观形成在第二绝缘层M中。如沿垂直方向伸长的单元沟道开口所示的那样，管沟道孔观具有行方向短而列方向长的开口。管沟道孔观可以以预定的间距形成在行方向和列方向上。也就是说，管沟道孔观可以形成在包括行方向和列方向的平面上的矩阵中。掺杂的管沟道67 填充管沟道孔观。第一串MSl包括交替层叠的第三绝缘层25A和控制栅电极^A，第二串MS2包括交替层叠的第三绝缘层25B和控制栅电极^B。重复地形成线状的第三绝缘层25A和25B以及控制栅电极26A和^B，使得它们沿行方向延伸并在列方向上具有预定间距。所述预定间距由缝隙62提供。第三绝缘层25A和25B以及控制栅电极26A和26B沿行方向在非易失性存储器件的两端形成为梯形。第三绝缘层25A和25B包括氧化硅层。根据一个实例，控制栅电极26A和^B由P+多晶硅构成。一对单元沟道孔27是通过贯穿第三绝缘层25A和25B以及控制栅电极^A和26B 形成的。单元沟道孔27形成为在管沟道孔28的列方向上对准管沟道孔28的两端附近。一对单元沟道61A分别填充单元沟道孔27。单元沟道61A具有其中为非中空的柱状，以完全填充单元沟道孔27。掺杂的管沟道67使一对单元沟道61A的下端彼此耦合。 单元沟道61A和掺杂的管沟道67形成大体U形的结构。单元沟道61A和掺杂的管沟道67
15由相同的材料构成。单元沟道61A和掺杂的管沟道67包括多晶硅层。单元沟道61A是未掺杂的，掺杂的管沟道67是掺杂的。也就是说，单元沟道61A和掺杂的管沟道67是利用多晶硅层形成的，其中，单元沟道61A未被掺入杂质，而掺杂的管沟道67被掺入杂质。掺杂的管沟道67中掺入的杂质包括诸如磷(P)的N型杂质。掺杂的管沟道67其中是中空的，并且掺杂的管沟道67填充管沟道孔观。第四绝缘层64A填充掺杂的管沟道67。掺杂的管沟道67和第四绝缘层64A具有延伸至缝隙62的下端的高度。掺杂的管沟道67中掺入的杂质可以具有至少IO19原子/cm3的浓度或更高的浓度(约IO19原子/cm3至原子/cm3)。非易失性存储器件包括包围单元沟道61A的存储层^^。此外，存储层29B形成为覆盖管沟道孔观的壁。根据一个实例，存储层29A和存储层29B包括阻挡层、电荷陷阱层和隧穿绝缘层。存储层29A和存储层29B还被称为存储器栅绝缘层。单元沟道61A之间的控制栅电极26A和^B由缝隙62彼此分隔开。缝隙62可以具有延伸穿过掺杂的管沟道67的上端的深度。如上所述，单元沟道61A、存储层^A、以及控制栅电极26A和26B形成存储单元， 导致形成其中多个存储单元彼此串联耦合的结构。一个U形存储串包括第一串MSl和第二串MS2。第一串MSl通过掺杂的管沟道67与第二串MS2耦合，导致形成大体U形的存储串结构。例如，一个U形存储串包括8个存储单元，并且第一串MSl和第二串MS2分别包括4 个存储单元。在另一个实施例中，存储单元的数量可以增加到16个、32个等。控制栅电极 26A和控制栅电极26B的每一个与字线耦合。对于漏选择晶体管SGD、源选择晶体管SGSji 线BL和源线SL的截面结构，本领域技术人员是清楚的。图9A至9F是描述根据本发明的第四实施例的三维非易失性存储器件的制造方法的截面图。制造单元沟道孔和管沟道孔的方法与根据第一实施例的方法相同。参见图9A，在包括沟道孔27和管沟道孔观的所得结构上形成存储层四。在沟道孔27和管沟道孔观的壁上形成存储层四。根据一个实例，存储层四包括阻挡层、电荷陷阱层和隧穿绝缘层。由于阻挡层和隧穿绝缘层包括氧化物层，并且电荷陷阱层包括氮化物层，因此存储层四具有氧化物-氮化物-氧化物(ONO)层。根据一个实例，通过顺序地层叠阻挡层、电荷陷阱层和隧穿绝缘层形成存储层四。在存储层四上形成第二导电层61。第二导电层61包括硅层。具体地，第二导电层61包括多晶硅层，并且可以包括未被掺入杂质的未掺杂多晶硅层。在沟道孔27和管沟道孔观中形成第二导电层61以填充沟道孔27。相应地，从沟道孔27的底部被填充的时刻起，第二导电层便不形成在管沟道孔观中，第二导电层61仅填充沟道孔27。参见图9B，利用CMP工艺对第二导电层61进行平坦化，直到最上面的第三绝缘层 25的表面暴露为止。在CMP工艺期间，存储层四也同时被平坦化。通过以上的平坦化工艺，存储层^A、单元沟道61A以及管沟道61B仅存留在沟道孔27和管沟道孔观中。单元沟道61A和管沟道61B形成大体U形的结构。具体地，单元沟道61A具有柱状结构。存储层29A包围具有柱状结构的单元沟道61A的侧表面。单元沟道61A用作每个存储单元的沟道。参见图9C，形成缝隙62。通过贯穿由第三绝缘层25和第一导电层沈构成的多层形成缝隙62。缝隙62沿一个方向延伸。在进行形成缝隙62的图案化工艺时，将第三绝缘层25和第一导电层沈所构成的多层一直刻蚀到使得管沟道孔28的上端的管沟道61B和存储层29A被刻蚀的深度。因此，管沟道和存储层存留在管沟道孔观中，如附图标记“61C” 和“29B”所示。通过上述缝隙62形成包括第一串MSl和第二串MS2的一个U形存储串。第一导电层沈用作控制栅电极26A和^B。第三绝缘层25A用作使沿垂直方向层叠的控制栅电极 26A彼此隔离的隔离层，第三绝缘层25B用作使沿垂直方向层叠的控制栅电极^^彼此隔离的隔离层。根据一个实例，由于存储层29A包括电荷陷阱层，并且控制栅电极26A和26B和单元沟道61A包括多晶硅层，因此形成具有硅-氧化物-氮化物-氧化物-硅(SONOS)结构的存储单元。第一串MSl和第二串MS2具有其中存储单元沿垂直方向层叠的结构。尽管图9C中未示出，但控制栅电极26A和每个控制栅电极26B的每一个沿任一方向的两端都具有用于插塞和金属互连的梯形结构。参见图9D，在包括缝隙62的所得结构上形成第三导电层63。第三导电层63包括多晶硅层，具体地，包括被掺入高浓度杂质的多晶硅层。第三导电层63也形成在管沟道孔 28中。在第三导电层63上形成第四绝缘层64，以填充管沟道孔28。根据一个实例，第四绝缘层64包括氧化硅层或氮化硅层。参见图9E，通过部分剥离，进行使第四绝缘层64凹陷的工艺65。因此，使第四绝缘层64A具有足够的高度来填充最下面的第三绝缘层25B的侧壁附近。也就是说，第四绝缘层64A有足够的高度来填充缝隙62的下端。在去除第四绝缘层64A的过程中所暴露的第三导电层63被选择性地去除而凹陷。 因此，使第三导电层63A具有足够的高度来填充缝隙62的下端，并且第三导电层63A可以具有等于或低于第四绝缘层64A的高度的高度。第三导电层63A可以有足够的高度来与管沟道孔观中形成的管沟道61C连接。凹陷的第三导电层63A与管沟道61C耦合。参见图9F，进行热处理工艺66，使得第三导电层64A中掺入的杂质扩散到管沟道孔洲中形成的管沟道61C。由此，如附图标记67所示，已经经历热处理工艺66的管沟道使单元沟道61A的下端彼此耦合，并且所述管沟道变成被掺入杂质的掺杂的管沟道67。尽管图9F中未示出，但是可以进行形成选择晶体管的工艺。可以在形成缝隙之前形成选择晶体管。如上所述，在第四实施例中，利用被掺入高浓度杂质的第三导电层63A和热处理工艺66形成使一对单元沟道61A的下端彼此耦合的掺杂的管沟道67，也就是说，在不使用管栅的情况下，利用被掺入N型杂质的多晶硅层和热处理工艺形成掺杂的管沟道67。因此，由于不必形成管栅因而简化了制造工艺。此外，由于不形成管栅，因此不会产生因管栅的高阻抗而导致的速度下降。根据本发明的前述实施例，在不使用管沟道晶体管的情况下，利用掺杂的管沟道使一对相邻的单元沟道彼此电耦合。根据如上所述的本发明，利用等离子体掺杂，或者利用额外形成掺杂的多晶硅层的工艺，形成使一对柱状单元沟道的下端彼此耦合的掺杂的管沟道，从而因为不必形成管栅而简化了制造工艺。此外，因为使用了被掺入杂质的掺杂的管沟道，因此不需使用管栅。因此，由于不产生因管栅的高阻抗而导致的速度下降，因此可以提高非易失性半导体器件的操作速度。
虽然结合具体的实施例描述了本发明，但本领域的技术人员应当清楚的是，在不脱离所附权利要求书所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
权利要求
1.一种非易失性存储器件，包括一对柱状单元沟道，所述一对柱状单元沟道自衬底垂直延伸； 掺杂的管沟道，所述掺杂的管沟道设置为使所述一对柱状单元沟道的下端耦合； 衬底上的绝缘层，所述掺杂的管沟道掩埋在所述绝缘层中； 存储层，所述存储层设置为包围所述柱状单元沟道的侧表面；以及控制栅电极，所述控制栅电极设置为包围所述存储层的侧表面。
2.如权利要求1所述的非易失性存储器件，其中，所述柱状单元沟道是未被掺杂的。
3.如权利要求1所述的非易失性存储器件，其中，所述柱状单元沟道包括未掺杂的多晶硅层，且所述掺杂的管沟道包括掺杂的多晶硅层。
4.如权利要求1所述的非易失性存储器件，还包括缝隙，所述缝隙设置为使用于控制所述柱状单元沟道中的第一个单元沟道的控制栅电极与用于控制所述柱状单元沟道中的另一个单元沟道的控制栅电极分隔开。
5.如权利要求4所述的非易失性存储器件，其中，所述缝隙设置为贯穿穿过所述掺杂的管沟道的上端。
6.如权利要求4所述的非易失性存储器件，还包括设置为填充所述缝隙的绝缘层。
7.如权利要求1所述的非易失性存储器件，其中，所述掺杂的管沟道包括被掺入N型杂质的多晶硅层。
8.如权利要求1所述的非易失性存储器件，其中，所述柱状单元沟道包括通心粉 (macaroni)结构和填充结构。
9.一种制造非易失性存储器件的方法，包括以下步骤在衬底上形成多层，所述多层包括形成有管沟道孔的绝缘层和与所述管沟道孔耦合的一对单元沟道孔；在所述单元沟道孔中形成一对柱状单元沟道，并形成被设置为使所述一对柱状单元沟道的下端彼此电耦合的管沟道；和在所述管沟道中掺入杂质。
10.如权利要求9所述的方法，其中，利用等离子体掺杂使所述管沟道被掺入杂质。
11.如权利要求10所述的方法，其中，利用等离子体掺杂使所述管沟道被掺入N型杂质。
12.如权利要求9所述的方法，还包括通过刻蚀所述多层来形成缝隙，以使所述管沟道的上端被贯穿，并且在所述管沟道中掺入杂质的步骤包括通过所述缝隙在所述管沟道中掺入杂质。
13.如权利要求9所述的方法，其中，形成所述多层的步骤包括以下步骤 在所述衬底上形成第一绝缘层；在所述第一绝缘层上形成牺牲图案； 在所述牺牲图案上形成第二绝缘层； 将所述第二绝缘层平坦化，使得所述牺牲图案暴露；通过在所述平坦化的第二绝缘层上交替地层叠第三绝缘层和用于形成控制栅电极的导电层，来形成所述多层；通过刻蚀所述多层来形成所述单元沟道；以及通过去除所述牺牲层图案来形成所述管沟道孔。
14.如权利要求13所述的方法，其中，所述第一绝缘层和所述第二绝缘层包括氧化硅层，所述牺牲图案包括氮化硅层。
15.如权利要求13所述的方法，其中，通过沿垂直方向交替地层叠氧化物层和多晶硅层来形成所述多层。
16.如权利要求9所述的方法，其中，所述柱状单元沟道填充所述单元沟道孔。
17.如权利要求9所述的方法，其中，所述柱状单元沟道形成为通心粉结构。
18.—种制造非易失性存储器件的方法，包括以下步骤在衬底上形成多层，所述多层包括形成有管沟道孔的绝缘层和与所述管沟道孔耦合的一对单元沟道孔；在所述单元沟道孔中形成一对柱状单元沟道，并形成被设置为使所述一对柱状单元沟道的下端彼此电耦合的管沟道；形成与所述管沟道耦合且被掺入杂质的掺杂层；以及使所述杂质扩散至所述管沟道。
19.如权利要求18所述的方法，还包括通过刻蚀所述多层来形成缝隙，以使所述管沟道的上端被贯穿，并且形成所述掺杂层的步骤包括通过所述缝隙形成与所述管沟道耦合的掺杂层。
20.如权利要求19所述的方法，其中，形成所述掺杂层的步骤包括以下步骤 在包括所述缝隙的被刻蚀的多层上形成掺杂的多晶硅层； 在所述掺杂的多晶层上形成绝缘层； 使所述绝缘层和所述掺杂的多晶硅层凹陷。
21.如权利要求20所述的方法，其中，所述掺杂的多晶硅层包括被掺入N型杂质的多晶硅层。
22.如权利要求18所述的方法，其中，通过热处理工艺使所述杂质扩散。
23.如权利要求18所述的方法，其中，所述柱状单元沟道和所述管沟道包括未掺杂的多晶娃层。
24.如权利要求18所述的方法，其中，所述柱状单元沟道填充所述单元沟道孔。
25.如权利要求18所述的方法，其中，所述柱状单元沟道形成为通心粉结构。
全文摘要
本发明提供一种非易失性存储器件，包括一对柱状单元沟道，所述一对柱状单元沟道自衬底垂直延伸；掺杂的管沟道，所述掺杂的管沟道被设置为使一对柱状单元沟道的下端耦合；衬底上的绝缘层，掺杂的管沟道掩埋在所述绝缘层中；存储层，所述存储层被设置为包围柱状单元沟道的侧表面；以及控制栅电极，所述控制栅电极被设置为包围存储层。
文档编号H01L21/8247GK102263108SQ201010258579
公开日2011年11月30日 申请日期2010年8月20日 优先权日2010年5月31日
发明者周文植, 李起洪, 洪权 申请人:海力士半导体有限公司