带有集成电阻的高压晶体管器件的制作方法

专利名称：带有集成电阻的高压晶体管器件的制作方法
技术领域：
本公开内容总体涉及高压器件结构的领域。
背景技术：
高压场效应晶体管(HVFET)在半导体领域是广为人知的。许多HVFET采用了包括 扩展漏极区的器件结构，所述扩展漏极区在器件位于“截止”状态时承受或“阻塞”所施加的 高电压(例如，200伏或更大)。此类HVFET通常用于功率转换设备，诸如用于离线式电源、 电机控制等的AC/DC转换器。这些器件可以在高电压上切换，并在截止状态实现高阻塞电 压，而在“导通”状态最小化对电流的阻抗。典型的HVFET的扩展漏极区通常被轻掺杂，以在 器件截止时承受施加至漏极的高电压。与常规低压MOSFET相较，扩展漏极区的长度也增加 了，以将电场分布至更大的区域，从而使得该器件能够耐受更高的电压。当器件导通(即， 导电)时，电流流过扩展漏极区。在垂直HVFET结构中，半导体材料的台面(mesa)在导通状态形成了电流的扩展漏 极区或漂移区。在邻近于布置了体区的台面的侧壁区域，靠近衬底顶部形成槽栅结构。向 栅极施加适合的电势，使得沿体区的垂直侧壁部分形成导电沟道，使得电流可以垂直流过 半导体材料，即，从源极区所在的衬底的顶部表面向下流至漏极区所在的衬底的底部。常规的功率集成电路(IC)器件通常采用大型垂直高压输出晶体管，在其配置中， 晶体管的漏极被直接联接至外部引脚。所述IC通常包括在与包括高压输出晶体管的半导 体管芯相分立的半导体管芯(die)或芯片上形成的控制器电路。所述两种半导体芯片(控 制器和输出晶体管)通常被容纳在同一 IC封装中。为了提供IC控制器电路的启动电流，可 以在外部引脚上施加一个外部高电压。通常控制器被保护以免受外部高电压的影响，所述 外部高电压受结型场效应晶体管(JFET)的“抽头(tap)”结构的限制。例如，当高电压输出 晶体管的漏极例如为550V电压时，抽头晶体管将联接至控制器的最高电压限制到约50V， 从而提供一个用于启动所述器件的小(2-3毫安)电流。但是，此类电路配置会发生问题， 当漏极引脚变为负时(这在一些电源配置中经常发生)。垂直输出HVFET的漏极的负摆动 (negativeswing)会将大量的少数载流子注入衬底，这会导致控制器的闩锁(latch-up)。


本发明在以下附图的图示中以举例而非限制的方式得到阐释，在附图中图1阐释了功率集成电路(IC)的输出部分的示例性电路示意图。图2阐释了用于图1的功率IC的另一集成高压器件结构的示例性等价电路的示 意图。图3阐释了图1和2中示出的集成高压器件结构的示例性横截面图。图4阐释了图3中示出的集成高压器件结构的示例性顶部布线视图。
具体实施例方式为了使本发明得到彻底的理解，在以下描述中阐明了具体的细节诸如材料类型、 尺寸、结构性特征、处理步骤等等。但是，本领域普通技术人员将认识到，实现所述的实施方 案也可能不需要这些具体细节。应理解的是，图中的要素是代表性的，并未为了清晰而按比例绘制。也应认识到， 虽然所公开的是采用N沟道晶体管器件的IC，也可以通过对所有适合的掺杂区使用相反的 导电类型而装配P沟道晶体管。此外高压半导体器件领域的普通技术人员将理解，诸如在 附图中以举例方式示出的晶体管结构也可以集成在其他晶体管器件结构中，或以使得不同 器件共享公共的连接件和半导体区(例如，N阱、衬底等)的方式装配。在本申请的上下文中，高压或功率晶体管是在“截止”状态或条件下能够承受约 150V或更大电压的任何半导体晶体管结构。在一个实施方案中，高压输出晶体管被阐释 为N沟道金属氧化物半导体场效应晶体管(MOSFET)，其中在源极区和漏极区之间承受一高 压。在其他实施方案中，高压输出晶体管可以包括双板结型晶体管(BJT)、绝缘栅场效应管 (IGFET)或提供晶体管功能的其他器件结构。在本公开内容的意图中，“地”或“地电势”是指电路或I C中的所有其他电压或电 势被限定或被测量时所参照的参考电压或电势。在本公开内容的上下文中，抽头晶体管是如下一种晶体管器件结构当第二和第 三终端上所施加的电压小于晶体管器件的夹断电压时，第一或抽头终端的电压基本与所述 的第二和第三终端上所施加的电压成比例。当第二和第三终端上所施加的电压超过夹断电 压时，抽头终端提供的电压在所施加的电压增长时是基本恒定或不变的。在一个实施方案 中，抽头晶体管包括结型场效应晶体管(JFET)。图1阐释了功率集成电路(IC)的输出部分10的示例性电路示意图，该IC包括大 型垂直N沟道HVFET11，其具有栅极、接地的源极、以及联接至外部引脚或节点(VEXTEK·) 13 的漏极。施加至栅极的控制电压确定了节点13处的电压状态(例如，高或低)。当HVFET11 导电，也即在导通状态时，电流可以流至一个或多个连接至节点13的外部负载。例如，在开 关模式的电源IC中，输出晶体管11可以通过变压器的一次绕组控制电流，从而控制由该电 源输送的功率。图1还示出了集成高压器件结构12，其在所示的实施方案中包括了抽头晶体管 15，该抽头晶体管15具有接地的栅极以及联接至集成高压电阻14的漏极(节点17)。抽头 晶体管15的源极(节点16)向IC的内部控制器提供了抽头电压，根据一个实施方案，该电 压可被限制为约50V。所述内部控制器电路(未示出)和器件结构12可以形成在与包括输 出晶体管11的半导体管芯分立的半导体管芯上。在图1的实施例中，电阻14包括集成在包括抽头晶体管15的高压器件结构中的 小电阻(例如，约100欧姆)。电阻14由在一个场氧化物厚层的顶部形成的多晶硅制成。 为了耐受高电压，将电阻14布置在位于场晶体管15的N阱区的正上方的场氧化物以上(见 图3)。抽头晶体管15的漏极金属垫被连接至电阻14的一端，即节点17，而电阻14的另一 端被连接至HVFET11的漏极，即，节点13。在功率IC器件的操作中，当垂直HVFET11的漏极(节点13)转换为负电压时，电 阻14限制了流至控制器的电流，从而防止了内部控制器电路的闩锁。电阻14的值可以基于在闩锁发生之前IC的控制器部分可以经受的最大电流来确定。例如，如果功率IC器件 能够经受大至10毫安的电流，并假定在最坏情况下，HVFETl 1的漏极会转换为约-IV的负 电压，那么电阻14应具有100欧姆的电阻值。本领域普通技术人员将认识到，当节点13转换为正电压550V时，电阻14的两个 终端(即节点13和17)均漂浮至基本相同的高电压电平。也就是说，在电阻14两端在节 点13和17之间仅出现相对较小的电势差。例如，联接至节点13的电阻14的一端可以处 于550V ；而联接至节点17的电阻14的另一端可以处于约549. 8V。注意，HVFETl 1的漏极 金属电极以及下方抽头晶体管结构的N阱同样与联接至节点13的电阻14的端部处于基本 相同的电势下。在这一状态(即，截止状态下)，N阱之下的衬底以及抽头晶体管的栅极处 于或接近于地电势。控制器电路从节点13通过抽头晶体管15和电阻14获得启动电流(例如，约2毫 安)。当此发生时，在电阻14 (假定电阻为100欧姆)两端的电压降是约0. 2V，其较之可获 得的电压是可忽略的。图2阐释了另一集成器件结构20的示例等价电路示意图。器件结构20可以用作 图1中的功率IC的器件结构12的替代。器件结构20包括连接至节点17的抽头晶体管15， 集成电阻14处于与图1所示的基础电路配置相同的配置中。节点16，作为晶体管15的源 极，向功率IC的控制器部分提供抽头电压。节点17是抽头晶体管15的漏极，其被连接至 电阻14的一个端部。高压M0SFET22的漏极也被连接至节点17，M0SFET22被示为配置成将其源极、体区 以及栅极接地。在正常的操作条件下，晶体管22是截止的，也即，非导通的。在一个实施方 案中，高压M0SFET22以及抽头晶体管15被装配为该两个器件共享了形成在P型衬底中的 同一个N阱区。在图2的实施例中，应理解的是，晶体管15、电阻14和电压M0SFET22被布 置在与包括输出晶体管11的半导体管芯分立的半导体管芯上。图3阐释了图1和2中示出的集成高压器件结构的示例性横截面30。在这一实施 例中，抽头晶体管与高压电阻39集成，所述高压电阻39包括多晶硅层，该多晶硅层形成于 覆于N阱区33的一片不包含P型埋区的区域上的场氧化物区38的一部分上。也就是说， 电阻39布置在N阱33的一片不存在P型埋区的区域的正上方。这一结构性的布置限制了 出现在位于晶体管39正下方的场氧化物38上的电压——当在联接至高压输出晶体管11 的漏极的电极或终端41上施加高电势时。如从图中可见，多个基本平行的间隔开的P型埋区34被示出为布置在N阱33的 左边区域，并横向相邻于位于电阻39正下方的区域。最上面的埋区34被示为与场氧化物 区38叠合。N阱33的右边区域包括抽头JFET结构，该结构包括布置在形成于N+区36和 37之间的场氧化物区38之下的多个基本平行的间隔开的P型埋区35。注意，在这一实施方案中，P型埋区34或35并不在N+区36或37之下延伸。在场 氧化物区38和电阻层39的部分之上形成夹层介电层40。电极41穿过夹层介电层40为层 39的一端提供了电连接。经由夹层介电层40的开口，使得电极42能够电连接至层39的一 端以及N+区36 (图1和2中的节点17)。电极43经由夹层介电层40和场氧化物区38的 开口，向N+区37(节点16)提供电连接。半导体领域的技术人员将认识到，P型埋区35包括JFET结构的栅极。深植入片(未示出)或任何其他类型的等价结构可以用于电连接每一埋区35的一端。例如，在图3 中，最左端的P型埋区35是接地的。类似的结构可以用于电连接每一埋区34。这允许了包 括抽头晶体管的JFET结构的栅极电连接到地或接近地的电势，如图1和2所示。在截止状态，每一未接地的P型的埋区35的端部(即，最靠近区37的端部)向上 漂浮至最大电压，例如，与电极43(输出晶体管11的漏极)处出现的电压基本相同。在这 一配置中，施加至节点13的外部高电压在每一 P型埋层35上横向下降。因此，JFET栅极 (P型埋区)上的实际电压从JFET结构的漏极(区域37)到源极(区域36)沿横向变化。在图3示出的器件结构的一个实施方案中，场氧化物38在N阱区33和P衬底区 31以上形成约5000-10000埃的厚度。本领域技术人员将认识到，当多晶硅电阻层39漂浮 至电极41 ( > 500V)上的最大施加高电势时，场氧化物38的厚度不足以可靠地在长时间内 承受那电压。还应认识到，当多晶硅层39在高电压(例如，500至700V)时，下方的P衬底 区31通常是接地的。在这一情况下，电压在P型埋层34和35上下降，使多晶硅电阻下的 N阱区33向上漂浮至基本与多晶硅电阻层39的电势相同。这确保了场氧化物(在多晶硅 层39和下方的N阱区33之间)上的电势相对较小。在图3的示例性横截面中，电极或终端41、42和43分别对应于图1和2的节点 13、17和16。如上所述，在P衬底31和P埋区34和35接地时，电极43 (所述抽头)处的 电压与高至某个夹断电压的电极42的电压成比例。如果电极42的电压超过夹断电压，电 极43的电压相对恒定地保持在一个远小于电极41和42上可能出现的最大电压的抽头电 势下。通过这种方式，图3示出的集成高压器件结构保护了功率晶体管IC的低压电路(例 如，控制器部分)不受电极41处所出现的高压的影响。半导体领域的普通技术人员将认识到，图3示出的集成高压器件结构的抽头晶体 管部分包括结型场效应管(JFET)，其有漏极(连接至电极42的N+区36)、通常接地(通过 未示出的连接件)的栅极(P型埋区35和P衬底31)，以及充当抽头终端或节点的源极(连 接至电极43的N+区37)——其为P衬底31上布置的其它电路提供电压。在图2示出的实 施方案中，包括JFET的抽头晶体管15与高压M0SFET22集成在一起，也就是说，抽头晶体管 15和高压M0SFET22共享了公共的N阱区。继续图3的示例性实施方案，P型埋区34和35的各自的最上面的那个均被示为 嵌入衬底表面的N阱33中，即，与场氧化物38叠合或相邻。P型埋区34和35的剩下的那 些每一个都垂直地分立，以在N阱33产生多个JFET导电沟道。在图3的实施方案中，JFET 沟道的数目等于P型埋区35的数目。区34和35可以例如通过高能离子植入来形成。这形成了被划分为多个交织着P 埋区34(在层39之下)和P埋区35 (在N+区36和37之间)的多个JFET导电沟道。应 认识到，N阱33也可以由高能离子植入形成。可以选择植入能量和剂量，以便将N阱P埋 层结处的最大电场保持在发生雪崩击穿的标准电场以下。在一个实施方案中，P埋区34和 35以及每一 JFET沟道的最大电荷是约lX102/cm2至2X102/cm2。本领域普通技术人员将 认识到，为了用多个JFET导电沟道形成N阱33，N阱和多个P埋区的掺杂和植入能量水平 可以被选择为接近上述的电荷水平。在图1的功率IC的正常运行中，当电极42和43之间的电压差较低时，电流通过 N阱33中的JFET导电沟道从终端42流向终端43。当终端43的电压增长时，N阱33中的自由载荷子的浓度通过反向偏压被耗尽到P型衬底31和P型埋区35。当电极42和P型衬 底31之间的电压差到达某一电压时(即，夹断电压)，JFET导电沟道的自由载荷子被反向 偏压充分耗尽。在这一夹断电压以上，电极42和43之间的N阱33的电阻显著地增加，以 使电极43的电压基本固定在夹断电压。在一个实施方案中，夹断发生在约40-50V。还应理解的是，当电极41在正的高电压例如550V时，多晶硅电阻层39的两端 (即，电极41和42)向上漂浮至基本同一高电压。例如，当550V的电压在电极41上出现 时，电极42可以在约549. 8V的电势，这取决于电阻层39的电阻值和流过电阻层39和晶体 管15的电流。位于电阻层39正下方的N阱区33同样与电极42处于基本相同的高电势。 当IC的控制器部分从电极41获得启动电流(例如，2毫安)时，在电极41和42之间的电 阻层39上发生了很小的可忽略的电压降(例如，约0. 2V)。虽然图3中将最上面的P型埋区34和35图示为布置在N阱区33的上表面处，在 其他实施方案中，最上面的P型埋区可以被形成在N阱33的上表面以下，从而就在场氧化 物38之下的表面处产生JFET导电沟道。在另一实施方案中，与具有多个P型埋区不同的是，在N阱33的相对侧上仅形成 了单个P型埋区34和单个P型埋区35。在一个实施方案中，场氧化物区38包括使用各种广泛所知的方法——包括热生长 和化学气相沉积——形成的二氧化硅。应认识到，在其他实施方案中，场氧化物区38可以 包括氮化硅或其他适合的介电材料。类似的，夹层介电层40可以包括二氧化硅、氮化硅或 其他适合的介电材料。图4阐释了图3中示出的集成高压器件结构的示例型顶部布线视图。注意电阻39 被示为以蛇形构造形成，这最小化了终端41和42之间的空间。虽然本发明是结合于具体实施方案描述的，本领域普通技术人员将认识到，在本 发明范围内的多种修改和改型都是可行的。相应地，说明书和附图被视为阐释性的而非限 制性的意义。
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权利要求
一种高压器件，包括第一导电类型的衬底；布置在所述衬底中的第二导电类型的阱区；布置在所述阱区中的第二导电类型的第二和第三区，所述第二和第三区被所述阱区的第一区域分隔；布置在所述阱区的所述第一区域中的第一导电类型的一个或多个第一埋区，其在所述阱区的所述第一区域中限定了导电沟道，所述一个或多个第一埋区与所述第二和第三区间隔开；布置在所述阱区的第二区域中的第一导电类型的一个或多个第二埋区，所述阱区的第三区域将所述一个或多个第二埋区与所述第二区分隔；介电层，其形成在第一和第二埋区以上；电阻材料层，其形成在位于所述第三区域正上方的所述介电层以上，所述电阻材料层具有第一和第二端；第一和第二终端，其分别电连接至电阻材料层的第一和第二端，所述第二终端也被电连接至所述第二区；第三终端，其电连接至所述第三区；第四终端，其电连接至所述衬底以及所述一个或多个第一和第二埋区，其中当第一和第四终端上的电压差小于所述高压器件的夹断电压时，提供在第三终端上的电压基本与该电压差成比例，当电压差大于夹断电压时，提供在第三终端上的电压是基本恒定的，当电压差大于夹断电压时，电阻材料层漂浮在基本等于电压差的电势处。
2.根据权利要求1所述的高压器件，其中所述阱区的第三区域不存在第一导电类型的 埋区。
3.根据权利要求1所述的高压器件，其中所述一个或多个第一埋区包括多个垂直间隔 开的第一导电类型的第一埋区。
4.根据权利要求3所述的高压器件，其中第一埋区的最上面的一个毗连于所述介电层。
5.根据权利要求3所述的高压器件，其中导电沟道被限定在每一个所述第一埋区之 间，以及所述第一埋区的最下部的一个和衬底之间。
6.根据权利要求1所述的高压器件，其中所述一个或多个第一埋区包括第一导电类型 的单个第一埋区，该单个第一埋区之上和之下限定有导电沟道。
7.根据权利要求1所述的高压器件，其中所述一个或多个第二埋区包括多个垂直间隔 开的第一导电类型的第二埋区。
8.根据权利要求7所述的高压器件，其中第二埋区的最上面的一个毗连于所述介电层。
9.根据权利要求1所述的高压器件，其中所述一个或多个第一第二区包括第一导电类 型的单个第二埋区。
10.一种功率集成电路(IC)，包括 第一晶体管器件，其具有漏极； 第二晶体管器件，其包括结型场效应晶体管(JFET)，其形成在第一导电类型的阱区的第一区域中，所述阱区被 布置在第二导电类型的衬底中，所述JFET具有布置在所述阱区中的第一导电类型的第一 和第二区，该第一和第二区由通过一个或多个第二导电类型的第一埋区限定的多个导电沟 道分隔；电阻，其形成在所述阱区的第二区域以上，该电阻通过任意介电层与所述阱区的所述 第二区域绝缘，所述阱区的第二区域邻近所述第一区，所述电阻具有第一和第二端，第二端 被电连接至所述JFET的第一区；第一电极，其电连接至电阻的第一端和第一晶体管的漏极，第二电极，其电连接至所述 JFET的第二区，以及第三电极，其电连接至所述衬底和所述第一埋区；其中当第一和第三电极之间的电压差小于JFET的夹断电压时，提供在第二电极上的 电压基本与该电压差成比例，当该电压差大于夹断电压时，提供在第二电极上的电压是基 本恒定的，当该电压差大于夹断电压时，电阻漂浮在基本等于该电压差的电势处。
11.根据权利要求10所述的功率IC还包括联接至第二电极的控制电路。
12.根据权利要求11所述的功率IC，其中所述控制电路联接至第一晶体管的栅极，该 控制电路可操作地将第一晶体管切换至导通和截止。
13.根据权利要求10所述的功率IC还包括外部引脚，以及其中第一晶体管包括垂直高 压输出晶体管，漏极电连接至该外部引脚。
14.根据权利要求10所述的功率IC，其中所述一个或多个第一埋区包括多个垂直间隔 开的第一埋区。
15.根据权利要求13所述的功率IC，其中所述电阻用于在输出引脚相对于衬底处于负 电势时，限制注入衬底的电流。
16.根据权利要求10所述的功率IC，其中所述阱区包括邻近于所述第二区域的第三区 域，所述第三区域包括第二导电类型的一个或多个第二埋区。
17.根据权利要求10所述的功率IC，其中所述阱区的所述第三区域上不存在第二导电 类型的埋区。
18.一种高压器件，包括第一导电类型的衬底；布置在衬底中的第二导电类型的阱区，该阱区具有第一、第二和第三区域，所述第一区 域横向邻近第二区域，所述第二区域横向邻近第三区域；布置在阱区的第一区域中的第二导电类型的第一和第二区；布置在所述第一区域中的第一导电类型的一个或多个第一埋区，所述一个或多个第一 埋区限定了多个导电沟道，所述第一和第二区均与所述一个或多个第一埋区横向分隔开， 所述第一区被布置在导电沟道的第一端，所述第二区被布置在导电沟道的相对端；布置在阱区的第三区域中的第一导电类型的一个或多个第二埋区；介电层，其至少形成在阱区的第二区域以上；电阻材料层，其形成在位于第二区域正上方的介电层以上，所述电阻材料层具有第一 禾口第二端；第一和第二电极，其分别电连接至电阻材料层的第一和第二端，所述第二电极也被电 连接至所述第二区；第三电极，其电连接至所述第一区；第四电极，其电连接至所述衬底以及所述一个或多个第一和第二埋区，其中当第一和 第四电极上的电压差小于高压器件的夹断电压时，提供在第三电极上的电压基本与该电压 差成比例，当电压差大于夹断电压时，提供在第三电极上的电压是基本恒定的，当电压差大 于夹断电压时，第二电极上的电势基本等于电压差。
19.根据权利要求18所述的高压器件，其中所述一个或多个第一埋区包括多个垂直间 隔开的第一埋区。
20.根据权利要求18所述的高压器件，其中所述一个或多个第二埋区包括多个垂直间 隔开的第二埋区。
21.根据权利要求18所述的高压器件，其中所述阱区的第二区域不存在第二导电类型 的埋区。
22.—种功率集成电路(IC)，包括输出晶体管，其具有被连接至一个接收外部电压的引脚的漏极；控制电路，其驱动输出晶体管；晶体管器件，其包括结型场效应晶体管(JFET)，其形成在第一导电类型的阱区中，所述阱区被布置在第二 导电类型的衬底中，所述JFET具有布置在阱区中的第一导电类型的第一和第二区，该第一 和第二区由通过一个或多个第二导电类型的埋区限定的多个导电沟道分隔；材料层，其在布置在阱区以上的介电层中形成电阻，所述电阻具有第一和第二端，所述 第二端电连接至JFET的第一区；第一电极，其电连接至电阻的第一端和输出晶体管的漏极，第二电极，其电连接至JFET 的第二区以及控制电路，以及第三电极，其电连接至衬底和所述埋区；其中当第三电极接地且外部电压小于JFET的夹断电压时，提供在第二电极上的内部 电压基本与外部电压成比例，当第三电极接地且外部电压大于JFET的夹断电压时，提供在 第二电极上的内部电压是基本恒定的，当外部电压大于所述夹断电压且第三电极接地时， 电阻的第二端基本处于外部电压下。
23.根据权利要求22所述的高压器件，其中输出晶体管包括垂直高压场效应晶体管。
24.根据权利要求22所述的高压器件，其中介电层包括二氧化硅。
25.根据权利要求22所述的高压器件，其中所述材料层包括多晶硅。
26.根据权利要求22所述的高压器件，其中所述电阻形成在横向邻近JFET的第一区的 阱区的第一区域以上，所述第一区域上不存在第二导电类型的埋区。
27.根据权利要求22所述的高压器件还包括第二导电类型的一个或多个附加埋区，其 布置在阱区的第二区域中，所述第二区域横向邻近所述第一区域，并通过所述第一区域与 第一区隔开。
全文摘要
一种高压器件结构，其包括联接至抽头晶体管的电阻，所述抽头晶体管包括如下配置的JFET其中当外部电压小于JFET的夹断电压时，提供在JFET的终端的电压与外部电压基本成比例。当外部电压大于夹断电压时，在终端处提供的电压是基本恒定的。当外部电压大于夹断电压时，电阻的一端基本处于外部电压下。当外部电压为负时，所述电阻限制了注入衬底的电流。所要强调的是，本摘要仅遵从于要求提供摘要的规则而提供，以允许检索者或其他读者快速确定技术公开内容的主题。
文档编号H01L27/24GK101997020SQ201010263110
公开日2011年3月30日 申请日期2010年8月20日 优先权日2009年8月20日
发明者S·班纳吉, V·帕萨瑞希 申请人:电力集成公司