专利名称：一种半导体结构及其形成方法
技术领域：
本发明涉及半导体技术领域，具体来说，涉及一种半导体结构及其形成方法。
背景技术：
随着半导体结构的临界尺寸越来越小，由于结构及性能上的特殊性，纳米线在半导体结构方面的应用前景得以显现，使其成为当前国际前沿的研究热点。特别地，在 VLSI (超大规模集成电路)领域，由于纳米线具有高度比例缩小的特性以及短沟道控制特性，而被高度重视。但是，目前，制得的各所述纳米线都是直接形成于半导体基底上，使得对所述半导体基底的利用相对有限，为更好地应用纳米线利于缩小比例的特性，如果除了形成于半导体基底上的纳米线之外，还有一种形成于半导体基底上方的纳米线，即可减小承载相同数目纳米线所需的半导体基底的面积，利于在具有同样面积的半导体基底上制造更多的半导体结构，增加集成度。
发明内容
为了解决上述问题，本发明提供了一种半导体结构及其形成方法，利于增加集成度。本发明提供的一种半导体结构，所述半导体结构形成于第一半导体层上，所述半导体结构包括主纳米线、纳米线组和两个半导体基体；各所述半导体基体包括至少两个第二半导体层，各所述第二半导体层形成于绝缘层上，在各所述半导体基体之间，各所述第二半导体层及各所述绝缘层一一对应；所述纳米线组包括至少两个纳米线，所述主纳米线、各所述纳米线分立且均包含第三半导体层，所述第二半导体层与所述第一半导体层和/或所述第三半导体层材料不同；所述主纳米线与靠近所述第一半导体层的对应的所述第二半导体层相接；各所述纳米线与各对应的所述第二半导体层一一相接；各所述纳米线在所述第一半导体层上的投影重合。本发明提供的一种半导体结构的形成方法，包括在第一半导体层上确定纳米线区并形成半导体基体及第三半导体层，所述第三半导体层覆盖所述纳米线区且嵌入所述半导体基体中；所述半导体基体包含至少三个第二半导体层，各所述第二半导体层夹于绝缘层之间；所述第二半导体层与所述第一半导体层和 /或所述第三半导体层材料不同，在接于所述纳米线区中一组相对侧面的所述半导体基体上形成有第一硬掩膜；形成第二硬掩膜，所述第二硬掩膜附着于所述第一硬掩膜中接于所述相对侧面的侧壁且暴露部分所述第三半导体层；去除暴露的部分所述第三半导体层，以形成凹槽；形成第三硬掩膜，所述第三硬掩膜覆盖所述凹槽的侧壁，所述第一硬掩膜、所述第二硬掩膜和所述第三硬掩膜与所述绝缘层材料不同；
去除远离所述纳米线区的部分所述半导体基体，以使所述半导体基体中接于所述相对侧面处的宽度小于接于其他侧面处的宽度，以暴露所述第一半导体层、各所述绝缘层和各所述第二半导体层；去除所述半导体基体中接于所述相对侧面处的所述绝缘层，并暴露承载所述第一硬掩膜的部分所述第三半导体层的表面，在去除所述第一硬掩膜、所述第二硬掩膜和所述第三硬掩膜后，在所述表面的法线方向上，以所述第二半导体层为掩膜，去除所述第三半导体层，再去除作为掩膜的所述第二半导体层；除靠近所述第一半导体层的所述第二半导体层外，去除各所述第二半导体层的部分区域，所述部分区域包含沿所述凹槽中接于所述第二半导体层的确定边延展至所述第二半导体层一边界的区域。与现有技术相比，采用本发明提供的技术方案具有如下优点通过使所述纳米线组包括至少两个纳米线，各所述纳米线分立，且各所述纳米线在所述第一半导体层上的投影重合，可在所述半导体基底上方形成纳米线；此外，由于各所述第二半导体层借由各所述绝缘层已形成堆叠结构，通过使各所述纳米线与各对应的所述第二半导体层一一相接，继而，以各所述纳米线为基础形成器件的沟道区，以各对应的所述第二半导体层为基础形成器件的源漏区，利于形成器件的堆叠，即，利于减小承载相同数目所述纳米线所需的所述半导体基底的面积，而在具有同样面积的所述半导体基底上制造更多的器件，增加集成度；此外，通过使所述半导体结构还包括主纳米线，所述主纳米线与靠近所述第一半导体层的对应的所述第二半导体层相接，又由于各所述纳米线分立，可使堆叠的分别包含各所述纳米线的器件的源区或漏区相连，利用所述主纳米线与各所述器件可构成放大器，利于在形成具有相同放大能力的所述放大器时，减小所述放大器占用的所述半导体基底的面积和。通过使所述栅极接于所述主纳米线和各所述纳米线，S卩，使各器件共用一个所述栅极，利于进一步增加集成度。通过使所述侧墙位于所述主纳米线和所述纳米线组上方，利于在形成所述侧墙后，能够暴露所述主纳米线和各所述纳米线，继而，在后续步骤中，以所述侧墙为掩膜，可对所述主纳米线和各所述纳米线进行金属化处理，利于减小器件的电阻。通过使所述接触孔与各所述第二半导体层相接，可以分别控制各所述第二半导体层，继而分别控制包含各所述第二半导体层的不同器件，利于工艺设计。通过使所述纳米线具有光滑表面，利于在所述纳米线表面形成均勻的钝化层(如铪基氧化层或Al203、La203、Zr02、LaAW中的一种或其组合)，可在利用所述纳米线形成器件且以所述钝化层作为栅介质层时，提供均勻的所述栅介质层，利于优化器件性能。
图1至图7分别为本发明半导体结构实施例的俯视图和分别沿AA，、BB’、CC’、DD’、 EE，和FF'方向的剖视图；图8为本发明半导体结构的形成方法实施例中形成半导体基体后的剖视图；图9至图11分别为本发明半导体结构的形成方法实施例中形成第一硬掩膜后的俯视图和沿AA’、BB’方向的剖视6
图12至图14分别为本发明半导体结构的形成方法实施例中形成第三半导体层后的俯视图和沿AA’、BB’方向的剖视图；图15至图17分别为本发明半导体结构的形成方法实施例中形成第二硬掩膜后的俯视图和沿AA’、BB’方向的剖视图；图18至图20分别为本发明半导体结构的形成方法实施例中形成凹槽后的俯视图和沿AA’、BB’方向的剖视图；图21至图23分别为本发明半导体结构的形成方法实施例中形成第三硬掩膜后的俯视图和沿AA’、BB’方向的剖视图；图M至图沈分别为本发明半导体结构的形成方法实施例中去除所述半导体基体中远离所述纳米线区的部分后的俯视图和沿AA’、BB’方向的剖视图；图27至图观分别为本发明半导体结构的形成方法实施例中形成异质区后沿AA’、 BB'方向的剖视图；图四至图31分别为本发明半导体结构的形成方法实施例中形成的器件结构的俯视图和沿AA’、BB’方向的剖视图；图32为本发明半导体结构的形成方法实施例中执行退火操作后沿AA’方向的剖视图；图33至图36分别为本发明半导体结构的形成方法实施例中暴露各第二半导体层的部分上表面后的俯视图和沿BB’、CC’、FF’方向的剖视图；图37至图38分别为本发明半导体结构的形成方法实施例中切断靠近第一半导体层的第二半导体层后的俯视图和沿FF’方向的剖视图；图39至图42分别为本发明半导体结构的形成方法实施例中形成第一栅极后沿 BB，、CC，、DD，、EE，方向的剖视图；图43至图46分别为本发明半导体结构的形成方法实施例中形成第一层间介质层后沿BB，、CC，、DD，、EE，方向的剖视图；图47至图50分别为本发明半导体结构的形成方法实施例中形成侧墙后沿BB’、 CC’、DD’、EE’方向的剖视图；图51至图53分别为本发明半导体结构的形成方法实施例中形成接触孔后沿BB’、 CC，、FF，方向的剖视图。
具体实施例方式下文的公开提供了许多不同的实施例或例子用来实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。本发明提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。需强调的是，本文件内所述的各种区域的边界包含由于工艺或制程的需要所作的必要的延展。本发明提供了一种半导体结构，如图1至图7所示，所述半导体结构形成于第一半导体层100上，所述半导体结构包括主纳米线144、纳米线组140(如图2中虚框所标示)和两个半导体基体120 (如图3中虚框所标示)；各所述半导体基体120包括至少两个第二半导体层122，各所述第二半导体层122形成于绝缘层IM上；在各所述半导体基体120之间， 各所述第二半导体层122及各所述绝缘层IM —一对应；所述纳米线组140包括至少两个纳米线142，所述主纳米线144、各所述纳米线142分立且均包含第三半导体层，所述第二半导体层122与所述第一半导体层100和/或所述第三半导体层材料不同；所述主纳米线144 与靠近所述第一半导体层100的对应的所述第二半导体层122相接；各所述纳米线142与各对应的所述第二半导体层122 —一相接，各所述纳米线142在所述第一半导体层100上的投影重合。其中，所述第一半导体层100可为硅衬底，优选地，所述第一半导体层100为硅外延层，所述第一半导体层100也可为绝缘体上硅(SOI)；此时，所述第三半导体材料可为硅或掺杂硅，所述掺杂硅包括经离子注入工艺已完成离子掺杂的硅材料(可以是N型或P型的硅材料，如，掺杂B、P或As的硅材料)以及经外延生长工艺(如在生成硅的反应物中掺入包含掺杂离子成分的反应物)直接形成掺杂的硅材料(如对于PMOS器件，所述硅材料可为SigGex,其中，X的取值范围可为0. 1 0.7，如0. 2、0. 3、0. 4、0. 5或0. 6 ；对于NMOS器件，所述硅材料可为Si: C，其中，C的原子数百分比的取值范围可为0. 2% 2%，如0. 5%、
或1. 5% )。需说明的是，所述第一半导体层100材料也可为掺杂硅，所述掺杂硅与上述掺杂硅相同，不再赘述。所述第一半导体层100材料或所述第三半导体层材料为硅或掺杂硅时，所述第二半导体层122材料为掺杂或未掺杂的多晶硅或非晶硅。优选为掺杂的多晶硅(掺杂元素可为B、P或As等)，既利于在图形化所述第二半导体层122时获得优质图形，也利于在以所述第二半导体层122为基础提供源漏区时优化器件性能。所述绝缘层IM可为氧化硅层。本文件中，“在各所述半导体基体120之间，各所述第二半导体层122及各所述绝缘层IM —一对应”意指在所述器件中包含两个所述半导体基体120(分别记为第一半导体基体和第二半导体基体)时，所述第一半导体基体包括三个所述绝缘层124(沿远离所述第一半导体层100的方向，分别标为1241和1243 ；需说明的是，为兼顾附图中标号的简明和清楚，各所述第二半导体层、各所述绝缘层及后续各所述纳米线的区分仅在图7中予以示范性的具体标号，在其他附图中，不作区分)，且各所述绝缘层1 之间共夹有两个所述第二半导体层122(沿远离所述第一半导体层100的方向，分别标为1221和122 时，所述第二半导体基体也包括三个所述绝缘层124(沿远离所述第一半导体层100的方向，分别标为1242和1M4)且各所述绝缘层IM之间也共夹有两个所述第二半导体层122(沿远离所述第一半导体层100的方向，分别标为1222和12M)。所述第一半导体基体中的所述绝缘层IM和所述第二半导体基体中的所述绝缘层124的材料和厚度相同，如1241与1M2， 1243与1244 ；所述第一半导体基体中的第二半导体层122和所述第二半导体基体中的第二半导体层122的材料和厚度相同，如1221与1222,1223与12M。“各对应的所述第二半导体层122”意指所述第一半导体基体中任一所述第二半导体层122与所述第二半导体基体中一个所述第二半导体层122构成的组合，二者的材料和厚度相同(如1221与1222及1223与1224)，每一所述第二半导体层122只能属于某一确定的组合。
“各所述纳米线142与各对应的所述第二半导体层122 —一相接”意指每一所述纳米线142接于任一所述组合；对于任一所述组合，只与唯一的所述纳米线142相接，如，所述纳米线组包含2个所述纳米线时(沿远离所述第一半导体层100的方向，分别标为1421和 1423)，纳米线1421接于1221与1222，纳米线1423接于1223与12240所述半导体结构还包括栅极160，所述栅极160可采用先栅(gate first)或后栅 (gate last)工艺形成；采用先栅工艺时，所述栅极160可为多晶硅栅极或金属栅极(所述金属栅极材料可为Ti、Co、Ni、Al、W中的一种或其组合，所述金属栅极形成于功函数金属层上，所述功函数金属层可为TiN、TiAlN、TaN、TaAlN、TaC中的一种或其组合)；采用后栅工艺时，所述栅极160包括功函数金属层和金属层，所述金属层形成于所述功函数金属层上(所述功函数金属层和所述金属层图中均未示出)，其中，所述功函数金属层可为TiN、TiAlN, TaN, TaAlN, TaC中的一种或其组合；所述金属层可为Ti、Co、Ni、Al、W中的一种或其组合。在本实施例中，所述栅极160经栅介质层164接于所述主纳米线144和各所述纳米线142。所述栅介质层164可为高介电常数材料Hf02、HfSiO、HfSiON、HfTaO, HfTiO, HfZr0,Al203>La203>Zr02,LaAlO中的一种或其组合，所述栅介质层164也可为传统的氧化硅等绝缘材料。在以所述主纳米线144和各所述纳米线142为基础形成器件的沟道区、以各对应的所述第二半导体层122为基础形成器件的源漏区而形成器件的堆叠后，再使所述栅极160接于所述主纳米线144和各所述纳米线142，即，可使各器件共用一个所述栅极160， 利于进一步增加集成度。所述半导体结构还包括侧墙162，所述侧墙162接于所述栅极160中相对的两侧。 所述侧墙162可以包括氮化硅、氧化硅、氮氧化硅或碳化硅中的一种或其组合。所述侧墙 162可以具有多层结构。在本实施例中，所述侧墙162位于所述主纳米线144和所述纳米线组140上方；利于在形成所述侧墙162后，暴露所述主纳米线144和各所述纳米线142，继而，在后续工艺中，以所述侧墙162为掩膜，可对所述主纳米线144和各所述纳米线142进行金属化处理，利于减小器件的电阻。特别地，所述主纳米线144和各所述纳米线142还包括金属化半导体层，所述金属化半导体层位于所述侧墙162和所述第二半导体层122之间所夹区域的下方且接于所述第二半导体层122，利于减小器件的电阻。所述半导体结构还包括接触孔(图示实施例中，每一所述半导体基体上形成有2 个接触孔，分别记为182和184)，所述接触孔与各所述第二半导体层122(经金属硅化物层 180)相接；利于分别控制各所述第二半导体层122，继而分别控制包含各所述第二半导体层122的不同器件，利于工艺设计。在其他实施例中，同一所述半导体基体中的各所述第二半导体层122可接于同一所述接触孔，此时，各所述第二半导体层122可同步控制，即可使堆叠的各器件的源区或漏区相连，利用所述主纳米线与各所述器件可构成放大器，利于在形成具有相同放大能力的所述放大器时，减小所述放大器占用的所述半导体基底的面积和。。所述纳米线142可具有光滑表面。本文件内，所述光滑表面意指所述纳米线142中垂直于其长度方向的截面没有凸出的尖角。即，所述截面可为图2所示的圆形，也可为椭圆形，还可为将矩形或方形进行圆角化所获得的图形。所述纳米线142具有光滑表面，利于在所述纳米线142表面形成均勻的钝化层(如铪基氧化层或Al203、La203、&02、LaAW中的一种或其组合)，可在利用所述纳米线142形成半导体结构且以所述钝化层作为栅介质层164
9时，提供均勻的所述栅介质层164，以优化所述半导体结构的性能。其中，本文件内，各所述纳米线142、各所述半导体基体、所述栅极160、所述侧墙 162以及所述接触孔均嵌于层间介质层190中。上述实施例中，只示范性地给出了所述纳米线组140中包含两个所述纳米线142的例子，根据上述实施例的教导，本领域技术人员能够知悉每一所述纳米线组140中包含多于两个所述纳米线142的其他实施方式，不再赘述。本发明还提供了一种半导体结构的形成方法，包括首先，如图8所示，在第一半导体层200上间隔形成绝缘层202和第二半导体层 204 (以形成半导体基体)，所述第二半导体层204的数目至少为三个(本实施例中为三个， 在其他实施例中，可多于三个)，各所述第二半导体层204夹于绝缘层202之间，随后，在所述半导体基体上(即在远离所述第一半导体层200的所述绝缘层202上)形成第一硬掩膜层 206。所述第一半导体层200可为硅衬底，优选地，所述第一半导体层200为硅外延层， 所述第一半导体层200也可为绝缘体上硅(SOI)。所述第二半导体层204可为掺杂或未掺杂的多晶硅或非晶硅。优选为掺杂的多晶硅(掺杂元素可为B、P或As等)，既利于在图形化所述第二半导体层204时获得优质图形，也利于在以所述第二半导体层204为基础提供源漏区时优化器件性能。所述绝缘层202可为氧化硅层。所述第一硬掩膜层206可为氮化硅层。可以沉积工艺形成所述半导体基体和所述第一硬掩膜层206。可采用化学气相淀积(CVD)、物理气相淀积(PVD)、脉冲激光淀积(PLD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他适合的工艺执行所述沉积操作。然后，如图9至11所示，去除部分区域的所述第一硬掩膜层206(以形成第一硬掩膜208)，如图示的条形区域，以暴露所述区域内的所述绝缘层202 ；再在预先确定的用以形成纳米线的区域(即纳米线区)内，去除所述半导体基体，以暴露所述第一半导体层200。 可利用各向异性刻蚀工艺(如RIE)执行所述去除操作。此时，只在接于所述纳米线区中一组相对侧面的所述半导体基体上形成有所述第一硬掩膜208 ；而接于所述纳米线区中另一组相对侧面的所述半导体基体仅暴露所述绝缘层202。再后，如图12至14所示，在暴露的所述第一半导体层200上形成第三半导体层 220，可以外延生长工艺形成所述第三半导体层220，所述第三半导体层220材料可为硅或掺杂硅；随后，再去除部分高度的所述第三半导体层220，使所述第三半导体层220的上表面低于所述第一硬掩膜208的上表面，以暴露所述第一硬掩膜208中接于所述相对侧面的侧壁；可以化学机械研磨(CMP)工艺执行所述去除操作。本实施例中，所述第三半导体层220的上表面可与上述条形区域暴露的所述绝缘层202的上表面平齐；本文件内，术语“上表面”意指所述第三半导体层220材料或暴露的所述半导体基体中平行于所述第一半导体层200的侧面；术语“平齐”意指二者的高度差在工艺误差允许的范围内。再后，如图15至17所示，形成第二硬掩膜218，所述第二硬掩膜218附着于所述第一硬掩膜208中接于所述相对侧面的侧壁且暴露部分所述第三半导体层220。可以沉积-刻蚀工艺形成所述第二硬掩膜218 ；所述第二硬掩膜218材料可为氮化硅。随后，如图18至20所示，去除暴露的部分所述第三半导体层220，以形成凹槽M0，所述凹槽240暴露所述第一半导体层200。可以RIE工艺执行所述去除操作。然后，如图21至23所示，形成第三硬掩膜228，所述第三硬掩膜2 覆盖所述凹槽 240的侧壁。可以沉积-刻蚀工艺形成所述第三硬掩膜228 ；所述第三硬掩膜2 材料可为
氮化硅。随后，如图M至沈所示，去除所述半导体基体中远离所述纳米线区的部分，以使所述半导体基体中承载所述第一硬掩膜208处的宽度小于接于所述纳米线区其他处的宽度，以暴露所述第一半导体层200、各所述绝缘层202和各所述第二半导体层204。在本文件内，所述宽度意指任一区域在垂直于所述纳米线区侧面的方向上所占的线状空间。可以 RIE工艺执行所述去除操作。再后，如图27至观所示，去除承载所述第一硬掩膜208的所述半导体基体中的所述绝缘层202(该部分所述绝缘层202接于所述纳米线区一相对侧面；此时，所述半导体基体中接于另一相对侧面处的各所述绝缘层202也被部分去除；对于未被所述第一硬掩膜 208覆盖的所述半导体基体，其暴露的所述绝缘层202也被去除，进而，使未被所述第一硬掩膜208覆盖的所述半导体基体暴露所述第二半导体层204)，并暴露承载所述第一硬掩膜 208的部分所述第三半导体层220的表面；继而，执行氧化操作，以在暴露的所述第三半导体层220上形成异质区222 (此时，所述第二半导体层204可防止其覆盖的所述第三半导体层220被氧化，即，所述第二半导体层204可起到掩膜的作用)，所述异质区222材料与所述第二半导体层204材料和所述第三半导体层220材料不同，本实施例中，所述异质区222材料为氧化硅；此时，作为掩膜的所述第二半导体层204也被部分(表层2044被氧化)氧化为氧化硅；此外，所述半导体基体中暴露的所述第二半导体层204也被氧化为异质区222(即氧化硅)。继而，去除所述第一硬掩膜208、所述第二硬掩膜218和所述第三硬掩膜228，再以所述第二半导体层204为掩膜，去除所述异质区222，在所述表面的法线方向(如箭头所示)上，所述异质区222贯穿所述第三半导体层220 ；进而，去除作为掩膜的所述第二半导体层204，获得如图四至31所示的器件结构。先使待去除的部分所述第三半导体层220形成所述异质区222，再去除所述异质区222以去除部分所述第三半导体层220进而图形化所述第三半导体层220，可使所述异质区222主要形成于所述掩膜暴露的区域，而对所述掩膜覆盖的区域只产生较小影响，利于在去除所述异质区222后，对所述掩膜覆盖的区域只产生较小的侧蚀，利于较精确地在所述第三半导体层220上转移掩膜图形。需说明的是，在其他实施例中，在暴露承载所述第一硬掩膜208的部分所述第三半导体层220的表面之后，以所述第二半导体层204为掩膜，在所述表面的法线方向(如箭头所示)上，采用各向同性刻蚀(如湿法刻蚀)工艺去除所述第三半导体层220，也可获得类似图四至31所示的器件结构(只是此时所述半导体基体中暴露的所述第二半导体层 204未被氧化为异质区222，形成的器件结构中，包含三个所述第三半导体层220)，本领域技术人员可根据实际需要灵活选取具体工艺。随后，如图32所示，可对所述器件结构执行退火操作。具体地，可在吐或He气氛下，执行所述退火操作。利于使所述器件结构中暴露的部分(如，用以形成纳米线的第三半导体层220)具有光滑表面，利于在所述纳米线表面形成均勻的钝化层(如铪基氧化层或 Al2O3^ La203> ZrO2^LaAlO中的一种或其组合)，可在利用所述纳米线形成器件且以所述钝化
11层作为栅介质层时，提供均勻的所述栅介质层，利于优化器件性能。再后，如图33至图36所示，除靠近所述第一半导体层200的所述第二半导体层 204外，去除各所述第二半导体层204的部分区域，所述部分区域包含沿所述凹槽MO中接于所述第二半导体层204的确定边延展至所述第二半导体层204 —边界的区域。其中，去除各所述第二半导体层204的部分区域的步骤包括先去除暴露的第一层所述第二半导体层204上部分区域，以暴露第二层所述第二半导体层204的部分区域；直至去除暴露的第N层所述第二半导体层204上部分区域，以暴露第N+1层所述第二半导体层204的部分区域，N为大于或等于1的自然数。在本实施例中，N等于1。具体地，在本发明的一个实施例中，除靠近所述第一半导体层200的所述第二半导体层204外，各所述第二半导体层204中被去除的部分区域可以相同。在本实施例中，为去除所述第二半导体层204中的部分区域，每一完整的所述第二半导体层204可被分成2个区域(分别记为2041和204 ，使得在去除第一层所述第二半导体层204的部分区域(剩余区域2041或区域2043，本实施例中，剩余区域2041)时，区域2043被去除，并暴露第二层所述第二半导体层204的区域2043 (各层所述第二半导体层之间的绝缘层可用相应的工艺去除，不再赘述)。可通过在所述第二半导体层204上形成抗蚀剂层，并采用光刻及刻蚀工艺图形化所述抗蚀剂层的方式，执行所述去除操作。由于所述第三半导体层220接于所述第二半导体层204，在去除相应的所述第二半导体层204时，夹于相应的所述第二半导体层204之间的所述第三半导体层220也将被去除，而所述第三半导体层220将在后续形成的半导体结构中提供以纳米线形式存在的沟道区，即，接于第一层所述第二半导体层中区域2043的所述第三半导体层被去除，位于其下方的接于第二层所述第二半导体层中区域2043的所述第三半导体层被保留，并形成的半导体结构中作为主纳米线；接于第一层和第二层所述第二半导体层中区域2041的各所述第三半导体层在形成的半导体结构中作为各纳米线。在如图37和图38所示切断所述第二半导体层中区域2043后，未承载所述第二半导体层中区域2041的区域2043将用以形成包含主纳米线的器件，其他区域2043和2041将用以形成分别包含各纳米线的器件。然后，还可在所述器件结构上形成栅极结构和接触孔。其中，形成所述栅极结构和所述接触孔的顺序可根据工艺设计灵活选择。具体地，形成所述栅极结构的步骤包括首先，如图39至图42所示，形成第一栅极沈0，所述第一栅极260经栅介质层262 接于所述第三半导体层220。在采用先栅工艺形成所述第一栅极260时，所述第一栅极260 材料可为掺杂的多晶硅；在采用后栅工艺形成所述第一栅极260时，所述第一栅极260材料可为掺杂或未掺杂的多晶硅或非晶硅。所述栅介质层262材料可为铪基氧化层或A1203、 La203>ZrO2^LaAlO中的一种或其组合，所述栅介质层262也可为传统的氧化硅等绝缘材料。再后，如图43至图46所示，形成平坦化的第一层间介质层沈4，以使所述平坦化的第一层间介质层264覆盖所述第三半导体层220并暴露所述第一栅极260的上表面和部分侧壁，所述部分侧壁由所述上表面向下延伸而成。形成所述平坦化的第一层间介质层沈4的步骤可包括形成第一层间介质层，所述第一层间介质层覆盖所述第一栅极；平坦化所述第一层间介质层，以暴露所述第一栅极 260 ；刻蚀所述第一层间介质层，以暴露所述第一栅极沈0的上表面和部分侧壁。可以CMP工艺执行所述平坦化操作，以RIE工艺执行所述刻蚀操作。此时，所述平坦化的第一层间介质层264覆盖各所述第二半导体层204和各所述第三半导体层220。然后，如图47至图50所示，形成侧墙沈6，所述侧墙266形成于所述平坦化的第一层间介质层264上并附着于所述部分侧壁上。可采用沉积-刻蚀工艺形成所述侧墙沈6。所述侧墙266可以包括氮化硅、氧化硅、氮氧化硅或碳化硅中的一种或其组合。所述侧墙266 可以具有多层结构。在本实施例中，所述侧墙266位于各所述第三半导体层220(即，纳米线组)上方；利于在形成所述侧墙266后，能够暴露各所述纳米线，继而，在后续工艺中，以所述侧墙266为掩膜，可对各所述纳米线进行金属化处理，利于减小器件的电阻。进一步地，以所述侧墙沈6为掩膜，去除部分所述平坦化的第一层间介质层沈4， 以暴露所述第三半导体层220;金属化所述第三半导体层220。利于减小器件的电阻。其中，金属化所述第三半导体层220的步骤可包括先形成第一金属层(如Ti、Co、Cu、Ni中的一种或其组合)，以覆盖所述器件结构；再执行热处理操作，使所述器件结构中被所述第一金属层覆盖的所述第三半导体层形成金属硅化物层(此时，所述第一栅极及各所述第二半导体层的表层也都形成有金属硅化物层)；去除未反应的所述第一金属层。如图51至图53所示，在形成所述栅极结构后，可继续形成接触孔观0，具体包括 首先，形成第二层间介质层268，所述第二层间介质层268覆盖所述第一层间介质层(即， 覆盖各所述第二半导体层204和各所述第三半导体层220)，需强调的是，采用后栅工艺时， 在形成所述第二介质层268后，还包括以第二栅极替代所述第一栅极，所述第二栅极材料为金属材料。所述第二栅极包括功函数金属层和第二金属层，所述第二金属层形成于所述功函数金属层上(所述功函数金属层和所述第二金属层图中均未示出)，其中，所述功函数金属层可为TiN、TiAlN, TaN, TaAlN, TaC中的一种或其组合；所述第二金属层可为Ti、Co、 附、Al、W中的一种或其组合；随后，在所述第二层间介质层沈8内形成接触孔，所述接触孔 (经金属硅化物观幻接于各所述第二半导体层204上表面的部分区域。其中，形成所述接触孔观0的步骤包括在所述第二层间介质层沈8内形成沟槽，所述沟槽暴露各所述第二半导体层204上表面的部分区域；以第三金属层填充所述沟槽。所述第三金属层包括垫层 (Ta、TaN、Ti、TiN中的一种或其组合)和填充金属层(W、Al、Cu、TiAl中的一种或其组合)， 所述填充金属层形成于所述垫层上。需说明的是，在上述各实施例的描述中，第二半导体层 204涵盖第二半导体层2041、第二半导体层2042和/或第二半导体层2043。此外，在其他实施例中，在所述器件结构上形成所述接触孔的步骤包括首先，形成第二层间介质层，所述第二层间介质层覆盖各所述第二半导体层；再后，在所述第二层间介质层内形成接触孔，所述接触孔接于暴露的各所述上表面的部分区域(与前述实施例中步骤相同，不再赘述)。此时，可以任何传统的工艺形成所述栅极结构。本文件中，可以采用如CVD及/或其他合适的工艺形成各层间介质层(如第一层间介质层和第二层间介质层)，各所述层间介质层材料可包括氧化硅玻璃、氟硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、碳硅玻璃、低k电介质材料(如黑钻石、coral等)中的一种或其组合。各所述层间介质层可以具有多层结构。需强调的是，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。根据本发明的公开内容，本领域技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，它们在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果时， 依照本发明的教导，可以对它们进行应用，而不脱离本发明所要求保护的范围。
权利要求
1.一种半导体结构，其特征在于所述半导体结构形成于第一半导体层上，所述半导体结构包括主纳米线、纳米线组和两个半导体基体；各所述半导体基体包括至少两个第二半导体层，各所述第二半导体层形成于绝缘层上，在各所述半导体基体之间，各所述第二半导体层及各所述绝缘层一一对应；所述纳米线组包括至少两个纳米线，所述主纳米线、各所述纳米线分立且均包含第三半导体层，所述第二半导体层与所述第一半导体层和/或所述第三半导体层材料不同；所述主纳米线与靠近所述第一半导体层的对应的所述第二半导体层相接；各所述纳米线与各对应的所述第二半导体层一一相接；各所述纳米线在所述第一半导体层上的投影重合。
2.根据权利要求1所述的半导体结构，其特征在于所述半导体结构还包括栅极，所述栅极经栅介质层接于所述主纳米线和各所述纳米线。
3.根据权利要求2所述的半导体结构，其特征在于所述半导体结构还包括侧墙，所述侧墙接于所述栅极中相对的两侧，所述侧墙位于所述主纳米线和所述纳米线组上方。
4.根据权利要求3所述的半导体结构，其特征在于所述主纳米线和各所述纳米线还包括金属化半导体层，所述金属化半导体层位于所述侧墙和所述第二半导体层之间所夹区域的下方且接于所述第二半导体层。
5.根据权利要求1所述的半导体结构，其特征在于所述半导体结构经接触孔连于外界电路，所述接触孔形成于各所述第二半导体层上。
6.根据权利要求1所述的半导体结构，其特征在于所述第一半导体层材料为硅或掺杂硅时，所述第二半导体层为掺杂或未掺杂的多晶硅或非晶硅，所述第三半导体层为硅或掺杂硅。
7.根据权利要求1所述的半导体结构，其特征在于所述主纳米线和各所述纳米线均具有光滑表面。
8.一种半导体结构的形成方法，其特征在于，包括在第一半导体层上确定纳米线区并形成半导体基体及第三半导体层，所述第三半导体层覆盖所述纳米线区且嵌入所述半导体基体中；所述半导体基体包含至少三个第二半导体层，各所述第二半导体层夹于绝缘层之间；所述第二半导体层与所述第一半导体层和/或所述第三半导体层材料不同，在接于所述纳米线区中一组相对侧面的所述半导体基体上形成有第一硬掩膜；形成第二硬掩膜，所述第二硬掩膜附着于所述第一硬掩膜中接于所述相对侧面的侧壁且暴露部分所述第三半导体层；去除暴露的部分所述第三半导体层，以形成凹槽；形成第三硬掩膜，所述第三硬掩膜覆盖所述凹槽的侧壁，所述第一硬掩膜、所述第二硬掩膜和所述第三硬掩膜与所述绝缘层材料不同；去除远离所述纳米线区的部分所述半导体基体，以使所述半导体基体中接于所述相对侧面处的宽度小于接于其他侧面处的宽度，以暴露所述第一半导体层、各所述绝缘层和各所述第二半导体层；去除所述半导体基体中接于所述相对侧面处的所述绝缘层，并暴露承载所述第一硬掩膜的部分所述第三半导体层的表面，在去除所述第一硬掩膜、所述第二硬掩膜和所述第三硬掩膜后，在所述表面的法线方向上，以所述第二半导体层为掩膜，去除所述第三半导体层，再去除作为掩膜的所述第二半导体层；除靠近所述第一半导体层的所述第二半导体层外，去除各所述第二半导体层的部分区域，所述部分区域包含沿所述凹槽中接于所述第二半导体层的确定边延展至所述第二半导体层一边界的区域。
9.根据权利要求8所述的方法，其特征在于，还包括形成第一栅极，所述第一栅极经栅介质层接于所述第三半导体层，所述第一栅极材料为半导体材料且与所述第三半导体层材料不同；形成平坦化的第一层间介质层，以使所述平坦化的第一层间介质层覆盖所述第三半导体层并暴露所述第一栅极的上表面和部分侧壁，所述部分侧壁由所述上表面向下延伸而成；形成侧墙，所述侧墙形成于所述平坦化的第一层间介质层上并附着于所述部分侧壁上。
10.根据权利要求9所述的方法，其特征在于，还包括以所述侧墙为掩膜，去除所述平坦化的第一层间介质层，以暴露所述第三半导体层； 金属化所述第三半导体层。
11.根据权利要求8或10所述的方法，其特征在于，还包括形成第二层间介质层，所述第二层间介质层覆盖各所述第二半导体层和各所述第三半导体层；在所述第二层间介质层内形成接触孔，所述接触孔接于各所述部分区域。
12.根据权利要求10所述的方法，其特征在于，在形成所述侧墙至暴露所述第三半导体层之间，还包括以第二栅极替代所述第一栅极，所述第二栅极材料为金属材料。
13.根据权利要求8所述的方法，其特征在于，在第一半导体层上确定纳米线区并形成半导体基体及所述第三半导体层的步骤包括在第一半导体层上顺序形成半导体基体和第一硬掩膜层，所述半导体基体包括至少三个第二半导体层，各所述第二半导体层夹于绝缘层之间，所述第一硬掩膜层形成于所述半导体基体上；确定纳米线区，并去除部分所述第一硬掩膜层及所述纳米线区内的所述半导体基体， 以在接于所述纳米线区中一组相对侧面的所述半导体基体上形成第一硬掩膜，并暴露所述第一半导体层；在暴露的所述第一半导体层上形成第三半导体层，所述第三半导体层的上表面低于所述第一硬掩膜的上表面，以暴露所述第一硬掩膜中接于所述相对侧面的侧壁，所述第二半导体层与所述第一半导体层和/或所述第三半导体层材料不同。
14.根据权利要求8所述的方法，其特征在于，去除部分所述第三半导体层的步骤包括在暴露的所述第三半导体层上形成异质区，所述异质区材料与所述第二半导体层材料和所述第三半导体层材料不同；以所述第二半导体层为掩膜，去除所述异质区，在所述表面的法线方向上，所述异质区贯穿所述第二半导体层。
15.根据权利要求14所述的方法，其特征在于以氧化工艺形成所述异质区。
16.根据权利要求8所述的方法，其特征在于，还包括执行退火操作。
17.根据权利要求16所述的方法，其特征在于在吐或彻气氛下，执行所述退火操作。
18.根据权利要求8所述的方法，其特征在于所述第一半导体层材料为硅或掺杂硅时，所述第二半导体层为掺杂或未掺杂的多晶硅或非晶硅，所述第三半导体层为硅或掺杂娃。
全文摘要
一种半导体结构，所述半导体结构形成于第一半导体层上，所述半导体结构包括主纳米线、纳米线组和两个半导体基体；各所述半导体基体包括至少两个第二半导体层，各所述第二半导体层形成于绝缘层上，在各所述半导体基体之间，各所述第二半导体层及各所述绝缘层一一对应；所述纳米线组包括至少两个纳米线，所述主纳米线、各所述纳米线分立且均包含第三半导体层，所述第二半导体层与所述第一半导体层和/或所述第三半导体层材料不同；所述主纳米线与靠近所述第一半导体层的对应的所述第二半导体层相接；各所述纳米线与各对应的所述第二半导体层一一相接；各所述纳米线在所述第一半导体层上的投影重合。以及，一种半导体结构的形成方法。利于增加集成度。
文档编号H01L27/04GK102446952SQ20101050169
公开日2012年5月9日 申请日期2010年9月30日 优先权日2010年9月30日
发明者徐秋霞, 朱慧珑, 梁擎擎, 钟汇才 申请人:中国科学院微电子研究所