专利名称：半导体封装结构及其制作方法
技术领域：
本发明涉及一种半导体元件及其制作方法，且特别是涉及一种四方扁平封装结构及其制作方法。
背景技术：
关于四方扁平无引脚封装的制作方法，现今主流为采用批次生产(batch processing)，先将多个芯片配置于引脚框架(Ieadframe)上，然后通过多条焊线使这些芯片电性连接至引脚框架。之后，通过封装胶体来包覆部分引脚框架、这些焊线以及这些芯片。最后，通过切割(punching)或锯切(sawing)单体化上述结构而得到多个四方扁平无引脚封装。虽然批次生产较单一方式生产的产出能力(throughput)高，可节省一部分生产成本，但同时又多了单体化工艺，反而又增加成本。因而产生如何减少单体化工艺的需求。
发明内容
本发明提供一种半导体封装结构及其制作方法，其工艺步骤简单，可减少生产成本并提高生产效率。本发明提出一种半导体封装结构，其包括芯片座、多个环绕该芯片座配置的引脚、 芯片、多条焊线以及封装胶体。每一引脚具有上倾斜部及下倾斜部，其中上倾斜部与下倾斜部接合至尖端。芯片配置于芯片座上。焊线配置于芯片与引脚之间。封装胶体具有彼此相对的上表面与下表面以及连接上表面与下表面的侧表面，且封装胶体包覆芯片、焊线与引脚的上倾斜部，且引脚的下倾斜部至少部分从封装胶体的下表面向外延伸。侧表面与下表面的法线之间具有夹角，且夹角大于0度。本发明提出一种半导体封装结构的制作方法。提供载体。载体具有彼此相对的第一表面与第二表面、配置于第一表面上的第一金属镀层、多个凹穴以及多个由多个凹口之间所定义出的内引脚部。内引脚部环绕凹穴配置，且载体区分为多个载体单元以及多个连接载体单元的连接单元。配置多个芯片于载体的凹穴中，其中芯片透过多条焊线电性连接至内引脚部。形成多个封装胶体于载体上，以覆盖芯片、焊线与内引脚部，并填充于凹穴以及凹口。对载体的第二表面进行蚀刻工艺，以蚀穿载体单元至填充于开口内的封装胶体暴露为止，以便形成多个引脚、多个芯片座以及多个开口，同时蚀穿连接单元，而形成多个各自独立的封装结构。基于上述，由于本发明是先形成多个封装胶体于载体上，而后再透过蚀刻工艺来形成多个各自独立的半导体封装结构。因此，相较于已知需透过切割或锯切来进行单体化步骤而言，本发明的半导体封装结构的制作方法可有效减少工艺步骤，以减少生产成本并可提高生产效率。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
图IA至图IK为本发明的实施例的一种半导体封装结构的制作方法的剖面示意图。图2为本发明的实施例一种半导体封装结构的剖面示意图。 图3A至图3K为本发明的另一实施例的一种半导体封装结构的制作方法的剖面示
图4为本发明的另一实施例一种半导体封装结构的剖面示意图。 附图标记说明
IOaUOb 第一光致抗蚀剂层 lh、22b 第一图案化光致抗蚀剂层 20a、20b 第二光致抗蚀剂层 21b 保护层 22a,22b 第二图案化光致抗蚀剂层 23a、23a，第三光致抗蚀剂层 Ma:第四光致抗蚀剂层 32 罐M 封胶塑料
30 铸模装置
35a 第一连通道 35b 第二连通道 36 浇道 38 浇道口 39a 阵列模穴 39b 模穴 40 封胶模具 44 下模具 45a 可移动模座 50 模制结构 54 水平连接件 58 胶块 110 载体 Illa 第一表面 Illc 侧边缘 112a 底表面 113b 凹口 114:引脚 114b 外表面 114d 下倾斜部 116、116a 载体单元 120 芯片 140 封装胶体 140b 次浇道残胶
35a，第一连接件 35b，第二连接件 37 柱塞 39 上模具 39a’ 阵列单元封胶体 39b，单元封胶体 42 上模具 44a 模穴 45b 支撑模具 52 芯片封装结构 56 垂直连接件 IOOaUOOb 半导体封装结构 IlOa 金属基板 Illb 第二表面 112 芯片座 113a 凹穴 113c 开口 114a 内表面 114c 上倾斜部 115 内引脚部 118、118a 连接单元 130 焊线 140a 浇道残胶 142 上表面
144 下表面150a、150b:第一170 承载盘175、178:固定架α 夹角P 尖端
146 侧表面金属镀层160a、160b 第二金属镀层
172 容纳槽 180 胶带
N:法线 S 封闭空间
具体实施例方式图IA至图IK为本发明的实施例的一种半导体封装结构的制作方法的剖面示意图。依照本实施例的半导体封装结构的制作方法，请先参考图1A，提供金属基板110a，其中金属基板IlOa具有彼此相对的第一表面Illa与第二表面111b。接着，在金属基板IlOa的第一表面Illa上涂布第一光致抗蚀剂层10a，以及于金属基板IlOa的第二表面Illb上涂布第二光致抗蚀剂层20a。于此，第一光致抗蚀剂层IOa与第二光致抗蚀剂层20a分别全面性覆盖金属基板IlOa的第一表面Illa与第二表面111b。接着，请参考图1B，同时对第一光致抗蚀剂层IOa及第二光致抗蚀剂层20a进行曝光步骤与显影步骤，以于金属基板IlOa的第一表面Illa上形成第一图案化光致抗蚀剂层12a，在金属基板IlOa的第二表面Illb上形成第二图案化光致抗蚀剂层22a。于此，第一图案化光致抗蚀剂层1 暴露出部分第一表面111a，而第二图案化光致抗蚀剂层2 暴露出部分第二表面111b。接着，请参考图1C，形成第一金属镀层150a于第一图案化光致抗蚀剂层1 所暴露出的部分第一表面Illa上，以及形成第二金属镀层160a于第二图案化光致抗蚀剂层22a 所暴露出的部分第二表面Illb上。在本实施例中，第一金属镀层150a的材料与第二金属镀层160a的材料可实质上相同或不同，例如是金、银、锡、铬、镍/金复合层或镍/钯/金复合层。接着，请参考图1D，移除第一图案化光致抗蚀剂层1 及第二图案化光致抗蚀剂层22a，以暴露出部分第一表面Illa与部分第二表面111b。接着，请参考图1E，形成第三光致抗蚀剂层23a于金属基板IlOa的第一表面Illa 上，以及形成第四光致抗蚀剂层2 于金属基板IlOa的第二表面Illb上。接着，并以第三光致抗蚀剂层23a为蚀刻掩模，来半蚀刻金属基板110a，以在金属基板IlOa未被第三光致抗蚀剂层23a覆盖的部分第一表面Illa上形成多个凹穴113a与多个凹口 113b。接着，请参考图1F，移除第三光致抗蚀剂层23a与第四光致抗蚀剂层Ma，以暴露出第一金属镀层150a以及第二金属镀层160a。于此，这些凹口 11 之间定义出的多个内引脚部115及多个芯片座112，其中这些凹穴113a配置于这些芯片座112中央，而这些内引脚部115环绕这些芯片座112配置。至此，已形成载体110。在本实施例中，载体110具有彼此相对的第一表面Illa与第二表面111b、配置于第一表面Illa上的第一金属镀层150a、 这些凹穴113a以及由这些凹口 11 之间所定义出的这些内引脚部115，其中这些内引脚部 115环绕这些凹穴113a配置。此外，载体110可区分为多个载体单元116(图IF中仅示意地绘示二个载体单元116)以及多个连接这些载体单元116的连接单元118。接着，请参考图1G，配置多个芯片120于载体110的这些凹穴113a中，其中这些芯片120透过多条焊线130电性连接至这些内引脚部115。接着，请参考图1H，形成多个封装胶体140于载体110上，以覆盖这些芯片120、这些焊线130与这些内引脚部115，并填充于这些凹穴113a以及这些凹口 113b。此时，每一封装胶体140具有彼此相对的上表面142与下表面144以及连接上表面142与下表面144的侧表面146，其中侧表面146与下表面144的法线N之间具有夹角α，且夹角α大于0度。 优选地，夹角α介于5度至45之间。在本实施例中，形成这些封装胶体140于载体110上的方法包括进行模制工艺(molding process)。图lH(a)至图IH(C)绘示为一种封装胶体的形成方法的示意图。请先参考图 lH(a)，在侧边浇道的实施例中，形成封装胶体140的步骤可包括先提供铸模装置30，其包括多个罐32与两条分别配置于罐32两侧的载体110，这些芯片120阵列排列于载体110 上。至少一浇道36分别自罐32的两侧延伸至载体110的侧边缘111c。由浇道口 38与载体110上的上模具39相连接。通过柱塞37压挤所产生的压力，封胶塑料M从罐32中经由浇道36流向浇道口 38进入上模具39的阵列模穴39a内。铸模装置30于浇道口 38前具有第一连通道3 将该上模具39的每一阵列模穴39a于载体110的侧边缘Illc相连接， 并且每一阵列模穴39a内具有第二连通道3 连接于模穴39b之间，使上模具39每一模穴 39b内的封胶塑料M得经由第二连通道3 相互连接及每一阵列模穴39a间得经由第一连通道3 相互连接。之后，请同时参考图IH(b)与图IH(C)，其中图IH(C)绘示沿图IH(b)的线II-II 的剖面示意图。接着，将模制半成品自上模具39取出后之后，载体110上的每一阵列单元封胶体39a’的外侧由第一连接件35a’相互连接，并且每一阵列单元封胶体39a’中的单元封胶体39b’是通过多个第二连接件35b’相互连接，因而使每一单元封胶体39b’(即图IH 的封装胶体140)形成一体的阵列结构。接着，可透过顶针(未绘示)来移除这些第一连接件35a’(请参考图lH(b))以及这些第二连接件35b’(请参考图lH(c))。图lH(d)绘示为另一种封装胶体形成后的结构示意图。于垂直浇道的实施例中， 请参考图lH(f)，封装胶体形成后的模制结构50包括以阵列方式排列的芯片封装结构52。 在图lH(h)中，为了清楚说明，仅绘示出包覆承载器与芯片的封装胶体部分(即图IH的封装胶体140)。此外，模制结构50还包括水平连接件M、垂直连接件56以及胶块58。详细地说，水平的流道中的封装胶体材料固化后形成了水平连接件M ；垂直的浇口中的封装胶体材料固化后形成了垂直连接件56 ；料穴中的封装胶体材料固化后形成了胶块58。水平连接件M与胶块58连接。此外，水平连接件M经由垂直连接件56而与芯片封装结构52连接。接着，可再将垂直连接件56与芯片封装结构52分离。图lH(e)至图lH(f)绘示为另一种封装胶体的形成方法的示意图。于压模 (compression mold)的实施例中，请同时参考图lH(e)与图lH(f)，形成封装胶体140的方法亦可提供封胶模具40，其适于对安装在载体110上的芯片120进行封胶。封胶模具40包括上模具42与下模具44。详细而言，上模具42用以安置载体110。下模具44配置于上模具42的下方，且下模具44具有模穴44a，其中模穴4 可容纳封胶塑料M。特别是，在本实施例中，下模具44还可包括可移动模座4 以及连接可移动模座4 周缘的支撑模具45b， 其中支撑模具4 与可移动模座4 形成模穴44a。接着，当上模具42与下模具44相对移近时，载体110及下模具44的模穴4 构成封闭空间S，如图lH(h)所示。此时，模穴44a内的封胶塑料M包覆位于上模具42的载体110上的芯片120，而完成图IH的封装胶体140 的制作。于封装工艺完成后，可利用承载盘与固定架夹持于半导体封装结构的两侧再进行后续工艺。图11(a)绘示为承载盘与固定架夹持半导体封装结构的俯视图，而图II为沿图11(a)的线III-III的剖面示意图。接着，请同时参考图II与图11(a)，提供承载盘 (tray) 170与固定架175，其中承载盘170具有多个容纳槽172，而这些封装胶体140对应位于这些容纳槽172中，并暴露出载体110的第二表面111b。固定架175配置于载体110的第二表面Illb上，其中承载盘170与固定架175将载体110及其上的这些封装胶体140夹持于其中，以使载体110及其上的这些封装胶体140固定于承载盘170与固定架175之间。 之后，对载体110的第二表面Illb进行蚀刻工艺，通过第二金属镀层160a作为蚀刻掩模， 蚀穿这些载体单元116至填充于这些凹口 11 内的这些封装胶体140暴露为止，以便形成多个引脚114、与这些引脚114分离的这些芯片座112以及多个开口 113c (如图IJ所示)。 并且，在此蚀刻工艺，同时蚀穿这些连接单元118，以形成多个各自独立的封装结构，意即半导体封装结构100a。在本实施例，因将对载体110的第二表面Illb进行蚀刻工艺，故该固定架175的截面宽度应小于连接单元118的宽度，如此，才可于蚀刻工艺中一并蚀穿这些连接单元118。值得一提的是，本发明并不限定承载盘170的形态，虽然此处所提及的承载盘 170具体化为具有这些容纳槽172，且这些封装胶体140对应位于这些容纳槽172中。但， 在其他未绘示的实施例中，承载盘亦可仅具有单一容纳槽(例如是晶舟(boat))，而这些封装胶体位于此容纳槽中。再者，在另一未绘示的实施例中，封装胶体可透过粘胶，例如是双面胶带贴附于平面承载盘上，并暴露出载体110的第二表面Illb ；又于另一未绘示的实施例中，亦可不提供承载盘，而仅提供胶带于这些封装胶体上，而这些封装胶体贴附于此胶带上。须说明的是，上述具有多个容纳槽172的承载盘170、具有单一容纳槽的承载盘、平面承载盘或是胶带皆以用来盛接后续进行完蚀刻工艺后所形成的封装结构。因此，已知的其他能达到同等盛接蚀刻工艺后所形成的封装结构效果的结构设计皆属于本发明可采用的技术方案，不脱离本发明所欲保护的范围。然后，请参考图IJ与图lj(a)，图lj(a)绘示为承载盘与固定架夹持半导体封装结构的俯视图，图IJ为沿图lj(a)的线IV-IV的剖面示意图。于蚀刻制成后，移除固定架 175并提供固定架178于载体110的第二表面Illb上，其中，固定架178透过接触这些封装胶体140的下表面144将半导体封装结构IOOa固定于承载盘170上，并提供支撑力，之后， 进行水刀工艺(water-jet process)，以使第二金属镀层160b的侧缘与这些引脚114的外表面114b实质上切齐，如图IK所示。在本实施例中，每一引脚114具有彼此相对的内表面 11 与外表面114b、配置邻近于内表面11 的上倾斜部IHc以及配置邻近外表面114b 的下倾斜部114d，其中上倾斜部IHc与下倾斜部114d接合至尖端P，而这些封装胶体140 实质上覆盖这些引脚114的这些上倾斜部lHc，且这些引脚114的下倾斜部114d至少部分从这些封装胶体140的下表面144向外延伸。最后，移除承载盘170或胶带(未绘示)，而完成半导体封装结构IOOa的制作。图2为本发明的实施例一种半导体封装结构的剖面示意图。请参考图2，本实施例的半导体封装结构IOOa包括载体110、芯片120、这些焊线130、封装胶体140、第一金属镀层150a以及第二金属镀层160a。载体110具有芯片座112及这些环绕芯片座112配置的引脚114。芯片120配置于载体110的芯片座112上。这些焊线130配置于芯片120与这些引脚114之间，且芯片120透过这些焊线130与这些引脚114电性连接。每一引脚114 具有彼此相对的内表面IHa与外表面114b、配置邻近于内表面11 的上倾斜部IHc以及配置邻近外表面114b的下倾斜部114d，其中上倾斜部IHc与下倾斜部114d接合至尖端P。封装胶体140实质上包覆这些引脚114的这些上倾斜部114c、芯片120以及这些焊线130，且这些引脚114的下倾斜部114d至少部分从这些封装胶体140的下表面144向外延伸。封装胶体140具有彼此相对的上表面142与下表面144以及连接上表面142与下表面144的侧表面146，其中侧表面146与下表面144的法线N之间具有夹角α，且夹角α 大于0度。优选地，夹角α介于5度至45之间。第一金属镀层150a配置于这些引脚114 的这些内表面IHa上，且露出部分内表面114a，而第二金属镀层160a配置于这些引脚114 的这些外表面114b与芯片座112的底表面11 上，且覆盖所有底表面11加，其中第一金属镀层150a的材料与第二金属镀层160a的材料可实质上相同或不同，例如是金、银、锡、铬、 镍/金复合层或镍/钯/金复合层。由于本实施例是先形成这些封装胶体140于载体110上，接着透过蚀穿载体110 的这些连接单元118来形成这些各自独立的半导体封装结构100a。相较于已知需透过切割或锯切来进行单体化步骤而言，本实施例的半导体封装结构IOOa的制作方法无需进行切割或锯切来进行单体化步骤，可有效减少工艺步骤，以减少生产成本并可提高生产效率。在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。图3A至图: 为本发明的另一实施例的一种半导体封装结构的制作方法的剖面示意图。依照本实施例的半导体封装结构的制作方法，首先，请先参考图3A，提供金属基板 110a，其中金属基板IlOa具有彼此相对的第一表面Illa与第二表面111b。接着，在金属基板IlOa的第一表面Illa上涂布第一光致抗蚀剂层10b，以及于金属基板IlOa的第二表面Illb上涂布第二光致抗蚀剂层20b。于此，第一光致抗蚀剂层IOb与第二光致抗蚀剂层 20b分别全面性覆盖金属基板IlOa的第一表面Illa与第二表面111b。接着，请参考图3B，同时对第一光致抗蚀剂层IOb及第二光致抗蚀剂层20b进行曝光步骤与显影步骤，以于金属基板IlOa的第一表面Illa上形成第一图案化光致抗蚀剂层12b，在金属基板IlOa的第二表面Illb上形成第二图案化光致抗蚀剂层22b。于此，第一图案化光致抗蚀剂层12b暴露出部分第一表面111a，而第二图案化光致抗蚀剂层22b暴露出部分第二表面111b。之后，在第二图案化光致抗蚀剂层22b及所暴露出部分的第二表面Illb上覆盖保护层21b。接着，请参考图3C，形成第一金属镀层150b于第一图案化光致抗蚀剂层12b所暴露出的部分第一表面Illa上，其中第一金属镀层150b例如是镍/钯/金复合层。接着，请参考图3D，移除第一图案化光致抗蚀剂层12b，以暴露出部分第一表面 Ilia。接着，请参考图3E，形成第三光致抗蚀剂层23a’于金属基板IlOa的第一表面Illa 上，并以第三光致抗蚀剂层23a’为蚀刻掩模，来半蚀刻金属基板110a，以在金属基板IlOa 未被第三光致抗蚀剂层23a’所覆盖的部分第一表面Illa上形成多个凹穴113a与多个凹口 11北。接着，请参考图3F，移除第三光致抗蚀剂层23a’，以暴露出第一金属镀层150b。于此，这些凹口 11 之间定义出的多个内引脚部115，其中这些内引脚部115环绕这些凹穴 113a配置，且此时金属基板IlOa可区分为多个基板单元116a以及多个连接基板单元116a 的连接单元118a。接着，请参考图3G，配置多个芯片120于金属基板IlOa的这些凹穴113a中，其中这些芯片120透过多条焊线130电性连接至这些内引脚部115。接着，请参考图3H，使用同前述实施例的模制工艺形成多个封装胶体140于金属基板IlOa上，以覆盖这些芯片120、这些焊线130与这些内引脚部115，并填充于这些凹穴 113a以及这些凹口 113b。此时，每一封装胶体140具有彼此相对的上表面142与下表面 144以及连接上表面142与下表面144的侧表面146，其中侧表面146与下表面144的法线 N之间具有夹角α，且夹角α大于0度，优选地，夹角α介于5度至45之间。接着，请参考图31，移除保护层21b，以曝出金属基板IlOa的部分第二表面Illb 及第二图案化光致抗蚀剂层22b。接着，请参考图3J，以电镀的方式形成第二金属镀层160b于第二图案化光致抗蚀剂层22b所暴露出的部分第二表面Illb上，其中第二金属镀层160b例如是焊料层，其材料可包括锡或锡银合金。值得一提的是，本实施例可通过第二图案化光致抗蚀剂层22b的厚度来控制第二金属镀层160b的厚度，因而于后续与外部电路(未绘示)的应用中，可直接透过第二金属镀层160b而连接至外部电路上。于本实施例中，第二金属镀层160b的厚度可为50um至150um，优选为80um至120um。之后，请参考图3K，移除第二图案化光致抗蚀剂层22b，以暴露出金属基板IlOa的部分第二表面111b，并对所暴露的金属基板1 IOa的第二表面11 Ib进行蚀刻工艺，以蚀穿基板单元116a至填充于这些凹口 11 内的这些封装胶体140暴露为止，以便形成多个引脚 114、多个芯片座112以及多个开口 113c。并且，在此蚀刻工艺，同时蚀穿连接单元118a，以形成多个各自分离的封装结构，意即半导体封装结构100b。在本实施例中，每一引脚114具有彼此相对的内表面IHa与外表面114b、配置邻近于内表面11 的上倾斜部IHc以及配置邻近外表面114b的下倾斜部114d，其中上倾斜部IHc与下倾斜部114d接合至尖端P， 且这些封装胶体140实质上覆盖这些引脚114的这些上倾斜部114c，且这些引脚114的下倾斜部114d至少部分从这些封装胶体140的下表面144向外延伸。至此，已完成半导体封装结构IOOb的制作。图4为本发明的另一实施例一种半导体封装结构的剖面示意图。请参考图4，本实施例的半导体封装结构IOOb包括载体110、芯片120、这些焊线130、封装胶体140、第一金属镀层150b以及第二金属镀层160b。载体110具有芯片座112及这些环绕芯片座112配置的引脚114。芯片120配置于载体110的芯片座112上。这些焊线130配置于芯片120 与这些引脚114之间，且芯片120透过这些焊线130与这些引脚114电性连接。每一引脚 114具有彼此相对的内表面IHa与外表面114b、配置邻近于内表面11 的上倾斜部IHc 以及配置邻近外表面114b的下倾斜部114d，其中上倾斜部IHc与下倾斜部114d接合至尖端P。封装胶体140实质上包覆这些引脚114的这些上倾斜部114c、芯片120以及这些焊线130，且这些引脚114的下倾斜部114d至少部分从这些封装胶体140的下表面144向外延伸。封装胶体140具有彼此相对的上表面142与下表面144以及连接上表面142与下表面144的侧表面146，其中侧表面146与下表面144的法线N之间具有夹角α，且夹角α大于0度，优选地，夹角α介于5度至45之间。第一金属镀层150b配置于这些引脚114的这些内表面IHa上，而第二金属镀层160b配置于这些引脚114的这些外表面114b与芯片座112的底表面11 上，其中第一金属镀层150b例如是金、银、锡、铬、镍/金复合层或镍 /钯/金复合层，而第二金属镀层160a例如是焊料层，其材料可包括锡。于本实施例中，是先形成这些封装胶体140于载体110上，之后再形成第二金属镀层160b及进行蚀刻工艺。然而，在其他实施例中，亦可先形成第二金属镀层160b，并于形成这些封装胶体140于载体110上后再进行蚀刻工艺。此外，由于本实施例的第二金属镀层160b为焊料层，因此于后续与外部电路(未绘示)的应用中，本实施例无须再涂布焊料膏，即可透过第二金属镀层160b而连接至外部电路上。如此一来，可有效减少后续应用的工艺步骤，以减少生产成本并可提高生产效率。综上所述，由于本发明是先形成多个封装胶体于载体上，而后透过蚀穿载体的连接单元(或金属基板的连接单元)来形成多个各自独立的半导体封装结构。因此，相较于已知需透过切割或锯切来进行单体化步骤而言，本发明的半导体封装结构的制作方法可有效减少工艺步骤，以减少生产成本并可提高生产效率。再者，由于第二金属镀层可为焊料层， 因此于后续与外部电路(未绘示)的应用中，本发明的半导体封装结构可直接透过第二金属镀层而连接至外部电路上，可减少程步骤与生产成本。虽然本发明已以实施例披露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定为准。
权利要求
1.一种半导体封装结构，包括芯片座；多个环绕该芯片座配置的引脚，其中每一引脚具有上倾斜部及下倾斜部，该上倾斜部与该下倾斜部接合至尖端；芯片，配置于该芯片座上；多条焊线，配置于该芯片与该多个引脚之间；以及封装胶体，具有彼此相对的上表面与下表面以及连接该上表面与该下表面的侧表面， 该封装胶体包覆该芯片、该多个焊线与该多个引脚的该多个上倾斜部，且该多个引脚的该多个下倾斜部至少部分从该封装胶体的该下表面向外延伸，其中该侧表面与该下表面的法线之间具有夹角，且该夹角大于0度。
2.如权利要求1所述的半导体封装结构，其中各该引脚具有彼此相对的内表面与外表面，该上倾斜部配置邻近于该内表面，而该下倾斜部配置邻近该外表面。
3.如权利要求2所述的半导体封装结构，还包括第一金属镀层，配置于该多个引脚的该多个内表面上；以及第二金属镀层，配置于该多个引脚的该多个外表面与该芯片座的底表面上。
4.如权利要求3所述的半导体封装结构，其中该第一金属镀层为镍/钯/金复合层。
5.如权利要求3所述的半导体封装结构，其中该第二金属镀层为焊料层。
6.如权利要求1所述的半导体封装结构，其中该夹角介于5度至45之间。
7.一种半导体封装结构的制作方法，包括提供载体，该载体具有彼此相对的第一表面与第二表面、配置于该第一表面上的第一金属镀层、多个凹穴以及由多个凹口之间所定义出的多个内引脚部，其中该多个内引脚部环绕该多个凹穴配置，且该载体区分为多个载体单元以及多个连接该多个载体单元的连接单元；配置多个芯片于该载体的该多个凹穴中，其中该多个芯片透过多条焊线电性连接至该多个内引脚部；形成多个封装胶体于该载体上，以覆盖该多个芯片、该多个焊线与该多个内引脚部，并填充于该多个凹穴以及该多个凹口 ；以及对该载体的该第二表面进行蚀刻工艺，以蚀穿该多个载体单元至填充于该多个凹口内的该多个封装胶体暴露为止，以便形成多个引脚、多个芯片座以及多个开口，同时蚀穿该多个连接单元，而形成多个各自独立的封装结构。
8.如权利要求7所述的半导体封装结构的制作方法，还包括对该载体的该第二表面进行该蚀刻工艺之前，提供承载盘，该承载盘具有至少一容纳槽，其中该多个封装胶体对应位于该容纳槽中，并暴露出该载体的该第二表面。
9.如权利要求8所述的半导体封装结构的制作方法，其中该至少一容纳槽为多个容纳槽，该多个封装胶体分别对应位于该多个容纳槽中。
10.如权利要求7所述的半导体封装结构的制作方法，还包括对该载体的该第二表面进行该蚀刻工艺之前，提供承载盘及粘胶，其中该承载盘具有平面，该多个封装胶体透过该粘胶粘贴于该平面，并暴露出该载体的该第二表面。
11.如权利要求7所述的半导体封装结构的制作方法，还包括提供金属基板，该金属基板具有该第一表面与该第二表面；分别涂布第一光致抗蚀剂层及第二光致抗蚀剂层于该金属基板的该第一表面及该第二表面上；对该第一光致抗蚀剂及该第二光致抗蚀剂层层进行曝光步骤与显影步骤，以于该金属基板的该第一表面及该第二表面上形成第一图案化光致抗蚀剂层及第二图案化光致抗蚀剂层，其中该第一图案化光致抗蚀剂层暴露出部分该第一表面，该第二图案化光致抗蚀剂层暴露出部分该第二表面；形成第一金属镀层于该第一图案化光致抗蚀剂层所暴露出的部分该第一表面上； 形成第二金属镀层于该第二图案化光致抗蚀剂层所暴露出的部分该第二表面上； 移除该第一图案化光致抗蚀剂层；蚀刻该第一金属镀层之外的该金属基板的部分该第一表面，以形成该多个凹穴与该多个开口 ；以及移除该第二图案化光致抗蚀剂层。
12.如权利要求11所述的半导体封装结构的制作方法，其中形成该第二金属镀层于该第二图案化光致抗蚀剂层所暴露出的部分该第二表面上是在对该载体的该第二表面进行该蚀刻工艺之前。
13.如权利要求12所述的半导体封装结构的制作方法，其中该第二金属镀层为焊料层。
14.如权利要求11所述的半导体封装结构的制作方法，其中形成该第二金属镀层于该第二图案化光致抗蚀剂层所暴露出的部分该第二表面上是在提供该多个芯片于该载体的该多个凹穴中之前，且通过该第二金属镀层作为蚀刻掩模来进行该蚀刻工艺，而形成该多个引脚以及该多个芯片座。
15.如权利要求14所述的半导体封装结构的制作方法，其中该第二金属镀层的材料与该第一金属镀层的材料相同。
全文摘要
本发明公开一种半导体封装结构及其制作方法，该半导体封装结构包括载体、芯片、多条焊线以及封装胶体。载体具有芯片座及多个环绕芯片座配置的引脚。芯片配置于载体的芯片座上。焊线配置于芯片与引脚之间。封装胶体包覆芯片、焊线与引脚的部分。封装胶体具有彼此相对的上表面与下表面以及连接上表面与下表面的侧表面。侧表面与下表面的法线之间具有夹角，且夹角大于0度。
文档编号H01L21/56GK102214635SQ20111014028
公开日2011年10月12日 申请日期2011年5月27日 优先权日2011年5月27日
发明者江柏兴, 胡平正, 蔡裕方 申请人:日月光半导体制造股份有限公司