专利名称：一种半导体结构及其制造方法
技术领域：
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。
背景技术：
随着MOSFET (金属氧化物场效应晶体管)沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响性能的主导因素，这种现象统称为短沟道效应。短沟道效应导致器件的电学性能恶化，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。目前，业界的主导思路是改进传统的平面型器件技术，想办法减小沟道区的厚度，消除沟道中耗尽层底部的中性层，让沟道中的耗尽层能够填满整个沟道区-这便是所谓的 全耗尽型(Fully Depleted FD)器件,而传统的平面型器件则属于部分耗尽型(PartiallyDepleted PD)器件。不过，要制造出全耗尽型器件，要求沟道处的硅层厚度极薄。传统的制造工艺，特别是传统基于体硅的制造工艺很难造出符合要求的结构或造价昂贵，即便对新兴的SOI (绝缘体上硅)工艺而言，沟道硅层的厚度也很难控制在较薄的水平。围绕如何实现全耗尽型器件的整体构思，研发的重心转向立体型器件结构，即，转向全耗尽型双栅或三栅技术。立体型器件结构(有的材料中也称为垂直型器件)指的是器件的源漏区和栅极的横截面并不位于同一平面内的技术，实质属FinFET(鳍式场效应晶体管)结构。转向立体型器件结构之后，由于沟道区不再包含在体硅或SOI中，而是从这些结构中独立出来，因此，采取蚀刻等方式可能制作出厚度极薄的全耗尽型沟道。当前，已提出的立体型半导体器件如图I所示，所述半导体器件包括，半导体基体020，所述半导体基体020位于绝缘层010上；源漏区030，所述源漏区030接于所述半导体基体020中相对的第一侧面022 ;栅极040，所述栅极040位于所述半导体基体020中与所述第一侧面022相邻的第二侧面024上(图中未示出所述栅极040及所述半导体基体020间夹有的栅介质层和功函数金属层)。其中，为减小源漏区电阻，所述源漏区030的边缘部分可被扩展，即，所述源漏区030的宽度(沿XX’方向)大于所述半导体基体020的厚度。立体型半导体结构有望应用22nm技术节点及其以下，随着器件尺寸进一步缩小，立体型半导体器件的短沟道效应也将成为影响器件性能的一大因素。应变硅技术是提高MOS晶体管速度的有效途径，它可以改善NMOS晶体管电子迁移率和PMOS晶体管空穴迁移率，并可降低MOS晶体管源/漏的串联电阻，弥补沟道高掺杂引起库伦作用更显著，以及栅介质变薄引起有效电场强度提高和界面散射增强等因素带来的迁移率退化。目前，应变硅技术已广泛用于90nm及其以下的技术节点，成为延续摩尔定律的重要技术手段
发明内容
为了解决上述问题，本发明提供了一种半导体结构及其形成方法，在立体半导体器件中引入应变硅技术，提高载流子迁移率，增强器件性能。本发明提供的一种半导体结构，包括，半导体基体，所述半导体基体位于绝缘层上，所述绝缘层位于半导体衬底上；源漏区，所述源漏区接于所述半导体基体的相对的第一侧面；栅极，所述栅极位于所述半导体基体的相对的第二侧面上；绝缘塞，所述绝缘塞位于所述绝缘层上并嵌于所述半导体基体中；外延层，所述外延层夹在所述绝缘塞和所述半导体基体之间，对于NMOS器件，所述外延层为SiC ;对于PMOS器件，所述外延层为SiGe。
本发明提供的一种半导体结构的形成方法，包括在半导体衬底上形成绝缘层；在绝缘层上形成半导体基底；形成栅极，所述栅极位于所述半导体基底的相对的第二侧面上；形成源漏区，所述源漏区接于所述半导体基底的相对的第一侧面；去除所述半导体基底内部分材料，以在所述半导体基底内形成空腔，所述空腔暴露所述绝缘层；在所述空腔中选择性外延SiGe或SiC，形成外延层；在空腔中形成绝缘塞。与现有技术相比，采用本发明提供的技术方案具有如下优点通过在所述半导体结构中形成空腔，在空腔中选择性外延形成应变外延层，调节沟道区的应力，提高载流子的迁移率，增强半导体器件的性能。可选地，通过在半导体基体中形成空腔并嵌入绝缘塞，在源漏区之间形成隔断区，进一步利于减小短沟道效应；而且，通过调节所述绝缘塞的应力，如，在PMOS器件中具有拉应力，在NMOS器件中具有压应力；所述绝缘塞的应力作用于所述半导体基体，将在所述半导体基体中产生类型相反的应力，g卩，在PMOS器件中的所述半导体基体内产生压应力，在NMOS器件中的所述半导体基体内产生拉应力；利于进一步调节器件沟道区中的应力，以进一步提高沟道区内载流子的迁移率。
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显，附图中相同或相似的附图标记代表相同或相似的部件。下列各剖视图均为沿对应的俯视图中给出的剖线(AA’或BB’)切割已形成的结构
后获得。图I所示为现有技术中半导体结构的示意图；图2所示为本发明提供的半导体结构的立体示意图；图3和图4所示为本发明半导体结构的制造方法实施例中在衬底上形成为制造半导体结构所需的各材料层后的俯视图和沿剖线AA’的剖视图；图5和图6所示为本发明半导体结构的制造方法实施例中图形化保护层和牺牲层后的俯视图和沿剖线AA’的剖视图；图7和图8所示为本发明半导体结构的制造方法实施例中形成第一侧墙后的俯视图和沿剖线AA’的剖视图；图9和图10所示为本发明半导体结构的制造方法实施例中图形化停止层和硅层后的俯视图和沿剖线AA’的剖视图；图11和图12所示为本发明半导体结构的制造方法实施例中形成栅极的沿剖线AA’的剖视图和俯视图13和图14所示为本发明半导体结构的制造方法实施例中暴露源漏区区域的停止层后的俯视图和沿剖线BB’的剖视图；图15和图16所示为本发明半导体结构的制造方法实施例中形成第二侧墙后的俯视图和沿剖线BB’的剖视图；图17所示为本发明半导体结构的制造方法实施例中在源漏区区域形成源漏基层后的结构剖视图；图18所示为本发明半导体结构的制造方法实施例中在形成源漏基层后执行离子注入操作的俯视图；图19和图20所示为本发明半导体结构的制造方法实施例中在源漏基层上形成第二半导体层后的俯视图和沿剖线BB’的剖视图；
图21和图22所示为本发明半导体结构的制造方法实施例中形成平坦化的第一介质层后的俯视图和沿剖线BB’的剖视图；图23和图24所示为本发明半导体结构的制造方法实施例中形成栅极后的俯视图和沿剖线AA’的剖视图；图25和图26所示为本发明半导体结构的制造方法实施例中形成平坦化的第二介质层后的俯视图和沿剖线AA’的剖视图；图27和图28所示为本发明半导体结构的制造方法实施例中形成空腔后的俯视图和沿剖线AA’的剖视图；图29所示为本发明半导体结构的制造方法实施例中在空腔中形成外延层的剖视图；图30所示为本发明半导体结构的制造方法实施例中在空腔中形成绝缘塞后的剖视图；图31和图32所示为本发明半导体结构的制造方法实施例中去除第二介质层以暴露栅极和源漏区后的剖视图；以及图33和图34所示为本发明半导体结构的制造方法实施例中在栅极和源漏区上形成接触区后的剖视图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触，本文内所述的各种结构之间的相互关系包含由于工艺或制程的需要所作的必要的延展，如，术语“垂直”意指两平面之间的夹角与90°之差在工艺或制程允许的范围内。如图2所示，本发明提供的半导体结构包 括半导体基体120，所述半导体基体120位于绝缘层110上，所述绝缘层110位于半导体衬底100上；源漏区140，所述源漏区140接于所述半导体基体120中相对的第一侧面126 ;栅极160，所述栅极160位于所述半导体基体120中相对的第二侧面128上；绝缘塞124,所述绝缘塞124位于所述绝缘层110上并嵌于所述半导体基体120中，以及外延层180 (未在图中示出)，所述外延层180位于所述绝缘层110上方并夹于所述绝缘塞124和所述半导体基体120之间，对于NMOS器件，所述外延层为SiC ;对于PMOS器件，所述外延层为SiGe。外延层180优选地位于两个第二侧面128之一处的绝缘塞124和半导体基体120之间。所述外延层180可以调节沟道区的应力，提高载流子的迁移率，增强半导体器件的性能。可选地，所述绝缘塞124也为应力材料,通过调节所述绝缘塞124的应力，如，在PMOS器件中绝缘塞124具有拉应力，在NMOS器件中绝缘塞124具有压应力；所述绝缘塞124的应力作用于所述半导体基体120，将在所述半导体基体120中产生类型相反的应力，即，在PMOS器件中的所述半导体基体120内产生压应力，在NMOS器件中的所述半导体基体120内产生拉应力；利于进一步调节器件沟道区中的应力，以进一步提高沟道区内载流子的迁移率。其中，所述半导体基体120可为形成于绝缘层110上的硅，在所述半导体基体120中已形成掺杂区(如扩散区和晕环)，以提供器件的沟道区；在所述半导体结构的一个实施例中，在所述第二侧面128和所述外延层180之间夹有沟道层，以及在所述第二侧面128和所述绝缘塞124之间夹有掩膜层，在垂直于所述半导体衬底100的方向上，所述沟道层夹于所述绝缘层110和所述掩膜层之间；此时，所述沟道层材料可为硅(已形成掺杂区)，在垂直于所述第二侧面的方向上，所述沟道层的厚度为5nm 40nm。所述掩膜层材料可为氮化硅或层叠的氧化硅和氮化硅。其中，所述第一侧面可与所述第二侧面垂直。所述“垂直”，意为在半导体工艺允许的误差范围内基本垂直。所述半导体衬底100的材料为硅，在垂直于所述半导体衬底100的方向上，所述绝缘塞124至少高于所述沟道层，利于均匀地对所述沟道区提供应力。所述绝缘塞124材料为氮化硅、氧化硅、氮氧化硅中的一种或其组合。所述半导体结构还可包括半导体辅助基体122，所述半导体辅助基体122接于所述第一侧面126上，所述源漏区140可形成于所述半导体辅助基体122上。作为示例，所述半导体辅助基体122材料也可以为硅，此时，所述源漏区140可利用离子注入工艺形成于所述半导体辅助基体122上。此外，所述半导体辅助基体122的上表面可低于所述半导体基体120的上表面，本文件内，所述上表面意指所述半导体辅助基体122、所述半导体基体120或所述半导体衬底100中平行于所述绝缘层110的侧面，此时，所述源漏区140可采用外延法形成于所述半导体辅助基体122上。利于利用所述源漏区140进一步调节沟道区内的应力，以提高沟道区内载流子的迁移率。所述栅极160可经层叠的栅介质层162和功函数金属层164形成于所述第二侧面128上；所述栅介质层162可以选用铪基材料，如Hf02、HfSiO, HfSiON, HfTaO, HfTiO或HfZrO中的一种或其组合，也可为氧化铝、氧化镧、氧化锆、氧化硅或氮氧化硅中的一种或其组合、及其与铪基材料的组合，如，可具有多层结构，相邻层之间材料可不同；所述功函数金属层164可以包括TiN、TiAlN、TaN或TaAlN中的一种或其组合。所述栅极160可为金属栅极，优选为多晶硅栅极，利于工艺控制。在所述第二侧面128和所述绝缘塞124之间夹有掩膜层，在所述第二侧面128和所述外延层180之间夹有沟道层或在所述第二侧面128和所述绝缘塞124之间夹有沟道层，在垂直于所述半导体衬底100方向上，所述沟道层夹于所述绝缘层110和所述掩膜层之间。在垂直于所述半导体衬底100的方向上，所述栅极160、所述绝缘塞124及所述侧墙至少高于所述沟道层和所述外延层180。本发明还提供了一种半导体结构的制造方法。首先,如图3和图4所示,在绝缘体上娃(silicon on insulator)上(所述娃层即为第一半导体层，所述第一半导体层也可以为其他半导体材料，所述绝缘体上硅为顺次形成于衬底200上的绝缘层202和硅层204，所述衬底200优选为硅衬底)顺次形成停止 层206 (可为氧化硅)、牺牲层208 (可为非晶硅)和保护层220 (可为碳化硅)，再如图5和图6所示，图形化所述保护层220和牺牲层208 ;可采用刻蚀工艺执行所述图形化操作，所述刻蚀操作终止于所述停止层206。随后，如图7和图8所示，形成环绕图形化后的保护层220和牺牲层208的第一侧墙240，所述第一侧墙240材料可为氮化硅，可采用回刻(etchback)工艺形成所述第一侧墙240。其中，所述第一侧面可与所述第二侧面垂直。其中，所述娃层204的厚度可为50nm IOOnm,如60nm、70nm、80nm或90nm ;所述停止层206的厚度可为5nm 20nm,如8nm、10nm、15nm或18nm ;所述牺牲层208的厚度可为30nm 80nm,如40nm、50nm、60nm或70nm ;所述保护层220的厚度可为20nm 50nm,如25nm、30nm、35nm或40nm ;在垂直于所述第二侧面的方向上,所述第一侧墙240的厚度可为5nm 40nm,如 10nm、20nm、25nm 或 30nmo然后，如图9和图10所示，以所述第一侧墙240为掩膜，图形化所述停止层206和所述硅层204，可采用刻蚀工艺执行所述图形化操作，所述刻蚀操作终止于所述绝缘层202。继而，形成半导体结构的栅极。所述栅极(实际为包含所述栅极的栅堆叠层，所述栅堆叠层包括逐层累积的栅介质层、功函数金属层和多晶硅层，所述多晶硅层也可替换为堆叠的金属层)可形成于图形化所述停止层和所述硅层之后、暴露位于源漏区区域的所述停止层之前。具体地，如图11所示，在图形化所述停止层206和所述硅层204(如图9和图10所示)之后，在所述绝缘层202上形成栅堆叠层(其中，所述栅堆叠层包括顺次累积的栅介质层262、功函数金属层264和栅极材料层260，所述栅介质层262可以选用铪基材料，如Hf02、HfSi0、HfSi0N、HfTa0、HfTi0或HfZrO中的一种或其组合，或者，氧化铝、氧化镧、氧化锆、氧化硅或氮氧化硅中的一种或其组合，及其与铪基材料的组合；所述功函数金属层264可以包括TiN、TiAlN, TaN或TaAlN中的一种或其组合；所述栅极材料层260可为金属，优选为多晶硅)；随后，平坦化所述栅堆叠层，以暴露所述保护层220 ;继而，形成辅助掩膜层，所述辅助掩膜层覆盖所述栅堆叠层和所述保护层220 ;所述辅助掩膜层可为层叠的具有不同材质的介质层，如，在所述保护层220和所述第一侧墙240的材料为氮化硅时，所述辅助掩膜层可为氧化硅层(第一辅助膜层282)-氮化硅层(第二辅助膜层284)-氧化硅层(第三辅助膜层286)。经历上述操作后，俯视承载上述结构的衬底，只见氧化硅层。然后，如图12所示，对栅极进行图形化，刻蚀所述辅助掩膜层(可为多层)、栅极材料层260、功函数金属层264，停止在栅介质层262、保护层220上，并露出第一侧墙240。其中，所述栅介质层262的厚度可为Inm 5nm,如2nm、4nm,此夕卜，在形成所述栅介质层262之前，还可形成交界氧化层，所述交界氧化层的厚度可为O. 2nm O. 7nm,如O. 5nm,图中均未示出；所述功函数金属层264的厚度可为 3nm IOnm,如5nm或8nm ;所述栅极材料层260的厚度可为50nm IOOnm,如60nm、70nm、80nm或90nm ;所述第一辅助掩膜层282的厚度可为2nm 5nm,如3nm或4nm ;所述第二辅助掩膜层284的厚度可为IOnm 20nm,如12nm、15nm或18nm ;所述第三辅助掩膜层286的厚度可为IOnm 20nm,如12nm、15nm 或 18nm。上述形成所述栅极的方法为综合考虑制程整合的结果，后续描述均以此为基础。需说明的是，还可利用其他方法形成所述栅极，且所述栅极也可形成于源漏区之后，根据本发明提供的教导，本领域技术人员能够灵活地形成所述栅极，不再赘述。随后，如图13和图14所示，确定源漏区区域并去除覆盖源漏区的所述第一侧墙240、所述保护层220和所述牺牲层208，暴露所述停止层206 (非源漏区区域上可形成有硬掩膜222，所述硬掩膜222可在上述步骤中位于所述保护层220上，所述硬掩膜222可在适当的步骤中被去除，如，在暴露位于所述源漏区内的所述停止层220后)；同时，还暴露所述保护层220和所述牺牲层208中接于所述源漏区的侧面(图中未示出)；再后，如图15和图16所示，形成环绕所述保护层220、所述牺牲层208、图形化的所述停止层206和所述硅层204的第二侧墙242 (可为氮化硅)；由此，形成半导体基底(在方法实施例中，所述第一侧面意指去除对应所述源漏区的部分后暴露的侧面)。其中，所述第二侧墙242的厚度可为7nm 20nm,如 10nm、15nm 或 18nm。实践中，如图17所示，在形成所述半导体基底后，去除位于所述源漏区区域的所述停止层206和部分厚度的所述硅层204 (此时，位于所述栅堆叠层上的第一辅助掩膜286，即氧化硅层，也被去除)，以形成源漏基层(即为半导体辅助基体)，所述源漏基层的厚度可为5nm 20nm,如IOnm或15nm ;然后,如图18所示,沿面向所述第一侧面(所述第一侧面为去除部分厚度的所述硅层后暴露的硅层表面)的方向(图中箭头所示方向)执行离子注入操作，以在所述硅层204中形成扩散区和晕环。相比于现有技术中沿面向所述第二侧面的方向执行离子注入操作，更利于实践操作，也利于减少相邻半导体基体的间距，减少器件所用面积，进而减低制造成本。所述离子注入操作的具体工艺，如注入能量、注入剂量、注入次数及掺杂粒子均可根据产品设计灵活调整，不再赘述；随后，如图19和图20所示，再在所述源漏基层上采用外延法形成第二半导体层244 (对于PMOS器件，所述第二半导体层244材料为SigGex,掺杂剂量可为I X IO1Vcm3 I X IO2Vcm3 ;对于NMOS器件，所述第二半导体层244材料为Si: C，掺杂剂量可为IXlO1Vcm3 IX 1021/cm3)后，可形成所述源漏区。利于利用所述源漏区进一步调节沟道区内的应力，以提高沟道区内载流子的迁移率。此外，所述源漏区也可在去除位于源漏区的所述停止层206后，不再去除部分厚度的所述硅层204，而是采用向所述硅层204执行离子注入操作后形成。随后，形成空腔300 ;首先，如图21和图22所示，淀积第一介质层290 (如氧化硅)并进行平坦化处理，从而暴露出所述辅助掩膜层中的第二辅助膜层284 ；随后，如图23和图24所示，去除第二辅助膜层284 (氮化硅层)和第一辅助膜层282 (氧化硅层)及部分高度的所述栅堆叠结构，形成栅极266，在所述硅层204的厚度方向上，所述栅极266至少高于所述硅层204(用以形成沟道)，利于增加器件内沟道区的有效区域，进而提高沟道区内载流子的迁移率；经历此操作后，仍残留部分厚度的所述保护层220 ;再如图25和图26所示，形成第二介质层292 (如氧化硅，用以在为形成所述空腔而去除所述保护层220时，减少已有结构所受的损伤)，所述第二介质层292暴露所述保护层220，却覆盖所述第一侧墙240和第二侧墙242，可采用先沉积所述第二介质层292，再CMP所述第二介质层292的工艺执行上述操作；然后，如图27和图28所示，以所述第二介质层292为掩膜，去除所述保护层220、牺牲层208、停止层206和硅层204，以暴露所述绝缘层202，形成空腔300。需说明的是，虽然实际上是因为有所述第二介质层292的保护，才使得在形成所述空腔300时，对其他结构影响较小，但是，却是因为有所述第一侧墙240和第二侧墙242的存在，才确定了所述空腔300的形貌，由此，在一定程度上，所述第一侧墙240和第二侧墙242也起到掩膜的作用，减少了应用掩膜版的数目，也利于工艺精化。在形成所述源漏区后再形成所述空腔300，所述源漏区所受的由原填充所述空腔300的硅层204(第一半导体层)及所述停止层206和所述牺牲层208提供的反作用力消失，使得所述源漏区的应力损失更小。 继而，如图29所示，在形成所述空腔300后，通过选择性外延生长的方法在所述空腔内壁的硅层204上形成外延层280，对于NMOS器件，所述外延层为SiC ;对于PMOS器件，所述外延层为SiGe。利于对沟道区产生应力，提高载流子的迁移率，增强半导体器件的性能。选择性外延生长的具体工艺，如工艺温度、反应时间及掺杂粒子均可根据产品设计灵活调整，不再赘述。图29中示出在所述空腔内壁两侧的硅层204上形成外延层280，但是也可以仅仅在一侧的硅层204上形成外延层280。例如可以通过用保护膜(未示出)覆盖一侧的娃层204,然后再不被覆盖的另一侧娃层204上生长形成外延层280。随后，如图30所示，在所述空腔300内填充绝缘材料，并对所述绝缘材料进行回刻形成绝缘塞320，所述绝缘塞320的材料为氮化硅、氧化硅、氮氧化硅中的一种或其组合。通过调节所述绝缘塞320的应力，如，在PMOS器件中具有拉应力，在NMOS器件中具有压应力；所述绝缘塞的应力作用于所述半导体基体，将在所述半导体基体中产生类型相反的应力，即，在PMOS器件中的所述半导体基体内产生压应力，在NMOS器件中的所述半导体基体内产生拉应力；利于进一步调节器件沟道区中的应力，以进一步提高沟道区内载流子的迁移率；所述绝缘塞320至少高于图形化的所述第一半导体层，利于对所述器件的沟道区均匀地提供应力。至此，已形成所述半导体结构。再后，如图31和图32所示，去除所述第二介质层292，暴露所述栅极266和所述源漏区244 ;再如图33和图34所示，在所述栅极266和所述源漏区244上形成金属层并经历热处理操作，再进一步去除未反应的所述金属层，可在所述栅极266和所述源漏区244上形成金属硅化物层246 (即为接触区，用以在后续形成金属互连时减小接触电阻)。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制
造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种半导体结构，包括， 半导体基体，所述半导体基体位于绝缘层上，所述绝缘层位于半导体衬底上； 源漏区，所述源漏区接于所述半导体基体的相对的第一侧面； 栅极，所述栅极位于所述半导体基体的相对的第二侧面上； 绝缘塞，所述绝缘塞位于所述绝缘层上并嵌于所述半导体基体中； 外延层，所述外延层夹在所述绝缘塞和所述半导体基体之间，对于NMOS器件，所述外延层为SiC ;对于PMOS器件，所述外延层为SiGe。
2.根据权利要求I所述的半导体结构，其特征在于还包括沟道层， 所述沟道层夹在所述第二侧面与所述外延层之间，和/或 所述沟道层夹在所述第二侧面与所述绝缘塞之间。
3.根据权利要求I所述的半导体结构，其特征在于在所述第二侧面和所述绝缘塞之间夹有掩膜层，在垂直于所述半导体衬底的方向上，所述沟道层夹于所述绝缘层和所述掩膜层之间。
4.根据权利要求I所述的半导体结构，其特征在于在垂直于所述第二侧面的方向上，所述外延层的厚度为5nm 40nm。
5.根据权利要求I或2所述的半导体结构，其特征在于在垂直于所述半导体衬底的方向上，所述栅极和/或所述绝缘塞至少高于所述沟道层。
6.根据权利要求I或2所述的半导体结构，其特征在于所述绝缘塞材料为氮化硅、氧化硅、氮氧化硅中的一种或其组合。
7.根据权利要求I或2所述的半导体结构，其特征在于对于NMOS器件，所述绝缘塞具有压应力；对于PMOS器件，所述绝缘塞具有拉应力。
8.根据权利要求I所述的半导体结构，其特征在于所述第一侧面与所述第二侧面垂直。
9.根据权利要求I所述的半导体结构，其特征在于在所述SiGe中，Ge的原子数百分比的取值范围为10% 70%;在所述SiC中，C的原子数百分比的取值范围为O. 2% 2%。
10.一种半导体结构的制造方法，其特征在于，包括 在半导体衬底上形成绝缘层； 在绝缘层上形成半导体基底； 形成栅极，所述栅极位于所述半导体基底的相对的第二侧面上； 形成源漏区，所述源漏区接于所述半导体基底的相对的第一侧面； 去除所述半导体基底内部分材料，以在所述半导体基底内形成空腔，所述空腔暴露所述绝缘层； 在所述空腔中选择性外延SiGe或SiC，形成外延层； 在空腔中形成绝缘塞。
11.根据权利要求10所述的方法，其特征在于， 形成所述半导体基底的步骤包括 在所述绝缘层上形成第一半导体层、停止层、图形化的牺牲层和保护层以及环绕所述图形化的牺牲层和保护层的第一侧墙； 以所述第一侧墙为掩膜，形成图形化的所述停止层和所述第一半导体层；确定源漏区并去除覆盖所述源漏区的所述第一侧墙、所述保护层和所述牺牲层，暴露所述停止层； 形成环绕所述保护层和所述牺牲层的第二侧墙； 此时，在所述半导体基底内形成空腔的步骤包括 以所述第一侧墙和所述第二侧墙为掩膜，去除所述保护层、所述牺牲层、所述第一半导体层，所述停止层材料与所述保护层、所述牺牲层、所述第一半导体层、所述第一侧墙和所述第二侧墙材料不同。
12.根据权利要求10所述的方法，其特征在于在垂直于所述半导体衬底的方向上，所述绝缘塞至少高于图形化的所述第一半导体层。
13.根据权利要求10所述的方法，其特征在于，在垂直所述第二侧面方向上，所述外延层至少形成在所述空腔的一边的内壁上，所述外延层至少覆盖图形化的所述第一半导体层。
14.根据权利要求10所述的方法，其特征在于在垂直于所述第二侧面的方向上，所述外延层的厚度为5nm 40nm。
15.根据权利要求10所述的方法，其特征在于所述第一侧面与所述第二侧面垂直。
16.根据权利要求10所述的方法，其特征在于所述绝缘塞材料为氮化硅、氧化硅、氮氧化硅中的一种或其组合。
17.根据权利要求10所述的方法，其特征在于对于NMOS器件，所述外延层为SiC，C的原子数百分比的取值范围为O. 2% 2%;对于PMOS器件，所述外延层为SiGe，Ge的原子数百分比的取值范围为10% 70%。
全文摘要
本发明提供一种半导体结构，包括，半导体基体，所述半导体基体位于绝缘层上，且所述绝缘层位于半导体衬底上；源漏区，其接于所述半导体基体的两个相对的第一侧面；栅极，其位于所述半导体基体的两个相对的第二侧面上；绝缘塞，位于所述绝缘层上并嵌于所述半导体基体中；外延层，夹与所述绝缘塞和所述半导体基体之间，对于NMOS器件，所述外延层为SiC；对于PMOS器件，所述外延层为SiGe。本发明还提供一种半导体结构的形成方法。通过形成应变外延层，调节沟道区应力，提高载流子迁移率，增强半导体器件性能。
文档编号H01L29/06GK102956700SQ20111025227
公开日2013年3月6日 申请日期2011年8月30日 优先权日2011年8月30日
发明者尹海洲, 朱慧珑, 骆志炯 申请人:中国科学院微电子研究所