专利名称：非易失性存储器件及其制造方法
技术领域：
本发明的示例性实施例总体涉及一种存储器件及其制造方法，更具体而言涉及一种存储器单元层叠在衬底上的非易失性存储器件及其制造方法。
背景技术：
诸如快闪存储器的非易失性存储器件即使在断电时也能保持所储存的数据。非易失性存储器件包括具有存储器单元的单元区，以及具有对存储器单元执行访问操作所需的具有单位元件的各种电路。单元区中的存储器单元具有隧道绝缘层、浮栅、电荷阻挡层与控制栅的层叠结构。外围电路区中的各种电路包括各种单位元件，诸如晶体管、电容、电阻等。例如，在外围电路区中可以设置图1所示的包括至少一个电阻的分压电路。图1示出现有的分压电路。参见图1，电压施加电路110将预定的电压、例如高电压VPP输出到第一输出节点 D1。由串联连接在第二输出节点D2处的第一电阻Rl和第二电阻R2形成的分压电路120对提供给第一输出节点Dl的高电压VPP进行分压。第一电阻Rl耦接在第一输出节点Dl和第二输出节点D2之间，第二电阻R2耦接在第二输出节点D2与地之间。第一电阻Rl和第二电阻R2基于Rl与R2的电阻值比而对施加给第一输出节点Dl的高电压VPP进行分压， 并将分压后的电压VPPI输出到第二输出节点D2。因此，为了在外围电路区中形成分压电路，需要在衬底位于外围区内的一部分之上形成电阻体。用于分压的电阻体在下文被称为“分压电阻体”。通常，多晶硅层被用作分压电阻体。当在单元区中的形成用于浮栅的多晶硅层、或当在单元区中形成用于下层的控制栅的多晶硅层时，形成用作分压电阻体的多晶硅层。然而，当分压电阻体与诸如浮栅或控制栅的下方的结构一起被形成得更加靠近衬底时，分压电阻体的电阻值会发生很大的改变。这是因为多晶硅层的掺杂浓度会由于执行多种不同的后续工艺、例如热处理或刻蚀工艺而改变。在二维存储器件中，存储器单元以单层形成在硅衬底中。为了克服与进一步提高二维存储器件的集成度水平相关的技术限制，提出了具有垂直于硅衬底层叠多个存储器单元的三维结构的非易失性存储器件。图2是说明非易失性存储器件中的典型的三维结构的横截面图。参见图2，现有的三维非易失性存储器件包括下选择晶体管(LOWER ST)、多个存储器单元(MC)和上选择晶体管(UPPER ST)。下选择晶体管LOWER ST和上选择晶体管UPPER ST分别与现有的二维非易失性存储器件的漏极选择晶体管(或源极选择晶体管)和源极选择晶体管(或漏极选择晶体管) 相对应，并且它们是用于在非易失性存储器件的编程/读取操作期间选择目标页PAGE的选择晶体管。下选择晶体管LOWER ST和上选择晶体管UPPER ST中的每个包括相对于衬底10 竖直地突出的沟道层14、设置在沟道层14的侧壁上的栅电极形成导电层12、以及设置在沟道层14与栅电极形成导电层12之间的栅绝缘层13。多个存储器单元MC竖直地层叠在下选择晶体管LOWER ST与上选择晶体管UPPER ST之间。存储器单元MC包括相对于衬底10竖直地突出的沟道层14、设置在沟道层14的侧壁上并且包括交替地层叠有栅电极形成导线层12和层间电介质层11的结构、以及设置在所述层叠结构与沟道层14之间的电荷阻挡层15、电荷捕获层16和隧道绝缘层17。三维非易失性存储器件还需要在外围电路区中形成诸如分压电阻体的电阻体。
发明内容
本发明的一个实施例涉及一种非易失性存储器件及其制造方法，所述非易失性存储器件通过竖直地层叠多个存储器单元来容许更高的集成度，减少形成在外围电路区中的分压电阻体的电阻值变化，减少分压电阻体所占的面积，并简化器件制造工艺。根据本发明的一个实施例，一种制造非易失性存储器件的方法包括以下步骤提供衬底，所述衬底包括要形成多个存储器单元的单元区，以及要形成多个外围电路器件的外围电路区；形成垂直于单元区的衬底而层叠的存储器单元；以及在存储器单元之上形成用于形成选择晶体管的栅电极的第一导电层，并同时地在外围电路区中形成所述第一导电层，其中，外围电路区中的所述第一导电层起到作为外围电路器件中的至少一个外围电路器件的电阻体的作用。根据本发明的一个实施例，一种非易失性存储器件包括衬底，所述衬底被配置为包括要形成多个存储器单元的单元区，以及要形成用于形成外围电路的多个外围电路器件；所述存储器单元，所述存储器单元垂直于单元区的衬底地层叠；选择晶体管的栅电极， 所述选择晶体管的栅电极形成在存储器单元之上；以及导电层图案，所述导电层图案设置在外围电路区中，且由与栅电极相同的材料形成，其中，导电层图案起到作为外围电路器件中的至少一个外围电路器件的电阻体的作用。
图1示出一种现有的分压电路。图2是说明具有三维结构的非易失性存储器件的截面图。图3A至3C是说明根据本发明的第一实施例的制造非易失性存储器件的方法的截面图。图4A至4E是用于详细描述图3A至3C的方法的截面图。图5A至5C是说明根据本发明的一个实施例的制造非易失性存储器件的方法的截面图。图6A至6E是用于详细描述图5A至5C的方法的截面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，并不应解释为受到本文所列实施例的限制。确切地说，提供这些实施例是为了使本说明书将是清楚且完整的，并充分地向本领域技术人员转达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部分。附图并非按比例绘制，并且在某些情况下为了清楚地描述实施例的特征对比例做了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或在第一层与衬底之间存在第三层的情况。下面参照图3A-3C至图4A-4E来描述根据本发明的第一实施例的具有三维结构的非易失性存储器件及其制造方法。图3A至3C是用于概念性地描述根据本发明的一个实施例的用于制造非易失性存储器件的方法的截面图。图4A至4E是用于详细描述图3A至3C的方法的截面图。稍后将参照图3C和4E来描述根据本发明的实施例的非易失性存储器件。参见图3A，衬底200包括单元区和外围电路区。单元区是要形成存储器单元的区域。在本发明的一个实施例中，可以在衬底200 的单元区之上形成沿竖直方向层叠的多个存储器单元。外围电路区是为执行存储器单元存取操作而形成由各种单元元件——例如晶体管、电容、电阻等——所构成的各种电路的区域。形成在外围电路区中的各种各样的电路被称为“外围电路”，构成外围电路的单元元件被称为“外围电路器件”。在一个实施例中，分压电路是能够形成在外围电路区中的外围电路之一，在形成分压电路时，可以在外围电路区中形成作为分压电阻体的导电层。此外，用于将预定电压输出给分压电路的电压施加电路是可以形成在外围电路区中的外围电路之一，并且构成电压施加电路的各种外围电路器件，诸如晶体管、以及电容等，可以被形成在用于电压施加电路的外围区中。现在参见图3A，在衬底200的外围电路区之上形成外围电路部分210。外围电路部分210可以包括各种外围电路，诸如输出预定电压的电压施加电路。下面参照图4A详细描述包括电压施加电路的外围电路部分210的形成。参见图4A，在衬底200的外围电路区之上形成包括用于形成外围电路部分210 (图 3A)内的各种外围电路的多个外围电路器件，诸如210A、210B和210C。随后，形成绝缘层 212以覆盖第一至第三外围电路器件210A、210B和210C以用于后续工艺，并且穿通绝缘层 212而形成接触214以与第一外围电路器件210A电连接。在图4A中以方块示出外围电路器件210A、210B和210C，以象征性地表示它们可以由各种不同类型的电路器件构成，诸如但不限于晶体管、电容、电阻体等。图4A示出了形成在同一层中的第一至第三外围电路器件210A、210B和210C，但是本发明的范围不限于此。 也就是说，根据本发明的一个实施例，为了在衬底之上形成外围电路，可以将多个不同的外围电路器件设置在任何数量的不同层中。当外围电路部分210(图3A)包括用于输出预定电压的电压施加电路时，第一外围电路器件210A可以是电压施加电路的构成元件之一，并且第一外围电路器件210A的一个节点可以与电压施加电路的输出节点相对应。可以通过在绝缘层212之上形成导电层来形成分压电阻体，以经由接触214与第一外围电路器件210A的一个节点电连接。这会在下面描述相关的部分时详细描述。参见图3B，在衬底200的单元区之上形成存储器单元部分220。在本发明的一个实施例中，存储器单元部分220可以包括层叠在(例如垂直于)衬底200的单元区之上的多个存储器单元，以改善非易失性存储器件的高集成度。下面在图4B中详细描述存储器单元部分220的一种示例性形成。参见图4B，在衬底200的单元区之上形成包括下选择晶体管和多个存储器单元的层叠结构。可以在衬底200的单元区中形成所需要的下结构(未示出)，诸如源极线。参照图4B描述在衬底200的单元区之上形成下选择晶体管LOWER ST。在衬底200 的单元区之上顺序地形成层间电介质层221、栅电极形成导电层222和层间电介质层221。 通过将层间电介质层221、栅电极形成导电层222和层间电介质层221图案化来形成第一沟槽Tl，以暴露出衬底200。然后在第一沟槽Tl的内壁上形成栅绝缘层223。在具有栅绝缘层223的内壁的第一沟槽Tl的内部填充沟道层224。层间电介质层221可以是氧化物层或氮化物层；栅电极形成导电层222可以是掺杂的多晶硅层；沟道层2M可以是掺杂的多晶硅层。下面参照图4B描述层叠在下选择晶体管LOWER ST之上的多个存储器单元MC的形成。在形成有下选择晶体管LOWER ST的衬底结构之上交替地形成层间电介质层221和栅电极形成导电层222。通过将交替层叠的层间电介质层221和栅电极形成导电层222图案化来形成第二沟槽T2，以暴露下选择晶体管的沟道层224。随后，在第二沟槽T2的内壁上顺序地形成电荷阻挡层225A、电荷捕获层225B和隧道绝缘层225C。在下文中，将电荷阻挡层225A、电荷捕获层225B和隧道绝缘层225C —起称为存储器栅绝缘层225。在具有存储器栅绝缘层225的内壁的第二沟槽T2的内部填充沟道层226。电荷阻挡层225A、电荷捕获层225B和隧道绝缘层225C可以分别是氧化物层、氮化物层和氧化物层。沟道层2 可以是掺杂的多晶硅层。图;3B和4B示出了包括下选择晶体管LOWER ST和多个存储器单元MC的存储器单元部分220，但是未示出上选择晶体管，下面将详细描述上选择晶体管。参见图3C，此时分别在衬底200的单元区和外围电路区之上形成上选择晶体管的栅电极230A和导电层图案230B。导电层图案230B起分压电阻体的作用。可以通过在存储器单元部分220和外围电路部分210之上形成导电层并将所述导电层图案化来形成栅电极230A和导电层图案230B。换言之，导电层图案230B是使用与用于形成栅电极230A的相同的导电层来形成的。用于形成栅电极230A和导电层230B的导电层可以包括掺杂的多晶硅。下面参照图4C至4E详细描述根据本发明的一个实施例的栅电极230A和导电层图案 230B的形成。参见图4C，在单元区的多个存储器单元MC之上顺序地形成层间电介质层221、栅电极形成导电层222和层间电介质层221。这里，在单元区中形成栅电极形成导电层222的同时，也在外围电路区中形成栅电极形成导电层222。结果，在外围区的绝缘层212上形成了栅电极形成导电层222。参见图4D，通过将单元区的层间电介质层221、栅电极形成导电层222和层间电介质层221图案化来形成第三沟槽T3，以暴露出存储器单元MC的沟道层226，与此同时，将外围电路区的栅电极形成导电层222图案化。结果，在单元区中被图案化的栅电极形成导电层222成为上选择晶体管的栅电极 (图3C中标记为230A)，而在外围电路区中被图案化的栅电极形成导电层222成为起分压电阻体作用的导电层图案(图3C中标记为230B)。在附图中，在外围电路区中被图案化的栅电极形成导电层222可以经由接触214 与第一外围电路器件210A电连接。如前所述，当第一外围电路器件210A是电压施加电路的元件、并且当第一外围电路器件210A的一个节点与电压施加电路的输出节点相对应时， 在外围电路区中被图案化的栅电极形成导电层222可以与第一外围电路器件210A的一个节点电连接，并且对施加的电压进行分压。虽然附图示出了本发明的不同的实施例，但是应当容易理解的是，本发明的范围不仅仅限于附图所示的那些。在外围电路区中被图案化的栅电极形成导电层222可以与外围电路区中的各种外围电路相连接，并且对施加的电压进行分压。此外，如上所述，根据本发明的一个实施例，用于形成栅电极230A和导电层图案 230B的导电层可以是掺杂的多晶层，但是同样应当容易理解的是，本发明的范围不限制于此。形成栅电极230A和导电层图案230B的导电层可以是未掺杂的多晶硅层，在此情况下，在形成栅电极230A和导电层图案230B之后，可以经由离子注入工艺将杂质注入栅电极 230A和导电层图案230B。参见图4E，通过在第三沟槽T3的内壁上形成栅绝缘层227、然后形成将内壁上形成有栅绝缘层227的第三沟槽T3填充的沟道层228，来形成设置在多个存储器单元MC之上的上选择晶体管UPPER ST。沟道层2 可以是掺杂的多晶硅层。下面参照图3C和4A至4E来描述根据本发明的一个实施例的非易失性存储器件的结构。参见图3C和4A至4E，根据本发明的一个实施例的非易失性存储器件包括具有单元区和外围电路区的衬底200、分别形成在单元区和外围区中的存储器单元部分220和外围电路部分210、以及分别形成在存储器单元部分220和外围电路部分210之上的上选择晶体管的栅电极230A和导电层图案230B。导电层图案230B是由与栅电极230A相同的材料一一诸如掺杂的多晶硅或者未掺杂的多晶硅——形成的，并且起分压电阻体的作用。存储器单元部分220包括竖直地层叠的多个存储器单元MC，且下选择晶体管 LOWER ST可以形成在多个存储器单元MC之下。外围电路部分210包括用于形成外围电路的多个外围电路器件210A、210B和210C，并且外围电路部分210可以包括用于将外围电路器件210A、210B和2IOC之中的至少任何一个——例如第一外围电路器件2IOA——与分压电阻体相耦接的接触214，以及具有接触214的绝缘层212。根据本发明的一个实施例涉及一种非易失性存储器件及其制造方法，当在竖直层叠的存储器单元MC之上形成选择晶体管时(更具体而言，当与在外围电路区中用作分压电阻体的导电层一起形成选择晶体管的栅电极时)，存在很多优点，下面描述其中的一些。通过沿竖直方向层叠多个存储器单元，进一步改善了非易失性存储器件的高集成度。通过在工艺中较晚出现的形成上选择晶体管的同时一起形成分压电阻体，减少了分压电阻体的电阻值变化，如果不是相对较晚地形成所述分压电阻体，则所述电阻值会由于后续的工艺条件上升。此外，由于分压电阻体被设置在外围电路部分210的竖直的上部，因此不需要用于形成分压电阻体的额外的面积，这带来非易失性存储器件的尺寸上的减小。另外，由于在形成上选择晶体管的栅电极时一并形成起分压电阻体作用的导电层且将其图案化，因此可以简化制造工艺。下面参照图5A-5C至图6A-6E来描述根据本发明的一个实施例的具有三维结构的非易失性存储器件及其制造方法。图5A至5C是说明根据本发明的一个实施例的非易失性存储器件的制造方法的截面图。图6A至6E是详细描述图5A至5C的方法的截面图。在描述下面的本发明的实施例时，可能省略或简化任何与上面已经描述的实质上相同或相似的部分。参见图5A，衬底200包括单元区和外围电路区。再参见图3B，在衬底200的单元区之上形成存储器单元部分220。在图5A-5B所示的本发明的一个实施例中，存储器单元部分220包括垂直于衬底200的单元区地层叠的多个存储器单元。通过以参照图6A为例来描述存储器单元部分220的形成。参见图6A，在半导体衬底200的单元区之上形成层叠了下选择晶体管和多个存储器单元的层叠结构。可以在衬底200中形成某些下部结构(未示出)，诸如源极线。以与如上所述的相同的方式，如图6A所示来形成下选择晶体管LOWER ST和多个存储器单元MC的层叠结构。参见图5B，在外围电路区的衬底200之上形成起分压电阻体的导电层图案230B， 并在单元区的存储器单元部分220之上形成上选择晶体管的栅电极230A。下面参照图6B 至6D详细描述栅电极230A和导电层图案230B的形成。参见图6B，在单元区的多个存储器单元MC之上顺序地形成层间电介质层221、栅电极形成导电层222和层间电介质层221。这里，在单元区中形成栅电极形成导电层222的同时也在外围电路区中形成栅电极形成导电层222。因此，在外围电路区的衬底200上形成了栅电极形成导电层222。参见图6C，通过将单元区的层间电介质层221、栅电极形成导电层222和层间电介质层221图案化、并且同时将外围电路区的栅电极形成导电层222图案化，来形成第三沟槽 T3，以暴露出多个存储器单元MC的沟道层226。因此，在单元区中被图案化的栅电极形成导电层222成为上选择晶体管的栅电极 (在图5B中标记为230A)，而在外围电路区中被图案化的栅电极形成导电层222成为起分压电阻体作用的导电层图案(在图5B中标记为230B)。参见图6D，通过在第三沟槽T3的内壁上形成栅绝缘层227、并且通过在内壁上形成有栅绝缘层227的第三沟槽T3的内部填充沟道层228，来形成设置在多个存储器单元MC 之上的上选择晶体管。参见图5C，在衬底200的外围电路区中的导电层图案230B之上形成外围电路部分 210。这里，外围电路部分210可以包括各种外围电路，诸如用于输出预定电压的电压施加电路。下面参照图6E详细描述外围电路部分210的形成。参见图6E，在衬底200的外围电路区之上形成覆盖导电层图案的绝缘层216，并且穿通绝缘层216地形成接触218以与导电层图案230B电连接。
随后，在包括接触218的绝缘层216之上形成多个外围电路器件，例如第一至第三外围电路器件210A、210B和210C，所述多个外围电路器件用于形成外围电路部分210所包括的各种外围电路。这里，第一外围电路器件210A可以被设置在接触218之上，以与导电层图案230B电连接。当假设外围电路部分210包括输出预定电压的电压施加电路、第一外围电路器件210A是所述电压施加电路的构成元件之一、并且第一外围电路器件210A的一个节点与所述电压施加电路的输出节点相对应时，导电层图案MOB可以起电阻体的作用， 所述电阻体经由接触218与第一外围电路器件210A的一个节点电连接，并且对施加的电压进行分压。下面参照图5C和图6A-6E来描述根据本发明的一个实施例的非易失性存储器件的结构。参见图5C和图6A至6E，根据本发明的一个实施例的非易失性存储器件包括具有单元区和外围区的衬底200、形成在衬底200的单元区中的存储器单元部分220、分别形成在存储器单元部分220和外围电路区的衬底200之上的上选择晶体管的栅电极230A和导电层图案230B、以及形成在形成有导电层图案230B的外围电路区的衬底200之上的外围电路部分210。这里，导电层图案230B由与栅电极230A相同的材料形成，例如由掺杂的多晶硅形成，并且起分压电阻体的作用。与图5A-5C和图6A-6E相关的本发明的实施例可以和上述与图3A-3C和图4A-4E 相关的本发明的实施例相似，但是其它不同点之中有一个显著的不同就是，在图6E中，作为分压电阻体的导电层图案230B是在外围电路部分210形成之前形成的，出于此原因，导电层图案230B设置在外围电路部分210之下。根据本发明的非易失性存储器件的器件和制造方法，可以通过竖直地层叠多个存储器单元MC来实现更加高度集成的非易失性存储器件，并且避免形成在外围电路区中的分压电阻体的不希望的电阻值变化，减少分压电阻体所占的面积。另外，可以简化器件制造工艺。虽然已经以具体实施例的方式描述了本发明，但是对于本领域技术人员明显的是，在不脱离所附权利要求书限定的本发明的精神和范围的情况下可以进行各种变化和修改。
权利要求
1.一种制造包括具有单元区和外围电路区的衬底的非易失性存储器件的方法，所述方法包括以下步骤形成层叠在所述衬底的所述单元区之上的多个存储器单元；以及在所述衬底的所述存储器单元之上以及所述外围电路区之上形成第一导电层，其中，形成在所述存储器单元之上的所述第一导电层能够用于形成选择晶体管的栅电极，并且形成在所述衬底的所述外围电路区之上的所述第一导电层起到作为一个或更多个外围电路器件中的至少一个外围电路器件的电阻体的作用。
2.如权利要求1所述的方法，还包括以下步骤在形成所述第一导电层之前，在所述衬底的所述外围电路区之上形成一个或更多个外围电路器件，其中，在所述外围电路器件之上形成所述外围电路区的所述第一导电层。
3.如权利要求1所述的方法，还包括以下步骤在形成所述第一导电层之后，在所述外围电路区的所述第一导电层之上形成一个或更多个外围电路器件。
4.如权利要求2所述的方法，还包括以下步骤在形成所述外围电路器件之后，形成将所述第一导电层与一个或更多个外围电路器件电连接的接触。
5.如权利要求3所述的方法，还包括以下步骤在形成所述第一导电层之后，在所述第一导电层之上形成将所述第一导电层与一个或更多个外围电路器件电连接的接触。
6.如权利要求1所述的方法，还包括以下步骤在形成所述第一导电层之后，通过将形成在所述存储器单元之上的所述第一导电层图案化、并且在同一步骤中将所述外围电路区的所述第一导电层图案化，来形成所述选择晶体管的栅电极。
7.如权利要求1所述的方法，其中，形成多个存储器单元的步骤包括以下步骤交替地层叠层间电介质层和第二导电层，以在所述衬底的所述单元区之上形成所述存储器单元的栅电极；通过将交替层叠的所述层间电介质层和所述第二导电层图案化来形成沟槽；在所述沟槽的内壁上形成存储器栅绝缘层；以及在所述沟槽中形成沟道层。
8.如权利要求1所述的方法，还包括以下步骤在形成所述第一导电层之前，在所述存储器单元之上并在所述第一导电层之下形成第一层间电介质层；以及在形成所述第一导电层之后，在所述单元区的所述第一导电层之上形成第二层间电介质层。
9.如权利要求8所述的方法，还包括以下步骤在形成所述第二层间电介质层之后，通过将形成在所述存储器单元之上的所述第一层间电介质层、所述第一导电层和所述第二层间电介质层图案化并且在同一步骤中将所述外围电路区的所述第一导电层图案化，来形成被配置为暴露所述存储器单元的沟道的沟槽。
10.如权利要求9所述的方法，还包括以下步骤在所述沟槽的内壁上形成栅绝缘层；以及在所述沟槽中形成沟道层。
11.如权利要求1所述的方法，其中，所述第一导电层包括掺杂的多晶硅。
12.如权利要求1所述的方法，还包括以下步骤在形成所述第一导电层之后，经由离子注入工艺对包括未掺杂的多晶硅的所述第一导电层进行掺杂。
13.—种包括具有单元区和外围电路区的衬底的非易失性存储器件，包括多个存储器单元，所述多个存储器单元层叠在所述衬底的所述单元区之上；选择晶体管的栅电极，所述选择晶体管的栅电极形成在所述存储器单元之上；以及导电层图案，所述导电层图案形成在所述衬底的所述外围电路区之上，其中，所述选择晶体管的栅电极和所述导电层图案具有相同的材料，并且所述导电层图案能够起到作为一个或更多个外围电路器件中的至少一个外围电路器件的电阻体的作用。
14.如权利要求13所述的存储器件，还包括一个或更多个外围电路器件，所述一个或更多个外围电路器件形成在所述导电层图案之下并在所述衬底的所述外围电路区之上。
15.如权利要求13所述的存储器件，还包括所述外围电路器件，所述外围电路器件形成在形成于所述外围电路区之上的所述导电层图案之上。
16.如权利要求14所述的存储器件，其中，用于将所述导电层图案与一个或更多个外围电路器件电连接的接触形成在所述导电层图案与所述外围电路器件之间。
17.如权利要求15所述的存储器件，其中，用于将所述导电层图案与一个或更多个外围电路器件电连接的接触形成在所述导电层图案与所述外围电路器件之间。
全文摘要
本发明公开了一种制造非易失性存储器件的方法，所述方法包括以下步骤提供衬底，所述衬底包括要形成多个存储器单元的单元区以及要形成多个外围电路器件的外围电路区；形成垂直于单元区的衬底而层叠的存储器单元；以及在存储器单元之上形成用于形成选择晶体管的栅电极的第一导电层，并在外围电路区中形成所述第一导电层，其中，外围电路区中的所述第一导电层起到作为外围电路器件中的至少一个外围电路器件的电阻体的作用。
文档编号H01L27/115GK102569205SQ201110265429
公开日2012年7月11日 申请日期2011年9月8日 优先权日2010年12月30日
发明者安正烈 申请人:海力士半导体有限公司