专利名称：功率金属氧化物半导体器件形成方法
技术领域：
本发明涉及半导体领域，特别涉及功率金属氧化物半导体器件形成方法。
背景技术：
由于功率金属氧化物半导体场效应晶体管(功率M0SFET)具有功率低、开关速度快等特点，功率金属氧化物半导体器件被广泛应用于电源的开关器件中。请参考图1，功率金属氧化物半导体器件的结构包括半导体衬底100 ；位于所述半导体衬底100表面的漏区101、位于所述漏区101表面的体区103和位于所述体区103表面的源区105 ；贯穿所述源区105和体区103并部分位于漏区101的沟槽；覆盖所述沟槽表面的栅绝缘层109 ；位于沟槽内且位于所述栅绝缘层 109表面的栅电极层111 ；贯穿所述源区105，且与体区电连接的导电插塞107。在公开号为 CN101777514的中国专利申请中详细介绍了一种功率金属氧化物半导体器件形成方法的形成方法和工作原理。但在实际中发现，现有方法所形成的功率金属氧化物半导体器件在工作时，容易在导电插塞107的拐角110处发生击穿
发明内容
。本发明解决的问题是提供一种功率金属氧化物半导体器件形成方法，以解决利用现有的功率金属氧化物半导体器件形成方法所形成的功率金属氧化物半导体器件的导电插塞容易发生击穿的问题。为解决上述问题，本发明提供一种功率金属氧化物半导体器件形成方法，包括提供半导体衬底，所述半导体衬底表面依次形成有漏区、体区、源区，以及贯穿所述源区和体区，并且部分位于漏区的栅极；形成暴露所述体区的通孔；沿所述通孔对所述体区进行倾斜掺杂，所述倾斜掺杂的类型与体区的掺杂类型相同。可选地，所述倾斜掺杂的掺杂方向与半导体衬底的法线方向的夹角为5-10度。可选地，所述倾斜掺杂的掺杂离子是砷离子，掺杂能量是55_6^eV，掺杂剂量是 1. OX 1014-5. OX 1014/cm2。可选地，在所述倾斜掺杂之前或之后，沿所述通孔的底部对所述体区进行垂直掺杂，所述垂直掺杂的掺杂类型与体区的掺杂类型相同。可选地，所述垂直掺杂的掺杂离子是砷离子，掺杂能量是55_6^eV，掺杂剂量是 1. 0Χ1015-5· 0X1015cm2。可选地，还包括在所述倾斜掺杂之后，进行退火处理，使所掺入的杂质离子进行扩散。可选地，所述退火处理的退火温度是950-1050度，退火时长是10_20秒。可选地，还包括在所述退火处理后，在通孔表面形成粘附层；在所述粘附层表面形成填充满所述通孔的导电层，所述导电层与粘附层构成导电插塞，所述导电插塞与体区电连接。
可选地，所述粘附层包括形成在通孔表面的氮化钛、以及形成在氮化钛层表面的钛层；或包括形成在通孔表面的氮化钽层、以及形成在氮化钽层表面的钽层。与现有技术相比，本发明的实施例具有以下优点在形成通孔后，沿所述通孔进行倾斜掺杂，且所述倾斜掺杂的类型与体区的掺杂类型相同，所以会使体区的掺杂离子在通孔拐角处的掺杂浓度提高，体区的掺杂离子在通孔拐角处的掺杂浓度提高会使体区与源区形成的pn结的结深位置向源区的方向移动，所以可以使pn结远离后续填充所述沟槽形成的导电插塞的拐角，并且所述pn结产生的电场的场强最大的位置也会偏离导电插塞的拐角，从而避免了导电插塞被击穿。进一步，在倾斜掺杂后，对半导体衬底进行退火处理，所述退火处理有利于掺杂离子扩散，从而进一步使pn结的结深位置远离后续形成的导电插塞的拐角。
图1是功率金属氧化物半导体器件的结构示意图；图2是利用现有方法形成的功率金属氧化物半导体器件的源区与体区所形成的 pn结的结深位置与导电插塞的位置关系示意图；图3是利用现有方法形成的功率金属氧化物半导体器件的源区与体区所形成的 pn结产生的电场的分布示意图；图4本发明的实施例所提供的功率金属氧化物半导体器件形成方法的流程示意图；图5至图11是本发明的实施例所提供的功率金属氧化物半导体器件形成过程的剖面结构示意图；图1 和图12b是利用本发明的实施例所提供的方法形成的功率金属氧化物半导体器件的源区与体区所形成的Pn结的结深位置与导电插塞的位置关系示意图；图13是利用本发明的实施例所提供的方法形成的功率金属氧化物半导体器件的源区与体区所形成的pn结产生的电场的分布示意图。
具体实施例方式由背景技术可知，现有方法形成的功率金属氧化物半导体器件容易在导电插塞的拐角处产生击穿。发明人针对上述问题进行研究，参考图1和图2，图2是利用现有方法形成的功率金属氧化物半导体器件的源区与体区所形成的Pn结的结深位置10 (结深位置指的是Pn结的空间电荷区内η型离子浓度与ρ型离子浓度相同的界面)与导电插塞107的位置关系示意图，图2中纵坐标指的是沿半导体衬底100法线方向的位置，从图2可以看出，所述pn结的结深位置10与导电层107的拐角(纵坐标约为4. 5)非常接近；图3是所述pn结产生的电场沿半导体衬底100法线方向的分布示意图，图3的横轴指的是沿半导体衬底100法线方向的位置，如图3所示，所形成的电场在靠近拐角110的位置最大，所以容易在导电插塞的拐角处产生击穿。由此，发明人得出pn结的结深位置10靠近导电插塞的拐角，以及pn结所产生的电场在靠近导电插塞的位置场强最大导致导电插塞容易被击穿。发明人尝试通过改变导电插塞的深度来避免导电插塞被击穿，但是这种方法需要改变后续的整个工艺流程，实现起来较为复杂。发明人针对上述问题经过进一步研究，在本发明的实施例中提供一种功率金属氧化物半导体器件形成方法，本发明的实施例所提供的功率金属氧化物半导体器件形成方法可以避免导电插塞被击穿，并且工艺易于实现。为了进一步阐明本发明的精神与实质，在下文中结合附图和实施例，对本发明进行详细说明。图4是本发明的实施例所提供的功率金属氧化物半导体器件形成方法的流程示意图，包括步骤S101，提供半导体衬底，在所述半导体衬底表面形成外延层，所述外延层与半导体衬底均具有第一掺杂类型；步骤S102，刻蚀所述外延层，形成位于所述外延层内的沟槽，在所述沟槽的表面形成栅介质层，在所述栅介质层表面形成填充满所述沟槽的栅电极层；步骤S103，形成栅电极层后，对所述外延层进行第二掺杂类型的掺杂，使所述外延层分为具有第一掺杂类型的第一子外延层和具有第二掺杂类型的第二子外延层，所述栅电极层贯穿所述第二子外延层，部分位于第一子外延层，所述第二掺杂类型与第一掺杂类型的掺杂类型相反；步骤S104，对所述第二子外延层进行掺杂，使所述第二子外延层远离第一子外延层的部分厚度反型为第一掺杂类型，形成具有第一掺杂类型的第三子外延层，所述第一子外延层、第二子外延层、第三子外延层分别构成晶体管的漏区、体区、源区；步骤S105，刻蚀所述源区，形成暴露所述体区的通孔；步骤S106，沿所述通孔对体区进行垂直掺杂，所述垂直掺杂具有第二掺杂类型；步骤S107，沿所述通孔对体区进行倾斜掺杂，所述倾斜掺杂具有第二掺杂类型；步骤S108，掺杂后，在所述通孔表面形成粘附层，并在所述粘附层表面形成填充满所述通孔的导电层，所述粘附层和导电层构成导电插塞。图5至图11是本发明的实施例所提供的功率金属氧化物半导体器件形成过程的剖面结构示意图。参考图5，提供半导体衬底200，在所述半导体衬底表面形成外延层210，所述外延层210与半导体衬底200均具有第一掺杂类型。本实施例中，示意性地以形成P型功率金属氧化物半导体器件为例对本发明所提供的功率金属氧化物半导体器件形成方法进行说明，所以本实施例中，所述第一掺杂类型为P型，所述半导体衬底200是重掺杂的ρ型半导体衬底，所述外延层210也是ρ型的外延层，所述P型外延层210的掺杂浓度小于半导体衬底200的掺杂浓度。因为在半导体衬底表面形成外延层的工艺已为本领域技术人员所熟知，在此不再详述。本领域的技术人员应当明白，本发明所提供的功率金属氧化物半导体器件形成方法完全可以应用于形成N型功率金属氧化物半导体器件，在形成N型功率金属氧化物半导体器件时，所述第一掺杂类型为η型，所述第二掺杂类型为ρ型。参考图6，刻蚀所述外延层210，形成位于所述外延层210内的沟槽，在所述沟槽的表面形成栅介质层220，在所述栅介质层220表面形成填充满所述沟槽的栅电极层230。本实施例中，在所述外延层210表面形成含有第一开口的第一光刻胶层(未示出)，然后沿所述第一开口刻蚀所述外延层210，形成所述沟槽，所述沟槽的深度可以根据刻蚀时间进行控制。所述沟槽的深度与所述外延层210的厚度相关，所述外延层210的厚度可以根据工艺需要进行调节。形成所述沟槽后，采用炉管工艺在所述沟槽表面形成栅介质层220，所述栅介质层 220的材料是二氧化硅，所述栅介质层220的厚度根据工艺需要进行调节。形成所述栅介质层220后，形成填充满所述沟槽的栅电极层230，所述栅电极层的材料是多晶硅。参考图7，形成栅电极层230后，对所述外延层进行掺杂，使所述外延层远离半导体衬底200的部分厚度反型为第二掺杂类型，所述外延层分为具有第一掺杂类型的第一子外延层210a和具有第二掺杂类型的第二子外延层210b，所述栅电极层230贯穿所述第二子外延层210b，部分位于第一子外延层210a，所述第二掺杂类型与第一掺杂类型的掺杂类型相反。本实施例中，采用离子注入的方法对所述外延层进行η型掺杂，通过控制离子注入的能量控制离子注入的深度，进而控制所述第二子外延层210b的厚度，通过控制注入的剂量控制所述第二子外延层210b的掺杂浓度。在本实施例中，所述第一掺杂类型为ρ型， 第二掺杂类型为η型。对于η型功率金属氧化物半导体器件而言，所述第二掺杂类型为ρ型。参考图8，对所述第二子外延层210b进行掺杂，使所述第二子外延层210远离第一子外延层210a的部分厚度反型为第一掺杂类型，形成具有第一掺杂类型的第三子外延层 210c，所述第一子外延层210a、第二子外延层210b、第三子外延层210c分别构成晶体管的漏区210a、体区210b、源区210c。本实施例中，采用离子注入的方法对所述第二子外延层210进行ρ型掺杂，通过控制离子注入的能量控制离子注入的深度，进而控制所述第三外延层210c的厚度，通过控制注入的剂量控制所述第三子外延层210c的掺杂浓度。参考图9，刻蚀所述源区210c，形成暴露所述体区210b的通孔M0。形成所述通孔MO的步骤包括在所述源区210c表面形成含有第二开口的第二光刻胶层250，沿所述第二开口刻蚀所述源区210c，形成暴露所述体区210b的通孔M0，并通过控制刻蚀时间控制所述通孔MO的深度。现有工艺中，所述通孔MO的深度一般等于或略大于源区210c的厚度，后续所形成的填充满所述通孔240的导电插塞的拐角靠近源区 210c与体区210b形成的pn结的结深位置，从而导致所形成的导电插塞容易被所述pn结产生的电场所击穿。如果改变所述通孔240的深度，后续整个工艺过程都需要重新调节，较为复杂。接着，沿所述通孔240对体区210b进行垂直掺杂，所述垂直掺杂具有第二掺杂类型。本实施例中，所述垂直掺杂指的是掺杂的方向垂直于半导体衬底的表面，与半导体衬底的法线的夹角为0度。所述垂直掺杂过程中，所述第二光刻胶层250对源区210c形成保护，使得掺杂离子不被注入到源区210c。所述垂直掺杂的掺杂类型与体区210b的掺杂类型相同，都具有第二掺杂类型。所述垂直掺杂可以提高体区210b位于通孔底部的部分的掺杂浓度，从而降低后续形成的导电插塞与体区210b之间的电阻值，提高器件的性能。本实施例中，所述垂直掺杂的掺杂离子是砷离子。所述垂直掺杂的掺杂能量是 55-6^eV，所述垂直掺杂的剂量是1. OX 1015-5. OX IO15Cm2。在其他实施例中，掺杂的能量和剂量可以根据掺杂离子的原子量进行调节。参考图10，垂直掺杂后，沿所述通孔240对体区210b进行倾斜掺杂，所述倾斜掺杂
具有第二掺杂类型。本实施例中，采用离子注入的方法注入砷离子进行倾斜掺杂，所述倾斜掺杂的掺杂类型为η型，为第二掺杂类型，所掺入的η型离子一部分直接被注入到通孔MO的拐角处，另外一部沿着注入的方向扩散，扩散过程中还会与外延层中的原子相碰撞，发明人经过实验研究后发现，在注入的角度为5-10度，优选地为5-7度时，注入的η型离子(砷离子) 可以最大程度地聚集在通孔240的拐角附近。所述掺入的η型离子聚集在通孔240的拐角附近，会使所述拐角附近的掺杂浓度增加，从而使源区210c与体区210b形成的pn结的结深位置向源区210c的方向移动，远离所述拐角，并且可以使所述pn结产生的电场的场强最大的位置偏离所述拐角的位置，从而避免所述拐角被击穿。本实施例中，所述倾斜掺杂的掺杂角度是5-10度，优选地为5-7度。所述掺杂角度指的是所述倾斜掺杂的离子注入方向与半导体衬底200的法线方向的夹角。所述掺杂角度过小，所掺入的η型离子聚集在所述通孔MO的拐角处的量比较小；所述掺杂角度过大， 受工艺机台影响，实现起来比较难。本实施例中，所述砷离子倾斜掺杂的掺杂能量是55_6^eV，所述倾斜掺杂的剂量是1.0X1014-5.0X1014cm2。所述掺杂能量过小，注入的深度可能不够，导致注入的η型砷离子不能聚集在通孔MO的拐角处；所述掺杂能量过大，掺杂离子获得的能量过大，注入的深度比较深，导致注入的砷离子也不能聚集在通孔240的拐角处。所述掺杂剂量过小，所掺入的砷离子聚集在所述通孔MO的拐角处的量比较小；所述掺杂剂量过大，所掺入的砷离子聚集在所述通孔MO的拐角处的量过大，会导致体区阻值过小，而影响到器件的性能，比如影响到阈值电压。所掺入的η型离子聚集在所述通孔MO的拐角处的量比较小，所述拐角处掺杂浓度的增加量就会比较小，从而Pn结的结深位置，以及电场最大场强的位置改变就会比较小，可能无法有效避免后续形成的导电插塞被击穿。所述掺杂处理后，去除所述第二光刻胶层。优选地，在所述倾斜掺杂处理之后，还包括进行退火处理，所述退火处理可以促进所掺入的掺杂离子的扩散，所述退火处理的温度是950-1050度时长是10-20秒。需要说明的是，在本实施例中，示意性地以先进行垂直掺杂，再进行倾斜掺杂为例进行阐述，在本发明的其他实施例中，也可以先进行倾斜掺杂，再进行垂直掺杂。参考图11，倾斜掺杂后，在所述通孔表面形成粘附层260b，并在所述粘附层^Ob 表面形成填充满所述通孔的导电层260a，所述粘附层^Ob和导电层^Oa构成导电插塞 260。所述粘合层^Ob包括形成在所述通孔表面的氮化钛层和形成在所述氮化钛层表面的钛层；或者包括形成在所述通孔表面的氮化钽层和形成在所述氮化钽层表面的钽层。 所述粘附层260b可以增加导电层^Oa与外延层的粘附力。图1 是经过掺杂角度为7度，掺杂能量为60keV，掺杂剂量是1. OX IO14Cm2的砷离子倾斜掺杂后，源区与体区形成的Pn结的结深位置20与导电插塞250的位置关系示意图；图12b是经过掺杂角度为5度，掺杂能量为60keV，掺杂剂量是1. OX IO14Cm2的砷离子倾斜掺杂后，源区与体区形成的Pn结的结深位置30与导电插塞250的位置关系示意图，图1 和12b中，纵坐标指的是沿半导体衬底法线方向的位置。由图1 和12b可以看出，经过所述的倾斜掺杂后，所述pn结的的结深位置偏离了所述导电插塞250的拐角的位置。图13是中线a指的是经过掺杂角度为7度，掺杂能量为60keV，掺杂剂量是 LOXlO14Cm2的砷离子倾斜掺杂后，源区与体区形成的pn结产生的电场在半导体衬底法线方向的分布示意图；线b指的是经过掺杂角度为5度，掺杂能量为60keV，掺杂剂量是 1. OX IO14Cm2的倾斜掺杂后，源区与体区形成的pn结产生的电场在半导体衬底法线方向的分布示意图。从图13可以看出，对于线a和线b，场强最大的点的横坐标约是4. 1，而参考图12a和12b可知，导电插塞的拐角在图13中对应的横坐标约是4. 5，所以综合图12a、图 12b、图13可以得出，经过所述倾斜掺杂，源区与体区形成的pn结产生的电场的最大场强的位置也偏离了导电插塞的拐角，并且电场的最大场强变弱。所以依据本发明的实施例所提供的功率金属氧化物半导体器件形成方法所形成的功率金属氧化物半导体器件可以避免导电插塞被击穿。综上，本发明的实施例具有以下优点在形成通孔后，沿所述通孔进行倾斜掺杂， 且所述倾斜掺杂的类型与体区的掺杂类型相同，所以会使体区的掺杂离子在通孔拐角处的掺杂浓度提高，体区的掺杂离子在通孔拐角处的掺杂浓度提高会使体区与源区形成的pn 结的结深位置向源区的方向移动，所以可以使pn结远离后续填充所述沟槽形成的导电插塞的拐角，并且所述pn结产生的电场的场强最大的位置也会偏离导电插塞的拐角，从而避免了导电插塞被击穿。进一步，在倾斜掺杂后，对半导体衬底进行退火处理，所述退火处理有利于掺杂离子扩散，从而进一步使pn结的结深位置远离后续形成的导电插塞的拐角。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种功率金属氧化物半导体器件形成方法，包括提供半导体衬底，所述半导体衬底表面依次形成有漏区、体区、源区，以及贯穿所述源区和体区，并且部分位于漏区的栅极； 形成暴露所述体区的通孔；其特征在于，还包括沿所述通孔对所述体区进行倾斜掺杂，所述倾斜掺杂的类型与体区的掺杂类型相同。
2.依据权利要求1所述的功率金属氧化物半导体器件形成方法，其特征在于，所述倾斜掺杂的掺杂方向与半导体衬底的法线方向的夹角为5-10度。
3.依据权利要求1所述的功率金属氧化物半导体器件形成方法，其特征在于，所述倾斜掺杂的掺杂离子是砷离子，掺杂能量是55-6^eV，掺杂的剂量是1. OX 1014-5. OX 1014/cm2。
4.依据权利要求1所述的功率金属氧化物半导体器件形成方法，其特征在于，还包括 在所述倾斜掺杂之前或之后，沿所述通孔的底部对所述体区进行垂直掺杂，所述垂直掺杂的掺杂类型与体区的掺杂类型相同。
5.依据权利要求4所述的功率金属氧化物半导体器件形成方法，其特征在于，所述垂直掺杂的掺杂离子是砷离子，掺杂能量是55-6^eV，掺杂剂量是1. OX 1015-5. OX 1015/cm2。
6.依据权利要求1所述的功率金属氧化物半导体器件形成方法，其特征在于，还包括 在所述倾斜掺杂之后，进行退火处理，使所掺入的杂质离子进行扩散。
7.依据权利要求6所述的功率金属氧化物半导体器件形成方法，其特征在于，所述退火处理的退火温度是950-1050度，退火时长是10-20秒。
8.依据权利要求6所述的功率金属氧化物半导体器件形成方法，其特征在于，还包括 在所述退火处理后，在通孔表面形成粘附层；在所述粘附层表面形成填充满所述通孔的导电层，所述导电层与粘附层构成导电插塞，所述导电插塞与体区电连接。
9.依据权利要求8所述的功率金属氧化物半导体器件形成方法，其特征在于，所述粘附层包括形成在通孔表面的氮化钛、以及形成在氮化钛层表面的钛层；或包括形成在通孔表面的氮化钽层、以及形成在氮化钽层表面的钽层。
全文摘要
一种功率金属氧化物半导体器件形成方法，包括提供半导体衬底，所述半导体衬底表面依次形成有漏区、体区、源区，以及贯穿所述源区和体区，并且部分位于漏区的栅极；形成暴露所述体区的通孔；沿所述通孔对所述体区进行倾斜掺杂，所述倾斜掺杂的类型与体区的掺杂类型相同。通过本发明可以避免导电插塞被击穿。
文档编号H01L21/336GK102354667SQ201110300729
公开日2012年2月15日 申请日期2011年9月28日 优先权日2011年9月28日
发明者苟鸿雁, 陈韬 申请人:上海宏力半导体制造有限公司