专利名称：半导体的接触孔结构及其制作方法
技术领域：
本发明涉及半导体技术领域，特别涉及一种半导体接触孔结构及其制作方法。
背景技术：
随着半导体技术的发展，超大规模集成电路芯片的集成度已经高达几亿乃至几十亿个器件的规模，大规模集成电路的布线更为复杂，两层以上的多层金属互连技术广泛使用。因此，用来连接器件的接触孔或者层间连接的通孔是多层互连中非常关键的一种结构。 它们的好坏直接影响器件的特性以及产品的成品率。
制作接触孔或通孔的关键步骤在于孔的刻蚀，就是在两层互连金属线或者电性掺杂区域与上层金属之间的层间膜内刻蚀出一系列通孔的过程。在通孔里面填入用于两层金属线间的互连金属，通过这些金属线才把成千上万的晶体管连成具有一定功能的器件回路。这个过程中，上下两层金属线通过通孔的对准非常关键，它直接影响到上下两层电连接的质量。当通孔与下层金属线或有源区未完全对准或出现错位的情形下(常常出现在光刻和刻蚀工艺)，严重时会导致通孔之间断路或其他副作用，导致产品成品率降低。当通孔尺寸较大时或电学规则不严的情况下，这种问题还不太严重；但通孔尺寸较小时，比如O. 18 微米或以下的工艺技术，通孔电阻的电学规则较严，通孔之间的距离很短，如果通孔和下层的金属线出现位错，TiN在通孔侧墙底部的覆盖性很差，从而导致通孔电阻偏高或SiO2被刻蚀引起短路等现象。
因而，确有必要改善现有的接触孔制造工艺以避免集成度提高而产生的短路现象
发明内容
本发明的目的是提供一种接触孔的制作方法，减少半导体器件层间连接的接触不良或者短路的情况，从而提闻器件的可罪性，提闻广品的广能和广品良率。
本发明的另一目的是提供一种半导体接触孔，其可以减少或避免半导体器件层间连接的接触不良或者短路的情况，从而提高器件的可靠性。
为了达到上述目的，本发明提供了一种接触孔的制作方法，包括提供一半导体基底，其内设置有导电区域；在半导体基底上依次形成第一、第二介质层，在第二介质层上形成掩膜，所述掩膜在对应所述导电区域处形成有缺口 ；利用所述掩膜刻蚀所述第二介质层、 第一介质层，以在第一、二介质层内形成与所述导电区域相连的通孔，其中，所述第一介质层内通孔的宽度小于所述第二介质层内通孔的宽度。
可选的，刻蚀所述第二介质层、第一介质层后，另包括
去除所述掩膜；
在所述通孔内填充导电材料。
可选的，所述导电材料为钨或铜。
可选的，在所述通孔内填充导电材料之前，所述方法另包括在所述通孔底部和侧墙沉积阻挡层的步骤，所述阻挡层的材料为TaN或CuMn。可选的，在所述刻蚀中，第一介质层和第二介质层的刻蚀比在3到5。可选的，第一介质层/第二介质层的材料组合是等离子增强氧化硅/富硅氧化硅、 氮化硅/掺氮碳化硅、低介电常数氧化硅/等离子增强氧化硅组合中的一种。可选的，第一介质层内的通孔的截面形状为上宽下窄的梯形。可选的，所述掩膜为无定形碳和掺氮氧化硅组合，或低温氧化硅和有机材料组合， 或Si-ARC和有机材料组合。可选的，利用沉积工艺形成所述第一、二介质层。为了达到上述目的，本发明还提供一种半导体的接触孔结构，包括半导体基底，其内设置有导电区域；依次形成在所述半导体基底上的第一、二介质层； 形成在所述第一、二介质层内并与所述导电区域相连的通孔，其中，所述第一介质 层内通孔的宽度小于所述第二介质层内通孔的宽度。可选的，另包括填充在所述通孔内的导电材料。可选的，所述导电材料为钨或铜。可选的，在所述导电材料与所述通孔底部、侧墙之间形成有阻挡层，所述阻挡层的 材料为TaN或CuMn。可选的，第一介质层和第二介质层的刻蚀比范围为3到5。可选的，所述第一介质层/第二介质层的材料组合是等离子增强氧化硅/富硅氧 化物、氮化硅/掺氮碳化硅、低介电常数氧化硅/等离子增强氧化硅中的一种。可选的，所述第一介质层内的通孔的截面形状为上宽下窄的梯形。与现有技术相比，上述技术方案的优点是由于通孔下方的宽度较小，使得其与导电区域的接触面积变小，从而减小了与极 区错开的几率。另外，通过在导电区域上方设置两层刻蚀率不同的介质层，其中上面一层的刻蚀 率要低于下面一层，由于下面一层材料产生的聚合物更多，堆积下来会形成斜面，于是在下 面一层材料中产生倒梯形结构，实现接触孔宽度的减小。
图I是通孔底部与需要连接的导电区域位置错位的示意图；图2是通孔底部与导电区域位置错开的示意图；图3是本发明接触孔结构形成方法的流程图；图4是具有导电区域的半导体基底的不意图；图5是沉积有两层刻蚀率不同的介电层的基底的示意图；图6是涂有光刻胶的示意图；图7是光刻胶层作为掩膜定位出通孔所需要刻蚀孔开口的示意图；图8是刻蚀完后形成处于下面一层介质层所在部分的截面形状为倒梯形的示意 图；图9是去除掉光刻胶后的示意图10是形成本发明的接触孔底部与导电区域连接处的示意图11是本发明填充好阻挡层和金属的接触孔的示意图。
具体实施方式
发明人发现，现有的刻蚀接触孔的技术，刻蚀出的孔壁形状是竖直的或近似竖直的，这样，当通孔的表面掩膜板图形和下层导电区域没有完全对准时，容易引起刻蚀出的通孔底部20与需要连接的导电区域21位置错位的现象，如附1、图2所示。由于器件特征尺寸越来越小，接触孔和极区的尺寸也越来越小，这样错开的情况也会越来越多的出现。 不仅如此，随着器件尺寸的减小，两相邻导电区域的间隔也变得更小；错位的通孔底部20 可能电性连接到相邻的导电区域，导致短路。
认识到问题产生的原因后，经过深入思考和大量尝试，发明人提出一种接触孔的新的制造方法，如图3所示，所述方法包括
步骤S1:提供半导体基底，其内设置有导电区域；
步骤S2 :在所述半导体基底上依次形成第一、二介质层；
步骤S3 :形成掩膜，所述掩膜在所述导电区域处形成有缺口 ；
步骤S4 :利用所述掩膜刻蚀所述第二介质层、第一介质层，以在所述第一、二介质层内形成与所述导电区域相连的通孔，其中，所述第一介质层内通孔的宽度小于所述第二介质层内通孔的宽度；
步骤S5 :在娃片上沉积金属层，以填满通孔,形成插塞。
在上述方案中，由于通孔下方的宽度较小，使得其与导电区域的接触面积变小，减小了与极区错位的几率、减少半导体器件层间连接的接触不良或者短路的情况，从而提高器件的可靠性。
下面结合附图对本发明的具体实施方式
做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度，宽度及深度的三维空间尺寸。
执行步骤S1:提供半导体基底300，其内设置有导电区域1，如图4所示。半导体基底300可以是硅基底、硅锗(SiGe)半导体基底、硅覆绝缘(silicon-on-1nsulator，SOI) 基底等，也可以是一层间介电层(inter-layer dielectric, ILD),例如,掺杂娃玻璃(doped silicate glass)、二氧化娃或者低介电常数(low_dielecric constant)材料等等。导电区域I可以是一电性掺杂区域，例如，金属氧化物半导体(metal-oxide-semiconductor,MOS) 晶体管元件的源/漏极掺杂区域。此外，导电区域I也可以是金属内连线(lower metal interconnection),例如，以镶嵌(damascene)工艺包覆形成在底层300内的铜导线。若导电区域I是以镶嵌工艺形成在介电层中的铜金属，则通常会在介电层与铜金属之 间还会有一阻挡用来避免铜的扩散，但此阻挡层并未绘在图中。在后续中，导电区域I需要电连接其它层或其它器件。
执行步骤S2 :在底层300和导电区域I的表面上，依次沉积第一介电层301、第二介电层302。如图5所示。为后续刻蚀的需要，第一介电层301的刻蚀率要低于第二介电层 302。
选择第一介电层301和第二介电层302材料配比的依据是，两种材料的性质类似， 但是在同种刻蚀条件下具有刻蚀选择比。刻蚀选择比太大，会导致下面的材料刻不动；而选择比太小，则形成的接触孔结构为上大下小的倒梯形结构不明显，缩小底部接触孔面积的效果也就不显著。根据多次实践发现，刻蚀第一介电层301、第二介电层302时，介电层材料中Si含量越高，刻蚀率越慢。为了达到两者之间的合适的刻蚀选择比，就需要第一介电层 301的娃含量相对于第二介电层302来说较高。
发明人发现，第一介电层301和第二介电层302材料的刻蚀比在3到5时可以获得较佳的效果。为达到这一刻蚀比，第一介电层301和第二介电层302的组合可以是等离子增强氧化硅/富硅氧化物(PEOX/Sirich oxide)、氮化硅/掺氮碳化硅(SiN/NDC)、低介电常数氧化硅/等离子增强氧化硅(BD/PE0X)中的一种。第一介电层301和第二介电层302形成方式可以是化学气相沉积(chemical vapor deposition,CVD)法或者旋转涂布(spit-on coating)法等等。
执行步骤S3:在第二介电层302上形成一层光刻胶层303，形成的方式可以是旋转涂布(spit-on coating)法等等,如图6所示。接着利用曝光、显影等步骤,在光刻胶层303 中形成接触孔开口 2，开口 2对准底层300上的导电区域I。如图7所示。
在实施过程中，在介电层302和光刻胶层303之间，还可以形成抗反射层，用以在后续曝光工艺中防止通过光刻胶的光线在晶圆界面发生反射，避免反射的光线与入射光发生干涉，使光刻胶能均匀曝光。
另外，还可以利用其它材料层作为掩膜，比如无定形碳和掺氮氧化硅组合，或低温氧化硅和有机材料组合，或S1-ARC和有机材料组合。
执行步骤S4 :如图8所示，以光刻胶图形303为掩膜，刻蚀第一、二介电层301、 302，直至暴露出导电区域I的表面，以形成通孔A (也可称为接触孔)，形成的通孔(或接触孔)处于第一介电层301所在部分的截面形状为倒梯形。
所述刻蚀工艺可以是任何常规的干刻技术，比如等离子体刻蚀技术。所采用的刻蚀气体可采用含F的气体，如CF4、C3F8, C4F8, CHF3> NF3和SiF4。同时也需要一些缓冲气体， 如Ar和He，以及02、N2，用于稀释刻蚀气体的浓度，从而增强刻蚀的均匀性和使得刻蚀的过程便于控制。其中，一定要含有氟碳化合物气体，如CF4。因为CFx基团能产生聚合物来堆积到侧壁表面，一般情况下是起到钝化侧壁表面的作用，在本发明中，就是利用这一点来产生聚合物堆积，并逐渐减缓未刻蚀材料的刻蚀速率，从而逐步缩小孔径，实现倒梯形结构的通孔结构。而据已知技术，刻蚀气体所含的CFx基团中，碳原子数与氟原子数的比值越高，就越能在所刻蚀材料的侧壁形成越多 的聚合物，使得刻蚀速率越低，从而导致越高的氧化物/ 硅的刻蚀选择比。
本实施例中采用等离子体刻蚀技术，采用的刻蚀气体为C4F8和02、N2以及Ar的混合气体，C4F8的流量为50sccm(标况毫升每分)，O2的流量为30sccm, N2为50sccm, Ar为 lOOOsccm。等离子腔的压强为8mTorr。
刻蚀到通孔底部的导电区域I停止。实际上，在沉积第一介质层301之前，可以在所述半导体基底300与导电区域I上沉积一层刻蚀终止层，如SiN，以避免刻蚀过程过分损伤导电区域I。
如图9所示，去除光刻胶层303。去除光刻胶层工艺可以为任何光刻胶去除工艺， 包括光刻胶去除溶液去除或者等离子轰击去除等等。
执行步骤S5 :在硅片上沉积金属层，以填满通孔形成插塞。在具体实施实例中，当导电区域是底层掺杂导电区时，连接底层掺杂导电区和上层金属的接触孔的填充材料可以用钨、铜中的任意一种；当导电区域是金属连接层时，连接它与上层金属层的通孔的填充材料可以用铜。
在通孔内填充金属形成插塞前，若填充金属为鹤，可以在整个娃片表面沉积一薄层Ti，于是在通孔的底部和侧壁形成一薄层Ti。Ti在这里充当将钨限制在通孔内的粘合剂。
接下来，在Ti的表面沉积一薄层，充当阻挡层。这层薄层的材质可以是TaN或 CuMn0
然后对整个硅片进行平坦化处理，可采用标准的化学机械平坦化(CMP)工艺。
至此，本发明的接触孔完全形成，如图10所示为在通孔底部20与需要连接的导电区域21连接处两相互接触面的接触情况，可以看到，这样形成的接触孔能更好的对准导电区域，不容易错开，也不容易连接至邻近的导电区域而形成短路。
上述方法形成的半导体接触孔结构如图11所示，其包括
半导体基底300，其内设置有导电区域I ;
依次形成在所述半导体基底上的第一介质层301、第二介质层302 ；
形成在所述第一介质层301、第二介质层302内并与所述导电区域相连的通孔，其中，所述第一介质层301内通孔的宽度小于所述第二介质层302内通孔的宽度；
填充在所述通孔内的导电材料20。
在本实施例中，所述导电材料20为钨或铜。在所述导电材料20与所述通孔底部、 侧墙之间形成有阻挡层10，所述阻挡层10的材料为TaN或CuMn。所述第一介质层301/第二介质层302的材料组合是等离子增强氧化硅/富硅氧化物、氮化硅/掺氮碳化硅、低介电常数氧化硅/等离子增强氧化硅中的一种。所述第一介质层301内的通孔的截面形状为上宽下窄的梯形。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因`此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1.一种制作半导体接触孔结构的方法，其特征在于，包括提供半导体基底，其内设置有导电区域；在所述半导体基底上依次形成第一、二介质层；形成掩膜，所述掩膜在对应所述导电区域处形成有缺口 ；利用所述掩膜刻蚀所述第二介质层、第一介质层，以在所述第一、二介质层内形成与所述导电区域相连的通孔，其中，所述第一介质层内通孔的宽度小于所述第二介质层内通孔的宽度。
2.如权利要求1所述的方法，其特征在于，刻蚀所述第二介质层、第一介质层后，另包括去除所述掩膜；在所述通孔内填充导电材料。
3.如权利要求2所述的方法，其特征在于，所述导电材料为钨或铜。
4.如权利要求3所述的方法，其特征在于，在所述通孔内填充导电材料之前，所述方法另包括在所述通孔底部和侧墙沉积阻挡层的步骤，所述阻挡层的材料为TaN或CuMn。
5.如权利要求1所述的方法，其特征在于，在所述刻蚀中，第一介质层和第二介质层的刻蚀比范围为3到5。
6.如权利要求1所述的方法，其特征在于，所述第一介质层/第二介质层的材料组合是等离子增强氧化硅/富硅氧化物、氮化硅/掺氮碳化硅、低介电常数氧化硅/等离子增强氧化硅中的一种。
7.如权利要求1所述的方法，其特征在于，所述第一介质层内的通孔的截面形状为上宽下窄的梯形。
8.如权利要求1所述的方法，其特征在于，所述掩膜为无定形碳和掺氮氧化硅组合，或低温氧化硅和有机材料组合，或S1-ARC和有机材料组合，或光刻胶图案。
9.如权利要求1所述的方法，其特征在于，利用沉积工艺形成所述第一、二介质层。
10.一种半导体接触孔结构，其特征在于，包括半导体基底，其内设置有导电区域；依次形成在所述半导体基底上的第一、二介质层；形成在所述第一、二介质层内并与所述导电区域相连的通孔，其中，所述第一介质层内通孔的宽度小于所述第二介质层内通孔的宽度。
11.如权利要求10所述的接触孔结构，其特征在于，另包括填充在所述通孔内的导电材料。
12.如权利要求11所述的接触孔结构，其特征在于，所述导电材料为钨或铜。
13.如权利要求11或12所述的接触孔结构，其特征在于，在所述导电材料与所述通孔底部、侧墙之间形成有阻挡层，所述阻挡层的材料为TaN或CuMn。
14.如权利要求10所述的接触孔结构，其特征在于，所述第一介质层和第二介质层的刻蚀比范围为3到5。
15.如权利要求10所述的接触孔结构，其特征在于，所述第一介质层/第二介质层的材料组合是等离子增强氧化硅/富硅氧化物、氮化硅/掺氮碳化硅、低介电常数氧化硅/等离子增强氧化硅中的一种。
16.如权利要求10所述的接触孔结构，其特征在于，所述第一介质层内的通孔的截面形状为上宽下窄的梯形。
全文摘要
本发明公开了一种半导体接触孔结构及其形成方法，所述形成方法包括提供一半导体基底，其内具有至少一导电区域；在基底上沉积两层不同刻蚀率的介质材料以形成介质层；在所述介质层上形成光刻胶的接触孔图案，并通过刻蚀在所述介质层中形成接触孔或通孔的形状；去除所述光刻胶。该方法通过沉积两层刻蚀率不同的介质层，其中上面一层的刻蚀率要低于下面一层，由于下面一层材料产生的聚合物更多，堆积下来会形成斜面，于是在下面一层材料中产生倒梯形结构，使得与导电区域接触处的通孔面积变小，从而减小了与导电区域错开的几率。
文档编号H01L23/528GK103050433SQ20111031528
公开日2013年4月17日 申请日期2011年10月17日 优先权日2011年10月17日
发明者周俊卿, 张海洋 申请人:中芯国际集成电路制造(上海)有限公司