专利名称：高k金属栅电极的制作方法及其高k金属栅结构的制作方法
技术领域：
本发明涉及半导体制造工艺领域，尤其涉及高K金属栅电极的制作方法及其高K金属栅结构。
背景技术：
随着集成电路的飞速发展，SiOdt为传统的栅介质将不能满足CMOS器件高集成度的要求，需要一种高k介质材料来替代传统的Si02。但是，在应用中，多晶硅与高k介质材料的结合会出现许多问题，例如，多晶硅耗尽效应、过高的栅电阻等，因此，现在通常采用金属栅替代多晶娃栅电极。目前，通常采用gate last技术形成金属栅电极,gate last技术是在衬底上进行源/漏区离子注入操作以及退火步骤完成之后形成金属栅电极。公开号为CN 1612299A的中国专利申请公开了一种形成金属栅电极的方法，如图1 图7所示。该方法包括:参考图1，在基底I上形成栅介质层2 ;参考图2，在所述栅介质层2上形成图形化的多晶硅层3(牺牲栅，dummy gate);参考图3，形成环绕所述图形化的多晶硅层3的侧墙7 ;参考图4，形成覆盖所述图形化的多晶硅层3及侧墙7的层间介质层4 ;参考图5，平坦化所述层间介质层至暴露出所述图形化的多晶硅层3 ;参考图6，去除所述图形化的多晶硅层3，在所述层间介质层内形成沟槽5;参考图7，形成填充所述沟槽且覆盖所述层间介质层4的金属层6，平坦化所述金属层6直至暴露出层间介质层4。其中，所述去除多晶硅层可以采用干法或湿法刻蚀工艺，所述平坦化可以采用化学机械研磨(CMP)工艺。实践中发现，在去除所述图形化的多晶硅层形成金属栅电极的过程中，如图5以及图7所示步骤的两次平坦化工艺，都会导致层间介质层的损耗，进而影响最终形成的金属栅电极的高度，而对于层间介质层来说，经化学机械研磨后损耗的越多，则最终形成的金属栅电极的高度越低。而金属栅电极的高度降低将导致金属栅方块电阻(Rs)增大。现有技术为解决上述金属栅高度降低的问题，通常是通过增加牺牲栅的高度来实现，例如，可以在图2所示步骤中增加多晶硅层的高度，来弥补后续平坦化工艺所造成的金属栅高度降低的问题。然而，增加牺牲栅的高度，又会导致离子注入时的遮蔽效应(shadoweffect)。也就是说，在前述图3与图4所示步骤之间，还包括通过离子注入形成源/漏区的步骤(未图示)，因此，过高的多晶硅层阻挡了向晶体管的沟道区进行离子注入的能力。有鉴于此，需要一种新的高K金属栅电极的制作方法及其高K金属栅结构。
发明内容
本发明解决的技术问题是提供一种高K金属栅电极的制作方法及其高K金属栅结构，解决现有技术存在的金属栅高度降低而导致的金属栅电阻过大的问题。为解决上述技术问题，本发明实施例首先提供一种高K金属栅电极的制作方法，包括:提供衬底；
在所述衬底上形成第一栅结构，所述第一栅结构两侧具有刻蚀停止层；去除部分刻蚀停止层，从而在第一栅结构两侧形成开口 ；在所述开口内的刻蚀停止层上形成第二金属层。可选的，所述开口的深度为第一栅结构高度的50 % 70 %。可选的，所述第二金属层采用钴-钨-磷化学镀方法形成。可选的，所述第二金属层突出于所述第一栅结构。可选的，所述第二金属层突出的高度为第一栅结构高度的10% 50%。可选的，在所述开口内填充第二金属层的步骤之后，还包括在所述第一层间介质层上形成第二层间介质层，并覆盖所述高k金属栅结构。可选的，所述形成第 二层间介质层包括:低温氧化沉积形成第二层间介质层；平坦化第二层间介质层,至暴露出所述高k金属栅结构。可选的，所述第二金属层采用沉积方法形成。可选的，通过沉积金属铝形成第二金属层。可选的，所述形成第一栅结构包括:在所述衬底上形成牺牲栅结构，包括栅介质层和牺牲栅层；在所述牺牲栅结构两侧形成刻蚀停止层；在所述衬底上形成第一层间介质层覆盖所述牺牲栅结构；移除所述牺牲栅层，形成沟槽；在所述沟槽内形成金属栅电极。可选的，所述栅介质层包括Hf02、HfSi0N、ZrO2^Al2O3或其它任意组合。可选的，所述牺牲栅层包括多晶硅。接下来，本发明另一实施例提供一种利用上述方法制作的高k金属栅结构，包括:衬底；第一栅结构,位于所述衬底上；刻蚀停止层，位于所述第一栅结构两侧，所述刻蚀停止层的高度低于所述第一栅结构；第二金属层，位于所述第一栅结构两侧的刻蚀停止层上。可选的，所述第二金属层的高度不超过所述第一栅结构表面。可选的，所述第二金属层的表面突出于所述第一栅结构表面并延伸至所述第一栅结构表面。可选的，所述第一栅结构包括栅介质层，所述栅介质层包括Hf02、HfSiON, ZrO2,Al2O3或其任意组合。可选的，所述金属栅电极包括位于栅介质层之上的功函数金属层。可选的，若所述高k金属栅结构用于P型MOS晶体管，所述功函数金属层包括P型功函数金属层，所述P型功函数金属层包括TiN/TaN/Ti。可选的，若所述高k金属栅结构用于η型MOS晶体管，所述功函数金属层包括N型功函数金属层，所述N型功函数金属层包括TiAl/TiN/Ti。与现有技术相比，本发明实施例具有以下优点:
1、通过在第一栅结构两侧的开口中填充第二金属层，增大了金属栅电极的尺寸，防止由于平坦化导致金属栅高度降低引起的方块电阻增大。2、通过在第一栅结构两侧的开口中填充第二金属层并突出于第一栅结构，在增大金属栅电极尺寸的同时，又增加了金属栅的高度，解决了由于平坦化工艺导致金属栅电极高度降低的问题，进一步降低了金属栅电极的电阻。3、本发明实施例的上述方法，避免了现有技术中由于采用提高牺牲栅高度的方法所导致的遮蔽效应的问题。
图1 图7是现有技术形成金属栅电极方法的剖面结构示意图；图8是本发明的一实施例高K金属栅电极制作方法的流程示意图；图9是本发明的另一实施例第一栅结构制作方法的流程示意图；图10 图21是本发明的一实施例高K金属栅电极制作方法的中间结构的剖面结构示意图。
具体实施例方式在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。本发明实施例首先提供一种高k金属栅电极的制作方法，如图8所示，图8是本发明的一实施例高K金属栅电极制作方法的流程示意图，该方法至少包括以下步骤:步骤S10，提供衬底；步骤S20，在所述衬底上形成第一栅结构，所述第一栅结构两侧具有刻蚀停止层；步骤S30，去除部分刻蚀停止层，从而在第一栅结构两侧形成开口 ；步骤S40,在所述开口内填充第二金属层。下面结合图8以及图10 图21对本发明高k金属栅电极的制作方法做详细说明。参考步骤SlO及图10，提供衬底101。所述衬底101可以是硅衬底，含硅衬底或绝缘体上硅(SOI)衬底等其他半导体衬底。在上述衬底101的表面定义第I区域和第II区域，且在该衬底101内形成用于电性隔离所述第I区域和第II区域的隔离结构102，例如是浅沟槽隔离(STI)结构，或者是硅局部氧化物(LOCOS)结构。为描述方便，在本发明的实施例中，设上述的第I区域为用于形成NMOS晶体管的区域，上述的第II区域为用于形成PMOS晶体管的区域，当然也可以有所不同。以下将以上述设定为例进行说明。参考步骤S20，在所述衬底101上形成第一栅结构，所述第一栅结构两侧具有刻蚀停止层105。所述第一栅结构包括高k栅介质层和金属栅电极。由于栅介质层和金属栅电极之间的界面是决定有效功函数的重要因素，通常通过在栅介质层上沉积一“辅助”金属层来调节功函数。本实施例中，金属栅电极由位于高k金属栅介质层之上的功函数金属层与第一金属层构成。所述第一金属层为金属铝；所述功函数金属层包括P型功函数金属层和N型功函数金属层。N型功函数金属层(N work functional metal)用于N型MOS晶体管。该N型功函数金属层可通过ALD、PVD, CVD或其它工艺形成，该N型功函数层金属层可选择地包括适合的金属，例如TiAl等。此外，该N型功函数金属层也可以包括多重金属层结构，例如TiAl/TiN/Ti。P型功函数金属层(P work functional metal)用于P型MOS晶体管。该P型功函数金属层可通过ALD、PVD、CVD或其它工艺形成，该P型功函数层金属层可选择地包括适合的金属，例如TiN等。此外，该P型功函数金属层也可以包括多重金属层结构，例如TiN/TaN/Ti。具体形成第一栅结构的方法请参考图9，图9示出了本发明一实施例的形成第一栅结构的流程示意图，包括以下步骤:步骤S201，在所述衬底上形成牺牲栅结构，所述牺牲栅结构包括栅介质层和牺牲栅层；步骤S202，在所述牺牲栅结构两侧形成刻蚀停止层；步骤S203，在衬底上形成第一层间介质层覆盖所述牺牲栅结构；步骤S204，移除所述牺牲栅层，形成沟槽；步骤S205，在所述沟槽内形成金属栅电极。下面结合参考图11至图16对本发明实施例形成第一栅结构的方法做详细说明。参考步骤S201及图11，`在所述衬底上形成牺牲栅结构，所述牺牲栅结构包括高k栅介质层103和牺牲栅层104。具体在所述衬底上形成牺牲栅结构包括:在衬底101上依次形成高k栅介质层和牺牲栅层，高k栅介质层和牺牲栅层覆盖衬底表面的第I区域和第II区域。在牺牲栅层上形成图形化的光刻胶层(未图示)，作为掩膜，通过干法或湿法刻蚀，去除部分高k栅介质层和牺牲栅层，分别在第I区域和第II区域，即NMOS和PMOS区域上，形成如图12所示的高k栅介质层103和牺牲栅层104，构成牺牲栅结构。所述高1^栅介质层可以包括!1 )2、!^510队2102、41203或其它任意组合。所述牺牲栅层例如是多晶硅层(poly)。所述高k栅介质层103的高度大约在10埃 50埃之间。所述牺牲栅层104的高度大约在500埃 1000埃之间。并且，在形成图形化的高k栅介质层103和牺牲栅层104之后，还包括以所述牺牲栅结构为阻挡层，采用离子注入工艺向第一 /第II区域进行离子注入形成源/漏区(未图示)O参考步骤S202及图12，在所述牺牲栅结构两侧形成刻蚀停止层105。作为本发明一实施例，所述刻蚀停止层105覆盖衬底101表面，并形成在牺牲栅结构两侧，所述刻蚀停止层105是为了防止后续步骤中对半导体衬底及源/漏区(未图示)的刻蚀损伤。所述刻蚀停止层105可以是氮化硅等，所述刻蚀停止层105可以通过化学气相沉积(CVD)方法形成。参考步骤S203及图13，在衬底上形成第一层间介质层106以覆盖所述牺牲栅结构。所述第一层间介质层106形成于牺牲栅结构之间的间隙内，并覆盖所述牺牲栅结构。所述第一层间介质层106可包括氧化硅，可以通过高密度等离子体(HDP)沉积工艺形成在衬底101之上。在形成第一层间介质层106之后，实施CMP工艺于该层间介质层之上，直至暴露出所述牺牲栅层104。接着需要形成金属栅电极，由于第I区域和第II区域分别设定为NMOS和PM0S，由于二者功函数金属层材料的不同，需要分别形成NMOS和PM0S。以下将以在第II区域形成PMOS金属栅电极为例进行说明。参考步骤S204及图14，移除所述牺牲栅层104，形成沟槽。如前所述，由于多晶硅栅的耗尽效应、过高的栅电阻以及与高k栅介质材料的不兼容性，需要移除多晶硅层以金属栅进行替代。在所述第一层间介质层106的某一区域上形成硬掩膜层109，作为本发明一实施例，该硬掩膜层109覆盖衬底101上的第I区域。所述硬掩膜层109可包括氮化硅、氮氧化硅、碳化硅或其它材料，形成所述硬掩膜层109可通过化学气相沉积(CVD)或物理气相沉积(PVD)，然后图形化该硬掩膜层109。以上述图形化的硬掩膜层109为掩膜，通过干法或湿法刻蚀工艺去除位于第II区域(即PMOS区域)的牺牲栅层104。作为本发明一实施例，可以通过湿法刻蚀工艺去除多晶硅层，该湿法刻蚀工艺包括对多晶硅层采用含氢氧化物溶液(例如氢氧化铵)、双氧水或其它适合的溶液进行刻蚀。该湿法刻蚀工艺可选择性地去除牺牲栅层104，并停止于高k栅介质层103，从而在牺牲栅结构中形成沟槽。参考步骤S205及图15、图16，在所述沟槽内形成金属栅电极，所述金属栅电极与所述高k栅介质层构成第一栅结构。作为本发明的一实施例，首先在第II区域(即PMOS区域)形成金属栅电极。具体在第II区域形成金属栅电极的方法包括:在栅介质层上沉积一“辅助”金属层来调节适合PMOS的功函数，调节阈值电压。作为本发明一实施例，于PMOS区域的栅极沟槽中形成P型功函数金属层1071，该P型功函数金属层1071可以包括TiN/TaN/Ti，可以通过ALD方法依次沉积TiN、TaN和Ti形成，在栅极沟槽底部和侧壁形成P型功函数金属层1071。所述P型功函数金属层1071的厚度大约为10埃 500埃。之后，利用化学气相沉积工艺于PMOS栅极沟槽中进一步填充金属材料，例如是金属铝、铜或其它低阻值稳定金属形成第一金属层108。作为本发明的一实施例，采用金属铝形成第一金属层108,如图15所不。所述第一金属层108形成于所述P型功函数金属层1071之上，所述第一金属层的高度大约为500埃 5000埃。位于高k栅介质层103之上的P型功函数金属层1071和第一金属层108构成PMOS区域的金属栅电极。以上给出在第II区域(即PMOS区域)形成金属栅电极的方法，接下来，还需要在第I区域(即NMOS区域)形成金属栅电极。具体在第I区域形成金属栅电极的方法，请参考上述在第II区域形成金属栅电极的方法，经过该工艺之后，如图16所示，在第I区域依次形成了 N型功函数金属层1072和第一金属层108。所述N型功函数金属层1072可以包括TiAl/TiN/Ti，可以通过ALD方法依次沉积TiAl, TiN和Ti形成，在栅极沟槽底部和侧壁形成N型功函数金属层1072。所述N型功函数金属层1072的厚度大约为10埃 500埃。
所述第一金属层108的高度大约为500埃 5000埃。位于高k栅介质层103之上的N型功函数金属层1072和第一金属层108构成NMOS区域的金属栅电极。在PMOS区域和NMOS区域形成金属栅电极的步骤之后，所述金属栅电极与高k介质层103构成第一栅结构，如图16所示。在形成第一栅结构之后，对金属栅电极实施平坦化工艺，停止于层间介质层106。参考步骤S30及图17，去除部分刻蚀停止层105，从而在第一栅结构两侧形成开口112。经过前述步骤，于衬底101上形成了第一栅结构，但由于经过多次CMP平坦化处理，导致金属栅电极高度降低，而较低高度的金属栅电极将导致金属栅方块电阻(Rs)增大。本发明实施例通过下述方法来解决以上问题，同时又避免了现有技术中通过增加牺牲栅高度带来的遮蔽效应(shadow effect)。本发明实施例通过湿法或干法刻蚀工艺，去除位于第一栅结构两侧的部分刻蚀停止层105，从而在第一栅结构两侧、刻蚀停止层105内形成开口 112。所述开口 112的深度(也即刻蚀停止层被去除的高度)大约为第一栅结构高度的50% 70%，该开口 112的深度是作为本发明的一较佳实施例，本领域技术人员应该了解的是，通过后续在该开口中填充第二金属层可以增大金属栅电极的尺寸，从而降低金属栅电极的方块电阻，因此，刻蚀停止层被去除的高度也可以是小于50%或大于70%的范围(需注意避免过刻蚀损伤源/漏区)。参考步骤S40及图18、图19，在所述开口内填充第二金属层。在第一栅结构两侧的开口 112内形成第二金属层构成第二高k金属栅结构。所述第二金属层可以仅填充第一栅结构两侧的开口，形成类似“DD，，形状的第二金属层；也可以除了填充第一栅结构两侧的开口，并覆盖第一栅结构，形成类似“h”形状的第二金属层，所述第二金属层与所述金属栅电极相邻并接触。作为本发明的一实施方式，采用化学镀方法在开口 112内填充第二金属层。作为本发明的一实施例，参考图18，通过钴-钨-磷(CoWP)化学镀在开口 112内填充第二金属层1101。采用化学镀的方法，使得第二金属层1101与开口下方的刻蚀停止层105的结合力好。由于化学镀具有在导电材料上生长的选择性，因此具有类似“自对准”的特性，从而在功函数金属层1071、1072和第一金属层108上生长第二金属层1101,并填充位于第一栅结构两侧的开口 112，直至形成覆盖第一栅结构及开口的第二金属层1101。也就是说，该第二金属层1101突出于第一栅结构，并且延伸至第一栅结构的金属栅电极表面，所述第二金属层1101突出的高度大约为第一栅结构高度的10% 50%。作为其他选择，第二金属层1101也可以为其它能采用自对准选择性化学镀的低阻值金属或金属化合物。作为本发明的另一实施方式，还可以通过沉积方法在开口 112内填充第二金属层。参考图19，通过CVD、PVD或其他工艺在开口内沉积第二金属层1102，所述第二金属层1102可以是采用沉积方法形成，例如沉积金属铝、铜、钨等形成，作为本发明的一实施例，采用沉积金属铝形成第二金属层1102。所述第二金属层1102仅填充第一栅结构两侧的开口112,作为本发明的一实施例,第二金属层1102的表面与所述第一栅结构的表面齐平(此处的齐平并非高度完全相等，可能有所误差)，当然作为其他实施例，第二金属层1102的表面也可以低于第一栅结构的表面。虽然在上述实施方式中，第一金属层与第二金属层的材质相同(都为金属铝)，但也可以是不同的金属材质。所述第二金属层1101与第一栅结构，或第二金属层1102与第一栅结构一起共同构成第二高k金属栅结构。若在步骤S40形成的第二金属层高出所述第一栅结构的表面，需要在所述第一层间介质层106上形成第二层间介质层111，并覆盖所述第二高k金属栅结构。具体形成第二层间介质层的方法请参考步骤S50及图20，形成第二层间介质层111，覆盖所述第二高k金属栅结构。所述形成第二层间介质层可以是低温氧化沉积形成第二层间介质层111，所述温度可以在300°C 400°C之间，优选的是，小于300°C。参考步骤S60及图21，平坦化第二层间介质层111，至暴露出所述第二高k金属栅结构。在前述形成第二层间介质层111之后，采用CMP工艺平坦化第二层间介质层111，至暴露出所述第二高k金属栅结构。反之，若在步骤S40形成的第二金属层不高出所述第一栅结构的表面，则可以不必形成第二层间介质层，此时，进行平坦化工艺，去除步骤S40中产生的多余的金属铝即可。应该了解的是，经过上述步骤之后，该半导体装置可以进行更进一步的工艺以形成其他结构，例如硅化物层、金属互连层等，在此不予赘述。接下来，本发明实施例还提供利用前述方法形成的高K金属栅结构，包括:衬底；第一栅结构，位于所述衬底上；刻蚀停止层，位于所述第一栅结构两侧，所述刻蚀停止层的高度低于所述第一栅结构，在所述第一栅结构的两侧形成开口 ；第二金属层，位于所述第一栅结构两侧的开口之中。所述第二金属层可以仅形成在第一栅结构两侧的开口中，形成类似“P”形状的第二金属层，所述第二金属层的表面与所述第一栅结构表面齐平，如图19所示，或所述第二金属层的表面低于第一栅结构的表面；所述第二金属层也可以除了形成于第一栅结构两侧的开口中，第二金属层的表面突出于所述第一栅结构表面，形成类似“固”形状的第二金属层，如图18所示。其中，所述第一栅结构包括栅介质层和金属栅电极，所述栅介质层包括Η 2、HfSi0N、Zr02、Al203或其它任意组合，所述金属栅电极包括位于栅介质层之上的功函数金属层和第一金属层。所述功函数金属层包括P型功函数金属层，所述P型功函数金属层包括TiN/TaN/Ti，所述功函数金属层包括N型功函数金属层，所述N型功函数金属层包括TiAl/TiN/Ti，所述第一金属层可以是金属铝、铜等。根据上述制作高K金属栅电极的方法，通过在第一栅结构两侧形成开口，填充第二金属层，从而增大金属栅电极的尺寸，降低金属栅方块电阻。并且本发明实施例，还可以采用化学镀工艺形成高于第一栅结构的第二金属层，在增大金属栅电极尺寸的同时还增加金属栅电极的高度，进 一步降低金属栅方块电阻(Rs)。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种高k金属栅电极的制作方法，其特征在于，该方法包括: 提供衬底； 在所述衬底上形成第一栅结构，所述第一栅结构两侧具有刻蚀停止层； 去除部分刻蚀停止层，从而在第一栅结构两侧形成开口 ； 在所述开口内的刻蚀停止层上形成第二金属层。
2.如权利要求1所述的高k金属栅电极的制作方法，其特征在于，所述开口的深度为第一栅结构高度的50% 70%。
3.如权利要求1所述的高k金属栅电极的制作方法，其特征在于，所述第二金属层采用钴-钨-磷化学镀方法形成。
4.如权利要求3所述的高k金属栅电极的制作方法，其特征在于，所述第二金属层突出于所述第一栅结构。
5.如权利要求4所述的高k金属栅电极的制作方法，其特征在于，所述第二金属层突出的高度为第一栅结构高度的10% 50%。
6.如权利要求4所述的高k金属栅电极的制作方法，其特征在于，在所述开口内填充第二金属层的步骤之后，还包括在所述第一层间介质层上形成第二层间介质层，并覆盖所述高k金属栅结构。
7.如权利要求6所述的高k金属栅电极的制作方法，其特征在于，所述形成第二层间介质层包括: 低温氧化沉积形成第二层间介质层； 平坦化第二层间介质层，至暴露出所述高k金属栅结构。
8.如权利要求1所述的高k金属栅电极的制作方法，其特征在于，所述第二金属层采用沉积方法形成。
9.如权利要求8所述的高k金属栅电极的制作方法，其特征在于，通过沉积金属铝形成第二金属层。
10.如权利要求1所述的高k金属栅电极的制作方法，其特征在于，所述形成第一栅结构包括: 在所述衬底上形成牺牲栅结构，包括栅介质层和牺牲栅层； 在所述牺牲栅结构两侧形成刻蚀停止层； 在所述衬底上形成第一层间介质层覆盖所述牺牲栅结构； 移除所述牺牲栅层，形成沟槽； 在所述沟槽内形成金属栅电极。
11.如权利要求10所述的高k金属栅电极的制作方法，其特征在于，所述栅介质层包括HfO2, HfSiON, ZrO2, Al2O3 或其它任意组合。
12.如权利要求10所述的高k金属栅电极的制作方法，其特征在于，所述牺牲栅层包括多晶娃。
13.一种利用权利要求1所述方法制作的高k金属栅结构，其特征在于，包括: 衬底； 第一栅结构，位于所述衬底上； 刻蚀停止层，位于所述第一栅结构两侧，所述刻蚀停止层的高度低于所述第一栅结构； 第二金属层，位于所述第一栅结构两侧的刻蚀停止层上。
14.如权利要求13所述的高k金属栅结构，其特征在于，所述第二金属层的高度不超过所述第一栅结构表面。
15.如权利要求13所述的高k金属栅结构，其特征在于，所述第二金属层的表面突出于所述第一栅结构表面并延伸至所述第一栅结构表面。
16.如权利要求13所述的高k金属栅结构，其特征在于，所述第一栅结构包括栅介质层，所述栅介质层包括HfO2、HfSiON, ZrO2, Al2O3或其任意组合。
17.如权利要求13所述的高k金属栅结构，其特征在于，所述第一栅结构包括金属栅电极，所述金属栅电极包括位于栅介质层之上的功函数金属层。
18.如权利要求17所述的高k金属栅结构，其特征在于，若所述高k金属栅结构用于P型MOS晶体管，所述功函数金属层包括P型功函数金属层，所述P型功函数金属层包括TiN/TaN/Ti。
19.如权利要求17所述的高k金属栅结构，其特征在于，若所述高k金属栅结构用于η型MOS晶体管，所述功函数金属层包括N型功函数金属层，所述N型功函数金属层包括TiAl/TiN/Ti。
全文摘要
一种高k金属栅电极的制作方法，包括提供衬底；在所述衬底上形成第一栅结构，所述第一栅结构两侧具有刻蚀停止层；去除部分刻蚀停止层，从而在第一栅结构两侧形成开口；在所述开口内的刻蚀停止层上形成第二金属层。本发明实施例通过在第一栅结构两侧的开口中填充第二金属层，增大了金属栅电极的尺寸，防止由于金属栅电极尺寸减小所致的金属栅方块电阻增大。
文档编号H01L21/28GK103187255SQ20111045406
公开日2013年7月3日 申请日期2011年12月29日 优先权日2011年12月29日
发明者韩秋华, 黄怡, 孟晓莹 申请人:中芯国际集成电路制造(上海)有限公司