非易失性半导体存储装置及其制造方法

专利名称：非易失性半导体存储装置及其制造方法
技术领域：
本发明涉及使用电阻变化层的交叉点(cross point)型的非易失性半导体存储装置，特别涉及适宜微细化结构的非易失性半导体存储装置。
背景技术：
近年来，随着数字技术的发展，便携型信息设备和信息家电等电子设备，更进一步地多功能化。因此，对非易失性存储装置的大容量化、写入电力的降低、写入/读出时间的高速化和长寿命化的要求变高。对应于这些要求，使用现存的浮动栅(floating gate)的闪存的微细化在不断进展。另一方面，在存储部中使用因施加电压脉冲而使稳定保持的电阻值变化的电阻变化元件的非易失性半导体存储元件(电阻变化型存储器，以下记为ReRAM)的情况下，存储单元(memory cell)能够以简单的结构构成，所以能够期待进一步细微化、高速化和低消耗电力化。作为电阻变化层，提案有镍氧化膜(NiO)、钒氧化膜(V2O5)、锌氧化膜(ZnO)、铌氧化膜(Nb2O5)、钛氧化膜(TiO2)、钨氧化膜(WO3)或钴氧化膜(CoO)等(参照专利文献1)。已知这样的过渡金属氧化膜在被施加阈值以上的电压或电流时显示特定的电阻值，该电阻值持续保持该电阻值直到施加新的电压或电流，并且具有能够几乎原样使用现有的半导体制造工序制造的特征。此外，还提案有在现有的CMOS电路上层叠存储单元阵列构成的交叉点型存储器阵列(参照专利文献2)。先行技术文献专利文献专利文献1 日本特开2004-363604号公报专利文献2 美国专利第6753561号说明书

发明内容
发明要解决的课题专利文献2所述的交叉点型存储器阵列，如图20所示，公开了用2根交叉的导电线210和215夹着具有多层结构的存储器插头(memory plug)的结构。存储器插头由夹着构成电阻变化元件的CMO存储层225的2个电极220和230，以及夹着构成MIM 二极管的绝缘层240的2个金属层235和245构成。如图20所示，存储器插头由多层的层叠结构构成，其制造方法为，在整面层叠各层后，通过蚀刻形成存储器插头。如果微细化存储器插头， 则会在蚀刻时保护存储器插头区域的光致抗蚀剂与多层的层叠结构的表面的接触面积变小而使紧贴性降低，存在不能形成稳定的存储器插头的图案的问题。除了如上所述的通过蚀刻层叠结构形成存储器插头的方法，还有在形成于层间绝
4缘层的存储单元孔(也称为接触孔)内埋入形成存储单元的方法。在这种情况下，存在难以在微细的存储单元孔内形成上述多层结构的全部的问题。鉴于以上课题，本发明的目的在于在存储单元孔内特性更均勻地形成多层结构的存储单元。用于解决课题的方法本发明者们认为，通过使用无电解选择生长镀，能够在微细的存储单元孔的内部形成多层结构的存储单元，对其具体方法进行了锐意探讨。其结果是，得到如下见解。例如，在金属配线上形成由SiO2构成的层间绝缘层，在层间绝缘层中以露出金属配线的方式形成存储单元孔。在此，如果使用溅射等沉积方法，在金属配线上沉积电极材料即形成电阻变化元件的电极的材料，则在层间绝缘层上也会沉积电极材料。不得不通过 CMP等除去层间绝缘层上的电极材料，但是在使用钼等作为电极材料的情况下，存在难以通过CMP除去的情况。另一方面，如果使用无电解选择生长镀，则在由SiO2构成的层间绝缘层上不会沉积电极材料，能够仅在由金属构成的配线上沉积电极材料。但是实际上，在存储单元孔的内部使用无电解选择生长镀沉积电极材料时，已知得到的电极层的厚度会产生较大的偏差。此外，已知在相同金属配线上形成的电极层的厚度大致均勻，另一方面，存在在不同的金属配线上形成的电极层的厚度很不相同的情况。作为产生这种现象的原因，可以认为是以下的机理。无电解选择生长镀，不是在被镀表面流过电流，而是通过镀液中的成分与被镀表面的电荷的交换进行反应。因此，镀敷反应的进行，很大程度受到被镀表面的电位的影响。由于相同金属配线电位大致相同，所以在大致相同时间开始镀敷，得到的电极层的厚度也大致均勻。另一方面，不同的金属配线电位不同，则镀敷的开始时刻也不同，得到的电极层的厚度不同。电极层的厚度偏差，例如会产生如下的问题。第一，即使电阻变化层均勻，电极层的厚度越厚，电阻变化元件的初始电阻越小。 这可以认为是因为，因贵金属电极的应力增加，造成贵金属电极表面的平坦性恶化。由于平坦性恶化而不能在电阻变化层上均勻地施加电场，所以电阻变化元件的特性也受到影响。 具体来说，例如，会产生初始电阻、电阻变化产生的电压和电流、以及电阻值的变化幅度等出现偏差，可靠性(保持性、耐久力)降低的问题。第二，在存储单元孔的内部形成电阻变化单元的情况下，电极层越厚，电阻变化层的厚度越薄。如果电阻变化层的厚度不同，则即使向字线与位线之间施加相同的电压，施加到电阻变化层的电场强度也会不同，作为结果，电阻变化元件的特性受到影响。具体来说， 例如，会发生电阻变化产生的电压和电流、以及电阻值的变化幅度等出现偏差，可靠性(保持性、耐久力)降低的问题。第三，电阻变化层中，例如，在采用在含氧率高的高电阻层上层叠含氧率低的低电阻层的2层结构的情况下，电极层越厚，沉积高电阻层时的孔越浅。其结果是，即使成膜时间相同，高电阻层也形成得较厚，电阻变化元件的特性受到影响。具体来说，例如，会发生初始电阻、电阻变化产生的电压和电流、以及电阻值的变化幅度等出现偏差，可靠性(保持性、耐久力)降低的问题。另外，无电解选择生长镀中，存在如下倾向在金属的露出面积大的情况下容易开始镀敷反应，在小的情况下难以开始镀敷反应。本发明者们通过实验确认在存储单元孔内露出的金属配线上沉积电极材料的情况下，孔内的金属的露出面积越大，越容易开始镀敷反应。基于所述结果想到对于金属配线的各个，与存储单元孔不同，在相同的金属配线上， 形成开口面积大的伪孔(dummy hole，也称为镀敷均勻化孔)，由此使在不同的金属配线之间开始镀敷反应的时刻统一。由此，在金属配线上形成的电极层的厚度均勻化，提高了电阻变化元件的性能。S卩，为了达成上述目的，本发明中的非易失性半导体存储装置，包括基板；在上述基板上形成为条状的多个第一配线；以覆盖上述多个第一配线的方式形成的层间绝缘层；在上述层间绝缘层上形成，且在上述多个第一配线的上方在与上述多个第一配线交叉的方向上形成为条状的多个第二配线；俯视时在上述多个第一配线与上述多个第二配线的各个交点，以上述多个第一配线与上述多个第二配线之间的上述层间绝缘层开口，使上述多个第一配线的上表面露出的方式形成的多个存储单元孔；在上述多个第一配线上形成， 且以到达上述多个第一配线的上表面的方式在上述层间绝缘层内形成的多个伪孔；和在上述存储单元孔内和上述伪孔内分别形成的第一电极，与在上述第一电极的各个上形成的电阻变化层的层叠结构，其中在1个上述伪孔的下侧开口部露出的上述第一配线的面积， 比在1个上述存储单元孔的下侧开口部露出的上述第一配线的面积大，在上述各个第一配线，形成有一个以上的上述伪孔。此外，本发明的非易失性半导体存储装置的制造方法，包括包括在基板上形成条状的多个第一配线的工序(A)；在包括上述多个第一配线的上述基板上形成层间绝缘层的工序(B)；在上述层间绝缘层内，形成到达上述多个第一配线的表面的多个存储单元孔， 和与上述存储单元孔相比下侧开口部的面积更大的至少1个伪孔的工序(C)；在上述存储单元孔和上述伪孔的下侧开口部露出的上述多个第一配线上，使用无电解选择生长镀法沉积第一电极的材料，在上述存储孔的内部形成第一电极的工序(D)；在上述多个存储单元孔内，在上述第一电极上埋入形成电阻变化层的工序(E)；和在上述层间绝缘层上和上述埋入形成的上述电阻变化层上，在与上述第一配线交叉的方向上形成条状的多个第二配线的工序(F)。通过这样的结构，在由无电解选择生长镀形成电极的工序中，在电极材料的析出面积大且纵横比(孔高/孔底的最大尺寸)小的伪孔的底面优先开始，随着伪孔底面的析出开始，形成电阻变化元件的存储单元孔底面上的析出一齐(同时)进行。由此，与没有伪孔的情况相比，电阻变化元件部分的第一电极材料的析出开始时间一致，所以能够使全部电阻变化元件中的第一电极的膜厚相同。此外，即使由微细化形成电阻变化元件的存储单元孔的底面积小，只要伪孔底面的析出开始则随之存储单元孔的底面也会开始镀敷，所以能够抑制伴随微细化的第一电极的膜厚偏差的增加。并且，从防止平面布局(Layout)中的布局面积的增大的观点出发，作为伪孔的俯视形状，优选为长方形，该长方形的短边侧的尺寸与电阻变化元件的俯视形状的直径相同或比其大，且与伪孔下的第一配线的配线宽度相同或比其小。并且，也可以在俯视时伪孔的一部分从其下的第一配线伸出的布局。在这种情况下，在通过蚀刻等形成伪孔的工序中，在伸出的部分第一配线的侧面也被露出，所以能够更进一步得到由伪孔带来的镀敷膜厚均勻化的效果。此外，本发明的其他侧面的非易失性半导体存储装置，包括基板；在上述基板上形成为条状的多个第一配线；以覆盖上述多个第一配线的方式形成的层间绝缘层；在上述层间绝缘层上形成，且在上述多个第一配线的上方在与上述多个第一配线交叉的方向上形成为条状的多个第二配线；俯视时在上述多个第一配线与上述多个第二配线的各个交点， 以上述多个第一配线与上述多个第二配线之间的上述层间绝缘层开口，使上述多个第一配线的上表面露出的方式形成的多个存储单元孔；在上述多个第一配线上形成，且以到达上述多个第一配线的上表面的方式在上述层间绝缘层内形成的多个伪孔；和在上述存储单元孔内和上述伪孔内分别形成的第一电极，与在上述第一电极的各个上形成的电阻变化层的层叠结构，其中每1个上述伪孔在其底面与上述第一配线接触的面积，比每1个上述存储单元孔在上述第一电极的底面与上述第一配线接触的面积大，在上述各个第一配线形成有1 个以上上述伪孔。此外，本发明中的其他侧面的非易失性半导体存储装置的制造方法，包括在基板上形成条状的多个第一配线的工序(A)；在包括上述多个第一配线的上述基板上形成层间绝缘层的工序(B)；在上述层间绝缘膜内，形成到达上述多个第一配线的表面的多个接触孔和镀敷均勻化孔的工序(C)；在上述接触孔和上述镀敷均勻化孔的底面露出的上述多个第一配线的表面使用无电解选择生长镀同时形成第一电极的工序(D)；与上述第一电极接触，在上述多个接触孔内和上述镀敷均勻化孔内埋入形成电阻变化层的工序(E)；在上述层间绝缘层上和上述埋入形成的上述电阻变化层上，在与上述第一配线交叉的方向上形成条状的多个第二配线的工序(F)。发明效果本发明的非易失性半导体存储装置，在存储单元阵列的下侧配线上，除了电阻变化元件，还在相同配线上配置与电阻变化元件相比底面积大的伪孔，由此得到能够抑制在存储单元孔的底以无电解选择生长镀镀敷的电极膜时的膜厚偏差和随之产生的比特不良的效果。


图1是表示第一实施方式的非易失性半导体存储装置的结构的一例的示意图。图2A是表示本发明的第一实施方式的非易失性半导体存储装置的结构的详情的平面图。图2B是在箭头方向表示图2A的X_X，的截面的截面图。图3A是用于说明在第一实施方式的非易失性半导体存储装置的制造方法中，在基板上形成第一配线和设置有到达该第一配线的孔的层间绝缘层的步骤的工序截面图。图3B是用于说明第一实施方式的非易失性半导体存储装置的制造方法中，在孔的底形成第一电极的步骤的工序截面图。图3C是用于说明第一实施方式的非易失性半导体存储装置的制造方法中，在层间绝缘层和第一电极上形成电阻变化材料层的步骤的工序截面图。图4A是用于说明第一实施方式的非易失性半导体存储装置的制造方法中，除去层间绝缘层上的电阻变化材料层，形成电阻变化层的步骤的工序截面图。图4B是用于说明层间绝缘层和电阻变化层上形成形成有第二配线槽的层间绝缘层的步骤的工序截面图。
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图4C是用于说明在第二配线槽中埋入形成第二配线的步骤的工序截面图。图5A是表示第二实施方式的非易失性半导体存储装置的结构的平面图。图5B是在箭头方向表示图5A的X_X，的截面的截面图。图6A是用于说明在第二实施方式的非易失性半导体存储装置的制造方法中，在基板上形成第一配线和设置有到达该第一配线的孔的层间绝缘层的步骤的工序截面图。图6B是用于说明第二实施方式的非易失性半导体存储装置的制造方法中，在孔的底形成第一电极的步骤的工序截面图。图6C是用于说明第二实施方式的非易失性半导体存储装置的制造方法中，在层间绝缘层和第一电极上形成电阻变化材料层的步骤的工序截面图。图7A是用于说明第二实施方式的非易失性半导体存储装置的制造方法中，除去层间绝缘层上的电阻变化材料层的步骤的工序截面图。图7B是用于说明在第二实施方式的非易失性半导体存储装置的制造方法中，除去电阻变化材料层的表层侧的一部分，形成电阻变化层的步骤的工序说明图。图7C是用于说明在第二实施方式的非易失性半导体存储装置的制造方法中，在层间绝缘层和电阻变化层上形成第二电极材料层的步骤的工序截面图。图8A是用于说明第二实施方式的非易失性半导体存储装置的制造方法中，除去层间绝缘层上的第二电极材料层形成第二电极，在层间绝缘层和第二电极上形成形成有第二配线槽的层间绝缘层的步骤的工序截面图。图8B是用于说明第二实施方式的非易失性半导体存储装置的制造方法中，在层间绝缘层和第二电极上，依次沉积半导体材料层、第三电极材料层和第二配线材料层的步骤的工序截面图。图8C是用于说明第二实施方式的非易失性半导体存储装置的制造方法中，除去层间绝缘层上的半导体材料层、第三电极材料层和第二配线材料层，形成半导体层、第三电极和第二配线的步骤的工序截面图。图9A是表示第三实施方式的非易失性半导体存储装置的结构的平面图。图9B是在箭头方向表示图5A的X_X，的截面的截面图。图IOA是用于说明在第三实施方式的非易失性半导体存储装置的制造方法中，在基板上形成第一配线和设置有到达该第一配线的孔的层间绝缘层的步骤的工序截面图。图IOB是用于说明第三实施方式的非易失性半导体存储装置的制造方法中，在孔的底形成第一电极的步骤的工序截面图。图IOC是用于说明第三实施方式的非易失性半导体存储装置的制造方法中，在层间绝缘层和第一电极上依次形成第一电阻变化材料层和第二电阻变化材料层的步骤的工序截面图。图1IA是用于说明第三实施方式的非易失性半导体存储装置的制造方法中，除去层间绝缘层上的第一电阻变化材料层和第二电阻变化材料层，形成第一电阻变化材料层和第二电阻变化材料层的步骤的工序截面图。图1IB是用于说明第三实施方式的非易失性半导体存储装置的制造方法中，除去电阻变化材料层的表层侧的一部分，形成第一电阻变化层和第二电阻变化层的步骤的工序截面图。
图1IC是用于说明第三实施方式的非易失性半导体存储装置的制造方法中，在层间绝缘层和电阻变化层上形成第二电极材料层的步骤的工序截面图。图12A是用于说明第三实施方式的非易失性半导体存储装置的制造方法中，除去层间绝缘层上的第二电极材料层形成第二电极，在层间绝缘层和第二电极上形成形成有第二配线槽的层间绝缘层的步骤的工序截面图。图12B是用于说明第三实施方式的非易失性半导体存储装置的制造方法中，在层间绝缘层和第二电极上依次沉积半导体材料层、第三电极材料层和第二配线材料层的步骤的工序截面图。图12C是用于说明第三实施方式的非易失性半导体存储装置的制造方法中，除去层间绝缘层上的半导体材料层、第三电极材料层和第二配线材料层，形成半导体层、第三电极和第二配线的步骤的工序截面图。图13是用于说明交叉点型的非易失性半导体存储装置的存储部的结构的截面图。图14A是用于说明交叉点型的非易失性半导体存储装置的制造方法中，在层间绝缘层中形成条状的下层Cu配线的步骤的工序截面图。图14B是用于说明交叉点型的非易失性半导体存储装置的制造方法中，在下层Cu 配线上形成层间绝缘层的步骤的工序截面图。图14C是用于说明在交叉点型的非易失性半导体存储装置的制造方法中，在层间绝缘层上形成存储单元孔的步骤的工序截面图。图14D是用于说明交叉点型的非易失性半导体存储装置的制造方法中，在存储单元孔的底形成贵金属电极层(第一电极)的步骤的工序截面图。图15A是用于说明在交叉点型的非易失性半导体存储装置的制造方法中，在层间绝缘层和贵金属电极层上形成电阻变化材料层的步骤的工序截面图。图15B是用于说明在交叉点型的非易失性半导体存储装置的制造方法中，除去层间绝缘层上的电阻变化材料层的步骤的工序截面图。图15C是用于说明交叉点型的非易失性半导体存储装置的制造方法中，除去电阻变化材料层的表层侧的一部分，形成电阻变化层的步骤的工序截面图。图16A是用于说明在交叉点型的非易失性半导体存储装置的制造方法中，在层间绝缘层和电阻变化层上形成中间电极材料层的步骤的工序截面图。图16B是用于说明在交叉点型的非易失性半导体存储装置的制造方法中，除去层间绝缘层上的中间电极材料层，形成中间电极的步骤的工序截面图。图16C是用于说明在交叉点型的非易失性半导体存储装置的制造方法中，在层间绝缘层和中间电极上形成层间绝缘层的步骤的工序截面图。图17A是用于说明在交叉点型的非易失性半导体存储装置的制造方法中，在层间绝缘层中形成配线槽的步骤的工序截面图。图17B是用于说明在交叉点型的非易失性半导体存储装置的制造方法中，在层间绝缘层和中间电极上，依次沉积半导体材料层、上部电极材料层和上层Cu配线材料层的步骤的工序截面图。图17C是用于说明在交叉点型的非易失性半导体存储装置的制造方法中，除去层间绝缘层上的半导体材料层、上部电极材料层和上层Cu配线材料层，形成半导体层、上部电极和上层Cu配线的步骤的工序截面图。图18是用于说明本发明的伪孔的期望形状的图。图19是用于说明本发明的伪孔的期望布局的图。图20是现有的非易失性半导体存储装置的截面结构图。
具体实施例方式以下，对本发明实施方式，参照附图进行说明。其中，对相同要素付以相同符号，省略说明。本发明中，所谓“在基板上形成”，遵从通常的解释，是指在基板上直接形成结构物的情况，和在基板上隔着其他部件形成的情况两种。此外，所谓“层间绝缘层”是指非易失性存储元件的制造工序中在1个工序中形成的层间绝缘层，和在非易失性存储元件的制造工序中在多个工序中分别形成的多个层间绝缘层合体为1个而成的层间绝缘层两者。此夕卜，对电阻变化元件、镀敷均勻化、配线的形状示意性表示，存储单元孔的俯视形状中的长方形，除了四角都是直角的情况之外，也包括四角为圆角的形状。并且其个数等也为容易图示的个数。此外，本说明书中，对于1层的交叉点存储器阵列，以在其下层配线上形成的电阻变化元件为示例进行说明，但是本发明不限定于1层的交叉点存储器阵列，2层以上的交叉点存储器阵列，下侧配线和在其上形成的电阻变化元件也能够得到同样的效果。以下说明本发明的实施方式，在此之前，交叉点型的非易失性半导体存储装置中， 对在存储单元孔内的底部形成镀膜的情况的装置结构及其制造方法进行说明。图13是交叉点型的非易失性半导体存储装置的一例的截面图。上层Cu配线 338 (例如字线)和下层Cu配线318 (例如位线)配置成相互正交，在其交叉点部分，在第二层间绝缘层319内形成存储单元孔326，在该存储单元孔326形成电阻变化元件333 (存储部)。存储部333，在存储单元孔326内，以贵金属电极层330、电阻变化层331和中间电极332的层叠结构构成。此外，在包含中间电极332的第二层间绝缘层319上，使用CVD法 (Chemical Vapor D印osition 化学气相沉积)等，形成第三层间绝缘层337。在该第三层间绝缘层337上形成配线槽320，在该配线槽中，形成成为二极管元件336的一部分的半导体层334、上部电极335还有上层Cu配线338。接着，使用图14到图17，说明图13所示的交叉点型的非易失性半导体存储装置的制造方法。图14到图17表示时间序列的各工序的截面图。首先，如图14A所示，例如在硅基板(未图示)上形成的第一层间绝缘层316上， 条状地形成多个下层Cu配线318，接着，如图14B所示，使用CVD法等，形成由TEOS-SiO等构成的第二层间绝缘层319。在这种情况下，为了使在第二层间绝缘层319中容易形成存储单元孔326，也可以在第二层间绝缘319的下层侧隔着作为蚀刻阻挡层起作用的SiN(硅氮化膜)、SiON(硅氧氮化膜)或SiCN(硅碳氮化膜)等，使第二层间绝缘层319为由多层构成的层叠结构。并且，也可以在第二层间绝缘层319的上层侧形成比该TEOS-SiO更加利用CMP(Chemical Mechanical Polishing 化学机械研磨)的硬质的例如SiON。通过在第二层间绝缘层319的上层侧形成SiON，将之后形成的电阻变化层331和中间电极332埋入到存储单元孔326中形成时的CMP工序能够容易且可靠地进行。接着，如图14C所示，在第二层间绝缘层319上以一定的排列间隔形成用于与下层 Cu配线318连接的多个存储单元孔326。该存储单元孔326的直径，比下层Cu配线318的宽度小，并且存储单元孔326配置成不伸出下层Cu配线318。进而，如图14D所示，在存储单元孔326的底部露出的下层Cu配线318上使用无电解选择生长镀，形成由比构成电阻变化材料的金属标准电极电位高的材料构成的贵金属电极层330。贵金属电极使用钼(Pt)、钯(Pd)等，在使用Pt的情况下，无电解Pt镀浴可以使用胼-氨类Pt镀浴或者将硼类化合物、次亚磷酸作为还原剂含有的Pt镀浴。此外，Pt电极膜的膜厚可以为5nm以上24nm以下。在这种情况下，通过将Pt电极层薄膜化，能够抑制因热处理导致的Pt的小丘(hillock)的发生，使与在其上形成的电阻变化层的界面平坦化。 此外，在下层Cu配线318上，形成含有镍、镍_磷合金或镍_硼合金的任一种的种(seed) 层之后，进行上述的无电解Pt镀，由此能够更有效的在Cu上进行Pt的选择生长。此外，种层，也可以是钯和镍、钯和镍_磷合金或钯和镍_硼合金的任一种的组合的层叠结构。例如，种层，在Cu上使用Pd-Sn络合物，在Cu上吸附成为镀敷核的催化剂金属(催化剂)、溶解锡盐，通过氧化还原反应生成金属钯。接着，使用无电解选择生长镀，形成镍种层。接着， 在镍种层上通过无电解选择生长镀形成Pt膜。由于通过使用无电解选择生长镀，仅在作为导电体的下层Cu配线318上有选择地析出贵金属，所以在由层间绝缘层构成的存储单元孔326的侧壁不会形成贵金属电极膜。 在存储单元孔326的侧壁形成电极材料的情况下，因在侧壁上成膜的电极材料，会在上部电极与下部电极之间发生泄漏，但通过使用无电解选择生长镀，不会发生侧壁泄漏。此外， 由于能够仅在存储单元孔326的底部形成贵金属电极层330，所以在第二层间绝缘层319上不会成膜。因此，没有必要通过CMP或回蚀工序等除去在第二层间绝缘层319上成膜的电极材料的工序。特别是，由于贵金属材料反应性低，所以难以通过CMP除去。因此，通过使用无电解选择生长镀，因为CMP的镶嵌工序变得不需要，所以能够减少工时。而且，能够仅在存储单元孔326的底部成膜，不会在多余的部分成膜，所以在成本方面也优秀。接着，如图15A所示，在包含存储单元孔326的第二层间绝缘层319上形成成为电阻变化层331的电阻变化材料层331a。该电阻变化材料层331a，在本实施方式中使用缺氧型的钽氧化物(记为TaOx，0 < χ < 2. 5)。所谓缺氧型钽氧化物是指与具有化学计量组成的钽氧化物相比氧的含有量(原子比氧原子数占总原子数的比例)少的氧化物。在钽氧化物中，Ta2O5为化学计量稳定的组成，所以在记为TaOx的情况下，比χ = 2. 5小的钽氧化物为缺氧型的钽氧化物。通过成为缺氧型的钽氧化物，钽氧化物具有半导体特征。接着，如图15Β所示，使用CMP工序除去第二层间绝缘层319上的电阻变化材料层 331a，在存储单元孔326中埋入形成电阻变化层331。其中，作为这样除去第二层间绝缘层 319上的电阻变化材料层331a，埋入形成电阻变化层331的方法，也可以不使用CMP而使用回蚀(etch-back)工序。之后，如图15C所示，再通过进行过研磨(over polish)，除去存储单元孔326中的电阻变化层331的表层侧的一部分。其中，作为这样除去电阻变化层331的一部分的方法， 除了过研磨，还可以使用回蚀的方法。接着，如图16A所示，在包含存储单元孔326的第二层间绝缘层319上，形成成为作为存储部333的上部电极，且作为二极管元件336的下部电极起作用的中间电极332的中间电极材料层332a。在本实施方式中，作为中间电极材料层332a，通过对比贵金属电极层330的标准电极电位低的材料例如TaN、TiN或W进行溅射而形成。像这样，通过选择构成电阻变化元件333的材料的标准电极电位，能够在贵金属电极层330与电阻变化层331的界面附近的电阻变化层331有选择地发生电阻变化现象。接着，如图16B所示，使用CMP工序除去第二层间绝缘层319上的中间电极材料层 332a，在存储单元孔326中埋入形成中间电极332。接着，如图16C所示，在包含中间电极332的第二层间绝缘层319上，进一步使用 CVD等形成第三层间绝缘层337。接着，如图17A所示，在第三层间绝缘层337形成成为二极管元件336的一部分的半导体层334、上部电极335，而且形成用于埋入形成上层Cu配线338的上层Cu配线槽 339。本实施方式中，通过使上层Cu配线槽339形成与下层Cu配线318交叉的条状，半导体层334和上部电极335以及上层Cu配线338，形成与下层Cu配线318交叉的条状。而且，如图17B所示，在包含上层Cu配线槽339的第三层间绝缘层337上层叠形成成为二极管元件336的半导体层334的半导体材料层334a、成为上部电极335的上部电极材料层335a、以及成为上层Cu配线338的上层Cu配线材料层338a。 在本实施方式中，作为半导体层334使用缺氮型硅氮化物(SiNz，0 < ζ彡0. 85)，作为上部电极335使用例如TaN、TiN或α -ff,由半导体层334、中间电极332和上部电极335 形成MSM二极管。MSM二极管的电极材料，只要是与半导体层334形成肖特基结的材料即可。 此外，通过适宜选择电极材料，在正电压区域和负电压区域，能够使MSM 二极管的电压-电流特性为对称特性或非对称特性。如上所述，如果作为电极材料使用TaN、TiN或α-W，则能够形成能够流过lOOOOA/cm2以上的大电流的MSM 二极管。其中，具有这样的半导体特性的SiNz膜，能够通过例如使用Si靶在氮气氛围中进行反应溅射(reactive sputtering)形成。例如，可以在室温条件下，令腔室压力为0. IPa lPa，Ar/N2流量为18SCCm/2SCCm制作。具有半导体特性的SiNz，在Z = 0. 3且以IOnm厚度制作的情况下，在施加1. 6V的电压时得到IX 104A/cm2的电流密度，在施加0. 8V的电压时得到IX 103A/cm2的电流密度。 因此，在将这些电压作为基准使用的情况下，开/关(0N/0FF)比为10，能够作为非易失性半导体存储装置的二极管元件充分使用。上层Cu配线338能够使用与下层Cu配线318同样的材料。接着，如图17C所示，通过CMP除去第三层间绝缘层337上的半导体材料层334a、 上部电极材料层335a和上层Cu配线材料层338a，由此在上层Cu配线槽339埋入形成二极管元件336的半导体层334、上部电极335和上层Cu配线338。通过这样的工序，由贵金属电极层330、电阻变化层331和中间电极332构成存储部333，由中间电极332、半导体层334和上部电极335构成二极管元件336。由此，能够制作交叉点型的非易失性半导体存储装置。如上说明，上述非易失性半导体存储装置，通过在形成于条状的下层Cu配线318 上的存储单元孔326内形成电阻变化元件333，实现微细结构，通过无电解选择生长镀法， 仅在存储单元孔底形成电阻变化元件333的作为下部电极使用的贵金属电极层330。
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一般而言，无电解镀法与电极镀法不同，不对形成镀膜的对象施加电场，在镀敷溶液中溶解的镀敷材料通过化学的还原反应析出，由此，在镀敷对象物上形成膜。但是，在如上所述的镀敷对象物(场所)，像微细化后的存储单元孔底那样被分割为小面积，且纵横比(存储单元孔高/存储单元孔底的最大尺寸)大的情况下，从浸在镀敷溶液中至在各个存储单元孔底开始析出镀敷材料为止的时间发生偏差。在无电解镀法中， 一旦镀膜的析出开始，之后与时间大致成比例形地成膜，但该析出开始时间的偏差，有镀敷对象的面积越小且纵横比越大变得越大的倾向，所以即使在相同时间在镀敷溶液中进行镀膜处理，每个存储单元孔的膜厚也会成为偏差的原因。但是，即使镀敷对象物(场所)被分割为小面积，如果其镀敷对象物(场所)电连接(例如，相同配线上的存储单元孔底为镀敷对象的情况)，在一个位置开始镀敷材料的析出，则其电位变化也会传递到其他场所，所以在其他场所也同时开始析出。因此，在上述结构的情况下，相同配线上的存储单元孔底镀膜的膜厚不会出现偏差，但是每个配线上存储单元底的镀膜的膜厚会不同，所以这导致比特不良。伴随着这种镀膜的膜厚不同的比特不良(bit error，位错误)，存储单元孔越微细化会越显著。于是，本发明是解决伴随上述镀膜的膜厚偏差的比特不良的发明，提供在交叉点型的存储阵列的存储单元孔的底部形成镀膜，降低该镀膜的膜厚偏差，并且即使存储单元孔微细化，也能够抑制该偏差的增加的结构。以下，说明具体例。(第一实施方式)第一实施方式的非易失性半导体存储装置包括基板；在基板上形成为条状的多个第一配线；以覆盖多个第一配线的方式形成的层间绝缘层；在层间绝缘层上形成，且在多个第一配线的上方在与多个第一配线交叉的方向上形成为条状的多个第二配线；俯视时在多个第一配线与多个第二配线的各个交点，以多个第一配线与多个第二配线之间的层间绝缘层开口，使多个第一配线的上表面露出的方式形成的多个存储单元孔；在多个第一配线上形成，且以到达多个第一配线的上表面的方式在层间绝缘层内形成的多个伪孔；和在存储单元孔内和伪孔内分别形成的第一电极，与在第一电极的各个上形成的电阻变化层的层叠结构，其中在1个伪孔的下侧开口部露出的第一配线的面积，比在1个存储单元孔的下侧开口部露出的第一配线的面积大，在各个第一配线，形成有一个以上的伪孔。所谓条状，是指在某平面中，多个配线相互平行，向着某方向延伸而形成的状态。所谓“露出第一配线的上表面”是指存储单元孔到达第一配线的上表面，在存储单元孔的下侧开口部露出第一配线的状态。另外，这里所谓的露出，不是指存储单元孔的内部为空隙，也可以将存储单元孔的内部填充。即，在存储单元孔的内部，也可以第一配线与层间绝缘层以外的材料接触。虽然有“在伪孔内形成的第一电极”，但是在伪孔内的第一电极也可以不作为电阻变化元件的电极起作用。上述非易失性半导体存储装置中，也可以第二配线不在伪孔的上方形成。上述非易失性半导体存储装置中，也可以俯视时伪孔的形状为长方形，俯视时存储单元孔的形状为圆形，长方形的短边是与圆形的直径相同或以上的长度，长方形的长边比圆形的直径长。上述非易失性半导体存储装置中，也可以在伪孔的下侧开口部，第一配线的侧面露出。上述非易失性半导体存储装置中，也可以第一电极由钼、钯以及包括钼和钯的至少一种的混合物中的至少一个构成。上述非易失性半导体存储装置中，也可以在第一配线与第一电极之间具有种层， 种层包括镍、镍-磷合金和镍-硼合金中的至少一个，且第一电极包括钼和钯中的至少一个。上述非易失性半导体存储装置中，也可以种层包括钯和镍的层叠结构、钯和镍_磷合金的层叠结构，以及钯和镍_硼合金的层叠结构中的至少一个，且第一电极包括钼和钯的至少一个。上述非易失性半导体存储装置中，也可以电阻变化层包括缺氧型的过渡金属氧化物，该缺氧型的过渡金属氧化物是与具有化学计量组成的氧化物相比，氧的含量少的氧化物。此外，第一实施方式的非易失性半导体存储装置的制造方法，包括在基板上形成条状的多个第一配线的工序(A)；在包括多个第一配线的基板上形成层间绝缘层的工序 (B)；在层间绝缘层内，形成到达多个第一配线的表面的多个存储单元孔，和与存储单元孔相比下侧开口部的面积更大的至少1个伪孔的工序(C)；在存储单元孔和伪孔的下侧开口部露出的多个第一配线上，使用无电解选择生长镀法沉积第一电极的材料，在存储孔的内部形成第一电极的工序(D)；在多个存储单元孔内，在第一电极上埋入形成电阻变化层的工序(E)；和在层间绝缘层上和埋入形成的电阻变化层上，在与第一配线交叉的方向上形成条状的多个第二配线的工序(F)。上述非易失性半导体存储装置的制造方法的工序(C)中，俯视时伪孔的形状为长方形，俯视时存储单元孔的形状为圆形，长方形的短边是与圆形的直径相同或以上的长度， 长方形的长边比圆形的直径长。上述非易失性半导体存储装置的制造方法中，在工序(C)后且在工序(D)之前，还包括在第一配线上通过无电解选择生长镀形成种层的工序(G)，在工序(D)中第一电极材料沉积在种层上。上述非易失性半导体存储装置的制造方法中，在工序(E)后且在工序(F)之前，还包括在电阻变化层上形成二极管元件的工序(H)，在工序(F)中多个第二配线在二极管元件上形成。[装置的结构]图1是表示本发明的第一实施方式的非易失性半导体存储装置的结构的一例的平面图。如图1所示，本实施方式的非易失性半导体存储装置，包括在基板(未图示)上形成的多个条状的第一配线10 ；以覆盖第一配线的方式形成的层间绝缘层80 ；和在层间绝缘层80内形成且在与第一配线10交叉的方向上形成为条状的多个第二配线20。此外，在俯视时第一配线10与第二配线20的交点，且在第一配线10与第二配线20间的层间绝缘层80内形成存储单元孔。在该存储单元孔内形成由第一电极和在其上形成的电阻变化层的层叠结构构成且第一配线上表面与第一电极的下表面连接的多个电阻变化元件100。此夕卜，在第一配线10上，形成以到达第一配线10的上表面的方式在层间绝缘层80内形成的
14多个伪孔111。在各个第一配线10上形成1个以上的电阻变化元件100和1个以上的伪孔 111。其中，图1中，第一配线10以1根直线形状图示说明，但为了得到本发明的效果， 没有必要一定为直线。而且，即使空间上分割为多个配线，在各配线上形成最少1个存储单元孔或伪孔，并且这些存储单元孔底或伪孔底的电极形成在相同的无电解选择生长镀工序中进行，并且在进行该无电解选择生长镀的工序的时刻，如果这些配线电连接以成为相同电位，则能够合并这些配线成为1根第一配线。例如，即使俯视时形成伪孔的配线和形成电阻变化元件的配线分离，这些配线例如经由在这些配线的下表面连接的金属通孔(metal via)和在其下形成的配线电连接的情况等，在本发明中，该形成伪孔的配线和形成电阻变化元件的配线视作1根第一配线。通过使俯视时伪孔111与第一配线10重叠的面积，比俯视时电阻变化元件100与第一配线10重叠的面积大，在电极的无电解选择生长镀工序中，首先从伪孔111的底面开始镀敷。接着，通过电连接的多个存储单元孔的底部大致同时开始镀敷，得到本发明的效果。伪孔111的底面的面积，优选为全部的伪孔111的底部同时开始镀敷的面积。伪孔111 的俯视形状不仅为圆形，也可以为椭圆形、四边形、多边形等。从防止平面布局中布局面积增大的观点出发，伪孔111的俯视形状优选为如下形状如图18所示，短边侧的尺寸b与电阻变化元件100的俯视形状中的直径a相同或比其大，并且与伪孔下的第一配线10的配线宽度c相同或者比其小(c彡b彡a)，比长边侧的尺寸d小(d>b)。此外，如图19所示， 也可以为俯视时伪孔111的一部分从其下的第一配线10伸出的布局(b>c>a)。在这种情况下，通过在蚀刻形成伪孔的工序中进行过蚀刻(over etching)，在从第一配线10上伸出的部分，露出第一配线10的侧面，由此使得在伪孔底的第一配线10的表面积变得更大， 所以更能够得到伪孔带来的镀膜膜厚均勻化的效果。此外，本形状和布局，在后述的第二实施方式中也同样。其中，在d>b且b彡a的情况下，d彡a。即，伪孔111的长边侧的尺寸d，优选比电阻变化元件100的俯视形状中的直径a(=存储单元孔的直径)大。伪孔111的下侧开口部中露出的第一配线10的面积，比存储单元孔101的下侧开口中露出的第一配线10的面积大。优选伪孔111的下侧开口部露出的第一配线10的面积， 是存储单元孔101的下侧开口中露出的第一配线10的面积的2倍以上。更优选伪孔111 的下侧开口部中露出的第一配线10的面积，是存储单元孔101的下侧开口中露出的第一配线10的面积的5倍以上。更优选伪孔111的下侧开口部中露出的第一配线10的面积，是存储单元孔101的下侧开口中露出的第一配线10的面积的10倍以上。电阻变化元件100的底面与第一配线10的上表面连接，伪孔111的底面到达第一配线10的上表面。通过第一配线10和第二配线20以及在其交点形成的电阻变化元件100 形成多个，构成交叉点型的非易失性半导体存储装置。此外，虽然未图示，但在本实施方式的非易失性半导体存储装置的基板上预先形成有晶体管回路等，该晶体管回路与第一配线10和第二配线20电连接。这在后述的第二实施方式的说明中也同样。图2A是将图1的区域200放大，更详细地表示其结构的图。图2B是在箭头方向看图2A的X-X’的截面结构的截面图。
如图2A和图2B所示，本实施方式的电阻变化元件100，由从基板1的第一配线10 的上表面在基板垂直上部方向上依次形成的第一电极30和电阻变化层40构成。在本实施方式的情况下，第二配线20在层间绝缘层90内，形成为与第一配线10交叉的条状。而且， 由第一电极30和在其上形成的电阻变化层40的层叠结构，构成电阻变化元件100。作为电阻变化层40，从电阻变化特性的稳定性、制作的再现性等方面考虑优选缺氧型钽氧化物 (TaOx)等的缺氧型的过渡金属氧化物，但是其他的电阻变化材料，只要在形成电阻变化元件的情况下在至少一个电极使用钼或钯等贵金属即可。其中，如图1所示，第二配线20延伸到电阻变化元件100形成为条状的区域外。由伪孔111露出的第一配线10的面积，比电阻变化元件100的底面与第一配线10 的上表面的接触面积大。如上所述，通过采用本实施方式的结构，在使用无电解选择生长镀形成第一电极 30时，在伪孔111优先开始析出电极材料，之后在全部的伪孔111大致同时发生电极材料的析出。随之，在电阻变化元件100也大致同时开始形成第一电极30，所以能够抑制第一电极 30的成膜膜厚的偏差。[制造方法]接着，使用图3A 图3C和图4A 图4C，说明本实施方式1的非易失性半导体存储装置的制造方法。图3和图4的各图，是说明直到形成图2B为止的工序的截面图。首先，如图3A所示，在基板1上形成第一配线10。本实施方式中，作为第一配线 10，使用由镶嵌(Damascene)法形成的铜(Cu)配线，但也可以使用由通常方法形成的铝 (Al)配线。此外，例如，第一配线的配线宽度能够为250nm，配线间隔能够为250nm。接着，例如使用CVD法，沉积由TEOS-SiO构成的层间绝缘层80，厚度为200nm。作为层间绝缘层80，可以使用=TEOS-SiO2膜，其由CVD法形成，使用CVD法的氧化硅(SiO2)、 臭氧(O3)和四乙氧基硅烷(TEOS)；作为低介电常数材料的硅碳氧化(SiOC)膜；或硅氟氧化膜(SiOF)等。此外，为了容易形成层间绝缘层80中的孔，在层间绝缘层80的下层侧，使用对使用氟类蚀刻气体的干蚀刻具有蚀刻耐性的膜，具体来说，使用CVD法形成的硅氮化(SiN) 膜、硅氧氮化(SiON)膜、硅碳氮化(SiCN)膜，在上层使用上述SiN、SiON以外的膜种的绝缘性氧化物材料，多个构成层间绝缘层。之后，在层间绝缘层80上形成到达第一配线10的上表面的存储单元孔101和伪孔111。存储单元孔101的径，例如能够为200nm。在此，在伪孔111的底面露出的第一配线10的表面积，比在存储单元孔101的底面露出的第一配线10的表面积大。本实施方式中，作为伪孔111的平面形状，例如为短边长200nm，长边长400nm的带有圆角的拟似长方形。长边方向适宜为第一配线10的长边方向。接着，如图:3B所示，通过仅在存储单元孔101和伪孔111的底面有选择地形成电极材料的镀敷法，形成第一电极30。在本实施方式中，第一电极30的形成使用TaOx的电阻变化特性优秀的电极材料的钼(Pt)的无电解选择生长镀法。无电解Pt镀浴能够使用胼-氨类Pt镀浴、含有硼类化合物或次亚磷酸作为还原剂的Pt镀浴等。此外，令Pt电极膜的膜厚为5nm，但也可以在5nm以上Mnm以下。在这种情况下，通过使Pt电极层薄膜化， 能够抑制热处理带来的Pt的小丘发生，能够使与电阻变化层的界面平坦化。此外，在存储单元孔101和伪孔111的底面露出的下层Cu配线上形成包含镍、镍-磷合金或镍-硼合金的任一种的种层之后，进行上述的无电解Pt镀浴，由此能够更有效的在Cu上进行Pt的选择生长。此外，种层可以为钯和镍、钯和镍-磷合金或钯和镍-硼合金的任一种的组合的层
叠结构。接着，如图3C所示，在包含存储单元孔101和伪孔111的层间绝缘层80上，形成成为电阻变化层40的电阻变化材料层41。在本实施方式中，电阻变化材料层41，例如能够通过溅射法形成与具有化学计量组成的氧化物相比作为原子比的氧的含量少的作为氧化物的缺氧型的钽氧化物(TaOx)。作为TaOx的适宜的范围，优选0. 8彡χ彡1. 9。此外，也可以代替钽氧化物，使用铪氧化物、钴氧化物。铪氧化物标记为HfOx时，优选0. 9 < χ < 1. 6， 锆氧化物标记为时，优选0. 9 < χ < 1. 4。其中，通过调整溅射时的氧气流量相对于氩气流量的流量比，能够调整TaOx、HfOx和的化学式的χ值。对使用缺氧型的钽氧化物作为电阻变化层的情况的具体的溅射时的工序进行说明，首先，在溅射装置内设置基板，将溅射装置内抽真空到7X10_4!^程度。将钽作为靶，功率为250W、合并氩气和氧气的全部气体压力为3. 3Pa，基板的设定温度为30°C，进行溅射。 在氧分压从到7%变化的情况下，钽氧化物层中的含氧率从约40% (TaOa66)变化到约 70% (Ta02.3)。钽氧化物层的组成，能够使用卢瑟福背散射法测定。另外，所谓具有化学计量组成的氧化物，在氧化钽的情况下，这里是指作为绝缘体的Ta2O5，通过成为缺氧型，使金属氧化物具有导电性。其中，作为成膜方法，不仅是溅射法，也可以使用CVD法、ALD法等。 此外，也可以在形成金属Ta膜后，将Ta膜氧化形成TaOx。电阻变化材料层41的膜厚，只要能够埋设存储单元孔101即可，考虑到之后的表面部分除去工序中处理的容易性，在本实施方式中，例如能够为400nm。此外，电阻变化材料层41，除了缺氧型的钽氧化物，还可以使用缺氧型的铁氧化物、氧化钛、氧化钒、氧化钴、氧化镍、氧化锌、铌氧化物、锆氧化物和铪氧化物。接着，如图4A所示，使用CMP工序，除去层间绝缘层80上的电阻变化材料层41，在存储单元孔101和伪孔111中填充形成电阻变化层40。其中，作为这样除去层间绝缘层80 上的电阻变化材料层41的方法，也可以不使用CMP而使用回蚀工序。接着，如图4B所示，在包含电阻变化元件100的层间绝缘层80上，进一步使用例如CVD法，沉积厚度为400nm的由TEOS-SiO构成的层间绝缘层90，使层间绝缘层80在上方延长。进一步，在层间绝缘层90上形成第二配线槽21。在本实施方式中，第二配线槽21形成为与第一配线10交叉的条状。例如，第二配线槽21的槽宽度能够为250nm，配线间隔能够为250nm。此外，本实施方式中，第二配线槽21仅在电阻变化元件100的上部形成，在伪孔111的上部没有形成。即，第二配线槽21，不在伪孔111的上方形成，因此，第二配线20 不在伪孔111的上方配置。这是为了防止在伪孔111内形成的电阻变化层成为杂散电容， 但是在没有杂散电容的问题的情况下，也可以在伪孔111的上部形成第二配线槽21。然后，如图4C所示，形成第二配线20。作为第二配线20，在实施方式中，使用由通常的镶嵌法形成的Cu配线，但是也可以使用通常方法形成的铝(Al)配线。如上所述，能够通过本实施方式的制造方法制作非易失性半导体存储装置。(第二实施方式)第二实施方式的非易失性半导体存储装置，是第一实施方式的非易失性半导体存
17储装置在层叠结构和第二配线之间还具有与层叠结构串联连接的二极管元件。[装置的结构]图5A是表示本发明的第二实施方式的非易失性半导体存储装置的结构的一例的平面图。本实施方式，与第一实施方式的非易失性半导体存储装置的基本结构相同，构成电阻变化元件的电极和电阻变化层能够使用与第一实施方式的非易失性半导体存储装置相同的部件。与第一实施方式的非易失性半导体存储装置的不同的特征在于，在本实施方式中，具有与电阻变化元件102串联连接的二极管元件120，并且在存储单元孔101内形成第二电极50。作为二极管元件120，与存储部的电阻变化特性对应地可以使用由半导体层60、 夹着该半导体层60的第二电极50和第三电极70的3层层叠构成的MSM 二极管；或者代替半导体层60使用绝缘体层的MIM 二极管；由ρ型半导体和η型半导体2层层叠构成的ρη 结二极管；或者由半导体层和金属电极体层的2层层叠结构构成的肖特基结二极管等具有非线性的开关特性的元件。通过对电阻变化元件串联插入二极管元件，在交叉点型ReRAM的情况下，能够减少在第一配线10与第二配线25交叉的交点形成的、所选择的电阻变化层的电阻值的读取和写入时产生的非选择性的与电阻变化层的串扰(crosstalk)。图5B是从箭头方向看图5A的X-X’的截面结构的截面图。如图5A和图5B所示，本实施方式的电阻变化元件102，由从第一配线10的上表面在基板垂直上部方向上依次形成的第一电极30、电阻变化层40和第二电极50构成。而且，在电阻变化元件102上依次形成半导体层60、第三电极70和第二配线25。第二电极50、半导体层60和第三电极70的层叠结构，形成金属-半导体-金属结构(MSM)的二极管元件120。通过采用如上所述的本实施方式的结构，能够实现与上述第一实施方式同样的动作，发挥同样的作用效果。S卩，能够解决伴随电阻变化元件的下部电极的膜厚偏差造成的比特不良，减轻在交叉点型存储阵列的存储单元孔的底部形成的镀膜的膜厚偏差，并且在存储单元孔的微细化时也能够抑制该偏差的增加。并且，通过在各个电阻变化元件上且在第二配线下配置二极管元件，能够抑制微细化、非选择元件带来的漏泄电流，能够实现交叉点型且带二极管元件的非易失性半导体存储装置。[制造方法]接着，使用图6A 图6C、图7A 图7C和图8A 图8C，说明本实施方式1的非易失性半导体存储装置的制造方法。图6、图7和图8的各图，是说明直到图5B形成为止的工序的截面图。首先，如图6A所示，在基板1上形成第一配线10，本实施方式中使用由镶嵌法形成的Cu配线，但也可以使用由通常方法形成的铝(Al)配线。例如，第一配线的配线宽度能够为250nm，配线间隔能够为250nm。接着，例如使用CVD法，沉积由TEOS-SiO构成的层间绝缘层80，厚度为200nm。作为层间绝缘层80，可以使用=TEOS-SiO2膜，其由CVD法形成，使用CVD法的氧化硅(SiO2)、 臭氧(O3)和四乙氧基硅烷(TEOS)；作为低介电常数材料的硅碳氧化(SiOC)膜；或硅氟氧化膜(SiOF)等。此外，为了容易形成层间绝缘层80中的孔，在层间绝缘层80的下层侧，使用对使用氟类蚀刻气体的干蚀刻具有蚀刻耐性的膜，具体来说，使用由CVD法形成的硅氮化(SiN) 膜、硅氧氮化(SiON)膜、硅碳氮化(SiCN)膜等，在上层使用上述SiN、SiON以外的膜种的绝缘性氧化物材料，多个构成层间绝缘层。之后，在层间绝缘层80形成到达第一配线10的上表面的存储单元孔101和伪孔 111。存储单元孔101的径，例如能够为200nm。在此，使在伪孔111的底面露出的第一配线 10的表面积，比在存储单元孔101的底面露出的第一配线10的表面积大。本实施方式中， 作为伪孔111的平面形状，例如为短边长200nm，长边长400nm，带圆角的拟似长方形。长边方向适宜为第一配线10的长边方向。接着，如图6B所示，通过仅在存储单元孔101和伪孔111的底面有选择地形成电极材料的镀敷法，形成第一电极30。在本实施方式中，第一电极30的形成使用TaOx的电阻变化特性优秀的电极材料的钼(Pt)的无电解选择生长镀法。无电解Pt镀浴能够使用胼-氨类Pt镀浴、含有硼类化合物或次亚磷酸作为还原剂的Pt镀浴等。此外，Pt电极膜的膜厚为5nm，但也可以为5nm以上Mnm以下。在这种情况下，通过使Pt电极层薄膜化， 能够抑制热处理带来的Pt的小丘发生，与电阻变化层的界面能够平坦化。此外，在存储单元孔101和伪孔111的底面露出的下层Cu配线上形成包含镍、镍-磷合金或镍-硼合金的任一种的种层之后，进行上述的无电解Pt镀，由此能够更有效的在Cu上进行Pt的选择生长。此外，种层也可以为钯和镍、钯和镍-磷合金或钯和镍-硼合金的任一种的组合的层叠结构。接着，如图6C所示，在包含存储单元孔101和伪孔111的层间绝缘层80上，形成成为电阻变化层40的电阻变化材料层41。在本实施方式中，作为电阻变化材料层41，例如能够通过溅射法形成缺氧型的钽氧化物(TaOx)。作为TaOx的适宜的范围，优选0. 8彡χ彡1. 9。 此外，也可以代替钽氧化物，使用铪氧化物、锆氧化物。铪氧化物标记为HfOx时，优选 0.9 ^ x^ 1. 6，锆氧化物标记为时，优选0. 9 < χ < 1. 4。其中，通过调整溅射时的氧气流量相对于氩气流量的流量比，能够调整TaOx、HfOx和的化学式的χ值。其中，作为成膜方法，除了溅射法，还可以使用CVD法、ALD法等。此外，也可以在形成金属I^Hf或者rLx膜后，将金属Ta、Hf、&膜氧化，形成Ta0x、Hf0x或&0X。电阻变化材料层41的膜厚，只要能够埋设存储单元孔101以上的膜厚即可，考虑到在之后的表面部分除去工序中处理的容易性，本实施方式中例如为400nm。接着，如图7A所示，使用CMP工序，除去层间绝缘层80上的电阻变化材料层41，仅在存储单元孔101和伪孔111中残留电阻变化材料层41。其中，作为这样除去层间绝缘层 80上的电阻变化材料层41的方法，也可以不使用CMP而使用回蚀工序。之后，如图7B所示，通过进一步进行过研磨(over polish)，除去存储单元孔101 和伪孔111中的电阻变化材料层41的表层侧的一部分。由此，在存储单元孔101和伪孔 111中形成电阻变化层40。作为这样除去电阻变化材料层41的表层侧的一部分的方法，除了过研磨还可以使用回蚀方法。本实施方式中，通过过研磨除去的电阻变化材料层41的表层的膜厚大约为30nm。接着，如图7C所示，在包含存储单元孔101和伪孔111的层间绝缘层80上，形成成为电阻变化元件102的第二电极50的第二电极材料层51。本实施方式中，例如，作为第二电极材料层51能够通过对TaN、TiN或W进行溅射，形成lOOnm。接着，如图8A所示，使用CMP工序，除去层间绝缘层80上的第二电极材料层51，在存储单元孔101和伪孔111中埋入形成第二电极50。接着，在包含第二电极50的层间绝缘层80上，进一步使用例如CVD法，沉积厚度400nm的由TEOS-SiO构成的层间绝缘层90。 然后，在层间绝缘层90上形成第二配线槽21。本实施方式中，通过与第一配线10交叉形成条状的第二配线槽21，使半导体层60、第三电极70和第二配线25与第一配线10交叉形成条状。例如，第二配线槽21的槽宽度能够为250nm，配线间隔能够为250nm。此外，本实施方式中，第二配线槽21仅在电阻变化元件102的上部形成而不在伪孔111的上部形成，但也可以在伪孔111的上部也形成第二配线槽21。然后，如图8B所示，在包含第二配线槽21的层间绝缘层90上层叠形成半导体材料层61、第三电极材料层71和第二配线材料层22。接着，如图8C所示，通过CMP除去在第二电极50和层间绝缘层80、90上形成的半导体材料层61、第三电极材料层71和第二配线材料层22，由此在第二配线槽21上埋入形成二极管元件120的半导体层60、第三电极70和第二配线25。在本实施方式中，作为半导体层60使用缺氮型硅氮化物(SiNz，0 < ζ < 0.85)， 作为第二电极50使用TaN、TiN或W，通过半导体层60、夹着其的第二电极50和第三电极 70形成MSM 二极管。其中，具有这样的半导体特性的SiNz膜，例如能够通过使用Si靶在氮气气氛中反应溅射形成。例如，在室温条件下，令腔室压力为0. IPa lPa，Ar/^2流量为 18sccm/2sccm 制作即可。在具有半导体特性的SiNz以Z = 0. 3且IOnm的厚度制作的情况下，施加1. 6V电压能够得到IX 104A/cm2的电流密度，施加0. 8V的电压能够得到IX 103A/cm2的电流密度。 因此，在以这些电压为基准使用的情况下，开/关比为10，能够确认能够作为非易失性半导体存储装置的二极管元件充分利用。此外，第二配线25能够使用与第一配线10同样的材料。本实施方式中，例如能够使半导体材料层61和第三电极材料层71、第二配线层的膜厚分别为16nm和20nm、400nm。如上所述，能够制作利用本实施方式的制造方法的非易失性半导体存储装置。(第三实施方式)第三实施方式的非易失性半导体存储装置，是在第一实施方式和第二实施方式的至少一个非易失性半导体存储装置中，电阻变化层具有第一电阻变化层和第二电阻变化层，第一电阻变化层和第二电阻变化层由同种金属氧化物构成，第一电阻变化层的含氧率比第二电阻变化层的含氧率高。第三实施方式的非易失性半导体存储装置的制造方法，是在第一实施方式和第二实施方式的至少一个非易失性半导体存储装置的制造方法中，工序(E)包括形成第一电阻变化层和第二电阻变化层的工序，第一电阻变化层和第二电阻变化层由同种的金属氧化物构成，第一电阻变化层的含氧率比第二电阻变化层的含氧率高。所谓同种金属氧化物是指构成金属氧化物的金属的元素相同。[装置的结构]
图9A是表示本发明的第三实施方式的非易失性半导体存储装置的结构的一例的平面图。本实施方式，在第二实施方式的非易失性半导体存储装置中，除了电阻变化层由多层构成这一点外，与第二实施方式的非易失性半导体存储装置结构相同。因此，与第二实施方式共同的部分，付以相同的符号和名称，省略详细说明。图9B是从箭头方向开图9A的X-X’的截面结构的截面图。如图9A和图9B所示，本实施方式的电阻变化元件103中，电阻变化层40由第一电阻变化层42和第二电阻变化层43构成。图9B的例子中，第一电阻变化层42具有覆盖第一电极30的上表面和存储单元孔的侧面的杯状的形状。此外，图9B的例子中，第二电阻变化层43填充在第一电阻变化层42构成的杯的内部。第一电阻变化层42和第二电阻变化层43由同种金属氧化物构成，第一电阻变化层42的含氧率比第二电阻变化层43的含氧率高。第一电阻变化层42为高电阻层，第二电阻变化层43为低电阻层。根据这样的结构，与第一电极30连接，将含氧率高的第一电阻变化层42配置在存储单元孔101的底部，在其上配置含氧率低的第二电阻变化层43，由此能够在第一电阻变化层42与第一电极30的界面区域引起电阻变化。其结果是，为了使电阻变化层40电阻变化(高电阻化或低电阻化)要施加的电脉冲的极性唯一确定，能够得到作为存储装置的稳定的动作特性。电阻变化动作，通过电阻变化层40的电极附近的氧化还原反应产生。通过在电阻变化层40与第一电极30的界面附近部分设置能够对氧化还原做贡献的氧多的第一电阻变化层42，能够进行稳定的电阻变化动作。其中，图中，第一电阻变化层42也在存储单元孔 101的侧壁上形成，但只要至少在与第一电极30接触的部分(存储单元孔101的底部)形成即可。通过采用如上所述的本实施方式的结构，能够实现与上述第二实施方式同样的动作，发挥同样的作用效果。S卩，解决伴随电阻变化元件的下部电极的膜厚偏差的比特不良， 降低在交叉点型存储阵列的存储单元孔的底部形成的镀膜的膜厚偏差，并且即使在存储单元孔的微细化时也能够抑制该偏差的增加。此外，通过在各个电阻变化元件上且在第二配线下配置二极管元件，能够实现能够抑制微细化或来自非选择元件的漏泄电流的、交叉点型且带二极管元件的非易失性半导体存储装置。而且，本实施方式中，电阻变化层由第一电阻变化层和第二电阻变化层构成，但是通过使第一电极的厚度均勻化，第一电阻变化层和第二电阻变化层的厚度也均勻化。由此， 在存储单元孔形成由2层电阻变化层构成的电阻变化元件的情况下，初始电阻、电阻变化产生的电压和电流以及电阻值的变化幅度等元件的电特性的偏差得到抑制。此外，也能够提高元件的可靠性(保持性和耐久性)。[制造方法]接着，使用图IOA 图10C、图IlA 图IlC和图12A 图12C，说明本实施方式1 的非易失性半导体存储装置的制造方法。图10、图11、图12的各图，是说明直到形成图9B 为止的工序的截面图。图IOA和图IOB的工序，与第二实施方式的图6A和图6B的工序相同，省略详细说
21明。图IOB之后，如图IOC所示，在包含存储单元孔101和伪孔111的层间绝缘层80 上，形成成为第一电阻变化层42的第一电阻变化材料层44，进一步在第一电阻变化材料层 44上形成成为第二电阻变化层43的第二电阻变化材料层45。本实施方式中，作为第一电阻变化材料层44，例如能够由缺氧型钽氧化物(TaOy) 通过溅射法形成。作为TaOy的适宜范围，优选2.1 <y。此外，也可以代替钽氧化物，使用铪氧化物或锆氧化物。铪氧化物标记为HfOy时，优选1. 8 < y，锆氧化物标记为时，优选1. 9 < y。其中，通过调整溅射时氧气流量对氩气流量之比，能够调整TaOy、HfOy和的化学式的y值。本实施方式中，作为第二电阻变化材料层45，例如能够由缺氧型钽氧化物(TaOx) 通过溅射法形成。作为TaOx的适宜范围，优选0.8彡χ彡1.9。此外，也可以代替钽氧化物，使用铪氧化物或锆氧化物。铪氧化物标记为HfOx时，优选0. 9 < χ < 1. 6，锆氧化物标记为^^时，优选1.4。其中，通过调整溅射时氧气流量对氩气流量之比，能够调整TaOx、HfOx和的化学式的χ值。第一电阻变化材料层44的厚度优选比第二电阻变化材料层45的厚度小。具体来说，例如，在构成电阻变化材料层的过渡金属为Ta的情况下，第一电阻变化材料层44的厚度优选为Inm以上Snm以下，第二电阻变化材料层45的厚度优选为IOnm以上IOOnm以下。此外，在构成电阻变化材料层的过渡金属为Hf的情况下， 第一电阻变化材料层44的厚度优选为4nm以上5nm以下，第二电阻变化材料层45的厚度优选为IOnm以上IOOnm以下。此外，在构成电阻变化材料层的过渡金属为rLr的情况下，第一电阻变化材料层44的厚度优选为Inm以上5nm以下，第二电阻变化材料层45的厚度优选为IOnm以上IOOnm以下。作为成膜方法，除了溅射，还可以使用CVD法或ALD法等。此外，也可以在形成金属Ta、Hf或rLr膜之后，将金属Ta、Hf或rLr膜氧化，形成Ta0x、Hf0x或&0X。也可以在形成金属Ta、Hf或rLx膜之后，将金属Ta、Hf或rLx膜氧化，形成Ta0y、Hf0y或&0y。第一电阻变化材料层44的厚度和第二电阻变化材料层45的厚度的合计，只要是能够埋设存储单元孔 101以上即可，考虑到在之后的表面部分的除去工序的处理的容易性，在本实施方式中，例如能够为400nm。接着，如图IlA所示，使用CMP工序，除去层间绝缘层80上的第一电阻变化材料层 44和第二电阻变化材料层45，仅在存储单元孔101和伪孔111中残留第一电阻变化材料层 44和第二电阻变化材料层45。其中，作为这样除去层间绝缘层80上的电阻变化材料层的方法，也可以代替CMP，使用回蚀处理。之后，如图IlB所示，进一步通过进行过研磨，除去存储单元孔101和伪孔111中的第一电阻变化材料层44和第二电阻变化材料层45的表层侧的一部分。由此，在存储单元孔101和伪孔111中形成第一电阻变化层42和第二电阻变化层43。其中，作为这样除去电阻变化材料层的表层侧的一部分的方法，除了过研磨，也可以是回蚀的方法。本实施方式中，利用过研磨除去的第一电阻变化层42和第二电阻变化层43的表层的膜厚能够大约为 30nmo溅射法难以含有化学计量组成以上的氧，如果进行等离子体氧化处理，则氧注入到钽氧化物的晶界、缺陷等，能够形成具有更高的含氧率的过渡金属氧化物层，所以对于抑制漏泄电流有效。此外，也可以使用在氧气体氛围中溅射钽氧化物靶的反应性溅射法。接着，如图IlC所示，在层间绝缘层80和存储单元孔101和伪孔111的内部露出的第一电阻变化层42和第二电阻变化层43上，形成成为电阻变化元件103的第二电极50 的第二电极材料层51。本实施方式中，例如，作为第二电极材料层51，能够通过对TaN、TiN 或W进行溅射，形成lOOnm。图12A 图12C的工序，与第二实施方式的图8A 图8C的工序同样，省略详细说明。如上所述，能够制作利用本实施方式的制造方法的非易失性半导体存储装置。根据以上说明，本领域技术人员能够明了本发明的多种改良和其他的实施方式。 因此，上述说明仅是作为示例的解释，是以对本领域技术人员进行指导实行本发明的最好方式为目的而提供的。不脱离本发明的主旨，能够实质地变更其结构和/或功能的详细内容。产业上的利用可能性本发明的非易失性半导体存储装置，具有微细化且能够大容量化的交叉点型结构，此外，能够解决现有的制造方法中困难的微细化制造上的偏差问题。而且，能够高速动作，且具有稳定的写入和读出特性，作为在数字家电、存储卡、便携型电话机和个人计算机等各种电子设备中使用的非易失性半导体存储装置是有用的。符号说明1 基板10第一配线20第二配线21第二配线槽22第二配线材料层25第二配线30 第一电极40 电阻变化层41电阻变化材料层42第一电阻变化层43第二电阻变化层44第一电阻变化材料层45第二电阻变化材料层50 第二电极51第二电极材料层60 半导体层61半导体材料层70 第三电极71第三电极材料层80层间绝缘层90层间绝缘层
100 电阻变化元件101 存储单元孔102 电阻变化元件103 电阻变化元件111 伪孔120 二极管元件200 区域210 导电线215 导电线220 电极225 CMO 存储层230 电极235 金属层240 绝缘层245 金属层316第一层间绝缘层318 下层Cu配线319第二层间绝缘层320 配线槽326存储单元孔330 贵金属电极层331 电阻变化层331a电阻变化材料层332 中间电极332a中间电极材料层333电阻变化元件(存储部)334 半导体层334a半导体材料层335 上部电极335a上部电极材料层336 二极管元件(第一二极管元件)337第三层间绝缘层338上层Cu配线(第一上层Cu配线)338a上层Cu配线材料层339 上层Cu配线槽
2权利要求
1.一种非易失性半导体存储装置，其特征在于，包括 基板；在所述基板上形成为条状的多个第一配线； 以覆盖所述多个第一配线的方式形成的层间绝缘层；在所述层间绝缘层上形成，且在所述多个第一配线的上方在与所述多个第一配线交叉的方向上形成为条状的多个第二配线；俯视时在所述多个第一配线与所述多个第二配线的各个交点，以所述多个第一配线与所述多个第二配线之间的所述层间绝缘层开口，使所述多个第一配线的上表面露出的方式形成的多个存储单元孔；在所述多个第一配线上形成，且以到达所述多个第一配线的上表面的方式在所述层间绝缘层内形成的多个伪孔；和在所述存储单元孔内和所述伪孔内分别形成的第一电极，与在所述第一电极的各个上形成的电阻变化层的层叠结构，其中在1个所述伪孔的下侧开口部露出的所述第一配线的面积，比在1个所述存储单元孔的下侧开口部露出的所述第一配线的面积大，在所述各个第一配线，形成有一个以上的所述伪孔。
2.如权利要求1所述的非易失性半导体存储装置，其特征在于 所述第二配线不在所述伪孔的上方形成。
3.如权利要求1或2所述的非易失性半导体存储装置，其特征在于俯视时所述伪孔的形状为长方形，俯视时所述存储单元孔的形状为圆形，所述长方形的短边是与所述圆形的直径相同或以上的长度，所述长方形的长边比所述圆形的直径长。
4.如权利要求1 3中任一项所述的非易失性半导体存储装置，其特征在于 在所述伪孔的下侧开口部，所述第一配线的侧面露出。
5.如权利要求1 4中任一项所述的非易失性半导体存储装置，其特征在于 所述层叠结构和所述第二配线之间还具有与所述层叠结构串联连接的二极管元件。
6.如权利要求1 5中任一项所述的非易失性半导体存储装置，其特征在于 所述第一电极由钼、钯以及包括钼和钯的至少一种的混合物中的至少一个构成。
7.如权利要求1 6中任一项所述的非易失性半导体存储装置，其特征在于在所述第一配线与所述第一电极之间具有种层，所述种层包括镍、镍_磷合金和镍_硼合金中的至少一个，且所述第一电极包括钼和钯中的至少一个。
8.如权利要求1 6中任一项所述的非易失性半导体存储装置，其特征在于所述种层包括钯和镍的层叠结构、钯和镍-磷合金的层叠结构，以及钯和镍-硼合金的层叠结构中的至少一个，且所述第一电极包括钼和钯的至少一个。
9.如权利要求1 8中任一项所述的非易失性半导体存储装置，其特征在于所述电阻变化层包括缺氧型的过渡金属氧化物，该缺氧型的过渡金属氧化物是与具有化学计量组成的氧化物相比，氧的含量少的氧化物。
10.如权利要求1 8中任一项所述的非易失性半导体存储装置，其特征在于 所述电阻变化层包括第一电阻变化层和第二电阻变化层，所述第一电阻变化层和所述第二电阻变化层由同种金属氧化物构成，所述第一电阻变化层的含氧率比所述第二电阻变化层的含氧率高。
11.一种非易失性半导体存储装置的制造方法，其特征在于，包括 在基板上形成条状的多个第一配线的工序(A)；在包括所述多个第一配线的所述基板上形成层间绝缘层的工序(B)； 在所述层间绝缘层内，形成到达所述多个第一配线的表面的多个存储单元孔，和与所述存储单元孔相比下侧开口部的面积更大的至少1个伪孔的工序(C)；在所述存储单元孔和所述伪孔的下侧开口部露出的所述多个第一配线上，使用无电解选择生长镀法沉积第一电极的材料，在所述存储孔的内部形成第一电极的工序(D)； 在所述多个存储单元孔内，在所述第一电极上埋入形成电阻变化层的工序(E)；和在所述层间绝缘层上和所述埋入形成的所述电阻变化层上，在与所述第一配线交叉的方向上形成条状的多个第二配线的工序(F)。
12.如权利要求11所述的非易失性半导体存储装置的制造方法，其特征在于所述工序(C)中，俯视时所述伪孔的形状为长方形，俯视时所述存储单元孔的形状为圆形，所述长方形的短边是与所述圆形的直径相同或以上的长度，所述长方形的长边比所述圆形的直径长。
13.如权利要求11或12所述的非易失性半导体存储装置的制造方法，其特征在于 在工序(C)后且在工序(D)之前，还包括在所述第一配线上通过无电解选择生长镀形成种层的工序(G)，在所述工序(D)中所述第一电极材料沉积在所述种层上。
14.如权利要求11 13中任一项所述的非易失性半导体存储装置的制造方法，其特征在于在工序(E)后且在工序(F)之前，还包括在所述电阻变化层上形成二极管元件的工序 (H)，在所述工序(F)中所述多个第二配线在所述二极管元件上形成。
15.如权利要求11 14中任一项所述的非易失性半导体存储装置的制造方法，其特征在于所述工序(E)包括形成第一电阻变化层和第二电阻变化层的工序，所述第一电阻变化层和所述第二电阻变化层由同种金属氧化物构成，所述第一电阻变化层的含氧率比所述第二电阻变化层的含氧率高。
全文摘要
包括俯视时条状的多个第一配线(10)与条状的多个第二配线(20)的各个交点上，在层间绝缘层(80)中，以将多个第一配线的上表面开口的方式形成的多个存储单元孔(101)；在多个第一配线上形成且以到达多个第一配线的上表面的方式在层间绝缘层内形成的多个伪孔(111)；和在存储单元孔和伪孔内部形成的第一电极(30)和电阻变化层(40)的层叠结构。在1个伪孔的下侧开口部露出的第一配线的面积，比在1个存储单元孔的下侧开口部露出的第一配线的面积大，在各个第一配线形成有1个以上的伪孔。
文档编号H01L45/00GK102484114SQ20118000359
公开日2012年5月30日 申请日期2011年7月7日 优先权日2010年7月8日
发明者三河巧, 富永健司, 辻清孝 申请人:松下电器产业株式会社