专利名称：具有节省空间的边缘结构的半导体部件的制作方法
技术领域：
本发明的实施例涉及包括半导体本体的半导体部件(特别是功率晶体管)，所述半导体本体具有在所述半导体本体的内部区域中的pn结和在所述半导体本体的边缘区域中的边缘结构。
背景技术：
_2] 相关申请的交叉引用
本部分继续专利申请要求2007年8月3日提交的、顺序号为11/833，328的美国专利申请和2006年8月3日提交的、编号为DE 10 2006 036 347.7的德国申请的优先权，这两件申请都被结合在此以作参考。具有半导体结(即pn结)的部件结构存在于双极型部件(比如二极管、双极型晶体管和IGBT)和单极型部件(比如MOSFET)这二者中。这些部件在它们在导通状态中的特性方面不同。然而，这些部件所共有的是，在阻断(blocking)状态中，从半导体结开始，空间电荷区随着增加的阻断电压而扩大。在垂直部件中，pn结基本上平行于半导体本体的其中一侧。在没有采取附加措施的情况下，在横向上紙邻(adjoin) pn结的那些区域中耐电压(voltage proof)(最大阻断电压)被降低。通常，这是半导体本体的边缘区域，即半导体本体的邻近侧表面或边缘表面的区域，其中边缘表面在半导体本体的前侧和后侧之间在垂直方向上延伸。具有pn结的区域通常形成内部区域，该内部区域在其面积大小方面通常大于边缘区域。为了增加边缘区域中的耐电压，以及因此为了在达到最大阻断电压时集中更大内部区域中的雪崩击穿，不同的边缘末端或边缘结构是已知的。这些边缘末端用来当向部件施加阻断电压时降低边缘区域中电场线的曲率，以及因此用来与内部区域中的场强相比，降低边缘区域中的场强。
发明内容
根据第一实施例的半导体部件包括:半导体本体，其包括第一侧和第二侧、以及具有第一传导类型的基本掺杂的第一半导体层；第一半导体层中与第一传导类型互补的(complementary)第二传导类型的至少一个有源部件区；具有多个沟槽(trench)的单元阵列，每个沟槽包括场电极和场电极电介质；以及第二传导类型的至少一个单元阵列边缘区。单元阵列边缘区在单元阵列中被仅仅布置在单元阵列的边缘区域中，Btt邻单元阵列的至少一个沟槽，以及被至少部分地布置在单元阵列中的至少一个沟槽下面。
现在将参考附图解释实例。附图用来说明基本原理，因此仅仅示出用于理解基本原理所必需的方面。附图不是按比例的。在附图中，相同的附图标记表示类似的特征。图1示出实现为MOS晶体管的半导体部件，其中该部件包括具有沟槽和布置在沟槽中的边缘电极的边缘结构。图2示出形成为二极管的半导体部件，其中该半导体部件包括具有沟槽和布置在沟槽中的边缘电极的边缘结构。图3示出实现为MOS晶体管的半导体部件，其中该部件具有边缘结构，该边缘结构具有几个沟槽和布置在沟槽中的边缘电极。图4示出实现为MOS晶体管的半导体部件，其中该部件具有包括充满电介质的沟槽的边缘结构。图5示出实现为MOS晶体管的半导体部件，其中该部件包括具有几个沟槽的边缘结构，每个沟槽充满电介质。图6A-6D示出用于制造根据图1和2的边缘结构的过程步骤。图7示出根据另一实施例的半导体部件的垂直横截面图。图8示出在第一水平面中图7的半导体部件的水平横截面图。图9示出在第二水平面中图7的半导体部件的水平横截面图。图10示出根据又一实施例的半导体部件的垂直横截面图。图11示出在第二水平面中图10的半导体部件的水平横截面图。图12示出根据另一实施例的半导体部件的垂直横截面图。图13示出根据又一实施例的半导体部件的垂直横截面图。
具体实施例方式在下面的详细描述中参考了形成其一部分的附图，并且其中通过说明的方式示出可以实践本发明的具体实施例。在这方面，参考所描述的附图的取向使用了诸如“顶部”、“底部”、“前”、“后”、“前导”、“拖尾”等等之类的方向术语。由于可以将各实施例的部件定位在许多不同的取向中，因此使用所述方向术语是为了进行说明而绝非进行限制。应当理解，在不背离本发明的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑的改变。因此不应当将下面的详细描述视为进行限制，并且本发明的范围由所附权利要求书来限定。应当理解，可以将在此所述的各种示例性实施例的特征彼此组合，除非另有专门说明。图1示出根据第一实施例的半导体部件的一部分(section)的垂直横截面图。该半导体部件包括半导体本体100，其具有第一侧101 (下文中还称作前侧)和第二侧102 (下文中还称作后侧)。后侧102在半导体本体100的垂直方向上被布置成与前侧101相对。半导体本体100包括具有第一传导类型的基本掺杂的第一半导体层103。仅仅出于说明的目的，第一传导类型在图1的实施例中是η型。毗邻半导体本体100的前侧101的第一半导体层103例如是布置在第二半导体层104上的外延层103，其中第二半导体层104例如是半导体衬底。应当注意，在垂直方向上图1的第一和第二半导体层103、104的尺寸不是按比例的。通常，当将第一半导体层103实现为衬底104上的外延层时，在半导体本体103的垂直方向上外延层103的尺寸显著地小于半导体衬底104的尺寸。半导体本体100在半导体本体100的横向上包括内部区域105以及毗邻内部区域105的边缘区域106。布置在半导体本体100的第一半导体层103和内部区域105中的是第二传导类型的有源部件区12，其根据实例是P掺杂区。有源区12与半导体层103的具有η基掺杂的毗邻区域一起形成pn结。在图1的实例中，有源部件区12是沟槽MOS晶体管的晶体管结构的一部分，其被实现在半导体本体的内部区域105中。P掺杂有源部件区12形成晶体管的本体区，其在半导体本体100的垂直方向上被布置在源极区11和漂移区13之间。源极区11和漂移区13与本体区12互补地被掺杂。半导体层103的具有基本掺杂并在垂直方向上从本体区12延伸到半导体衬底104的部分在该部件中形成漂移区13。半导体衬底104形成MOS晶体管的漏极区14。为了控制在源极区11和漂移区13之间的本体区12中的反型沟道，该部件包括栅电极15。栅电极15被布置在从前侧101在垂直方向上延伸到半导体本体100中的沟槽19中。根据图1中的实例，栅电极15在半导体本体100的横向上被布置成邻近本体区12，以及使用栅电介质16而与本体区12电介质地绝缘。在半导体本体100的垂直方向上，栅电极15从源极区11延伸到漂移区13。在半导体本体100的内部区域105中，可以形成许多相同的晶体管结构，每个具有栅电极15、源极区11和本体区12。这些相同的晶体管结构在下文中将被表示为晶体管单元。这些晶体管单元通过彼此电连接它们的源极区11而被并联连接。在根据图1的部件中，这是通过使用源电极31来实现的，该源电极31被布置在半导体本体100的前侧上面，并且接触各个晶体管单元的源极区11。此外，源电极31以已知的方式短路晶体管单元的源极区11和本体区12。漂移区13以及漏极区14是该部件中的所有晶体管单元所共有的。并联连接的晶体管单元形成所谓的单元阵列。在与栅电极15相同的沟槽19中，可以布置场电极17，其在垂直方向上被布置在栅电极15下面，以及在横向上被布置成邻近漂移区13的部分。沟槽中的这些场电极17通过场电极电介质18而与第一半导体层103绝缘，其中与栅电介质16相比，场电极电介质更厚。以没有详细示出的方式，可以将场电极17分别连接到源极区11或者源电极31，其中场电极17从而具有该部件的源极电位。场电极17以已知的方式用来当该部件正在阻断(关断)时补偿存在于漂移区13中的一部分掺杂电荷，从而增加该部件的耐电压。掺杂电荷是由利用掺杂剂对漂移区进行掺杂而产生的。当在栅电极15处不存在适合用于实现本体区12中的反型沟道的驱动电位时，以及当在漏极端子D (连接到漏极区14)和源极端子之间存在阻断本体区12和漂移区13之间的pn结的电压时，图1的晶体管结构阻断。用于图1的n-MOSFET的阻断电压是漏极D和源极S之间的正电压。对于p-MOSFET，其中各个部件区与图1的部件的部件区互补地被掺杂，该电压是漏极和源极之间的负电压。当向该部件施加阻断电压时，从pn结开始的空间电荷区在半导体本体100的垂直方向上在内部区域105中延伸。空间电荷区随着增加的阻断电压而进一步延伸，直到达到该部件的最大耐电压以及雪崩击穿开始。在边缘区域106中，该部件包括边缘结构。边缘结构用来获得边缘区域中的耐电压，其至少是内部区域105中该部件的耐电压。应当注意，在这方面，“边缘区域”不一定是靠近半导体本体100的横向边缘的半导体本体100的区域。与本发明有关的“边缘区域”是在横向上毗邻半导体区域的半导体本体的区域，其中该半导体区域包括垂直功率半导体部件的有源部件区域。除了如图1所示的功率MOSFET之夕卜，这样的垂直功率半导体部件还可以是功率IGBT或者功率二极管，其将在下文中参考图2进行解释。从根据图1的部件开始，通过与漂移区13互补地对漏极区进行掺杂来获得功率 IGBT。在根据图1的部件中，边缘结构包括另一沟槽25，其从前侧101开始在垂直方向上延伸到半导体本体中。电极(其在下文中将被称为边缘电极)被布置在该沟槽25中，并且通过电介质层而与第一半导体层103电介质地绝缘。边缘结构还包括第一边缘区21，其中该边缘区21与半导体层103的基本掺杂互补地被掺杂，直接毗邻边缘沟槽25，并在垂直方向上被至少部分地布置在边缘沟槽25下面。边缘结构还包括可选的第二边缘区22，其中该第二边缘区22在半导体本体100的横向上直接毗邻边缘沟槽，并在垂直方向上毗邻前侧101。第二边缘区22与第一半导体层103的基本掺杂互补地被掺杂，并且在该实例中在与单元阵列的方向相反的方向上毗邻沟槽。该部件可能还包括在边缘沟槽25和晶体管单元阵列的最外沟槽之间的边缘区26，其中该最外沟槽是被布置成最靠近边缘区域106的沟槽。另一边缘区26与第一半导体层103的基本掺杂互补地被掺杂。边缘区26从边缘沟槽25到达晶体管单元阵列的位于最外的“晶体管沟槽”，其中该晶体管沟槽具有布置在其中的栅电极16和场电极17。在该部件中，边缘电极23被连接到边缘沟槽25和单元阵列之间的另一边缘区26。作为对连接边缘电极23到另一边缘区26的替换，边缘电极23可以被连接到源电极31 (未示出)。在半导体本体的内部区域中形成MOS晶体管的漂移区13的半导体层103可以包括两个不同掺杂的部分层:第一部分层103’，其毗邻有源部件区12 ;以及第二部分层103”，其毗邻第一部分层103’并且与第一部分层103’相比是低掺杂的。在图1中以短划线描绘了两个部分层103’、103”中的半导体层103的这样的细分。低掺杂部分层103”基本上被布置在单元阵列的沟槽结构和边缘结构的下面，其中沟槽19、25可以延伸到低掺杂部分层103”中。第一边缘区21可以完全地布置在低掺杂部分层103”中。通过将半导体层103细分成低掺杂的第二部分层103”和高掺杂的第一部分层103’，该半导体部件包括场电极17的区域中的高掺杂漂移区部分、以及低掺杂漂移区部分。低掺杂漂移区部分增加该部件的耐电压，并在横向上没有被场电极17耗尽/补偿。出于比较的原因，假设存在参考部件，该参考部件具有与根据图1的部件的第一部分层103’同样高地被完全掺杂的漂移区，并且没有场电极。与低掺杂部分层103’的掺杂浓度相比，本部件的高掺杂部分层103’的掺杂浓度被选择成使得，参考部件的耐电压小于本部件的耐电压的50%。换句话说，本部件的耐电压大于参考部件的耐电压的2倍。当部件阻断时，边缘结构用来影响半导体本体中的场线的行进(course)。在图1中，以点划线描绘了电场的两个等电位线。这些等电位线在内部区域105中在横向上延伸，并且在边缘区域106中弯曲到前侧101的方向中，与内部区域105相比在边缘区域106中没有出现更高的电场。与内部区域105中的耐电压相比，为了增加边缘区域106中的耐电压，通过根据图1的边缘结构来增加边缘区域中等电位线之间的相互距离。围绕场电极23的电介质层24用来吸收边缘区域中阻断电压的较大部分，并在前侧的方向上弯曲等电位线。然而，在没有采取进一步措施的情况下，弯曲等电位线将导致在沟槽25下面半导体材料(比如硅)中的电场强度增加。毗邻沟槽的第一边缘区域21用来避免电场强度的这种增力口，并且当部件阻断状态时降低沟槽下面半导体材料的电场。在这方面，第一边缘区21的掺杂浓度被选择成使得，它可以被完全地耗尽，或者除了在横向上具有小于沟槽25的宽度的尺寸的区域之外，它可以被耗尽。应当注意，半导体本体100的第一边缘区21在横向上的尺寸通常(但不是一定)大于在该方向上沟槽25的尺寸。第二边缘区23用来从边缘沟槽在边缘的方向上进一步“移动”等电位线，以避免由于在该区域中弯曲等电位线而造成的沟槽下面的电场的增加。可以选择第二边缘区22的掺杂浓度，使得它不能被完全地耗尽。在后一种情况下，当部件阻断时，仅仅在第二边缘区22的部分中存在电场，同时在第二边缘区22的部分中没有电场存在。这等同于下述事实，即存在于第二边缘区22中的掺杂电荷多于所用的半导体材料的击穿电荷。在该实例中，与形成pn结的有源部件区域(本体区12和内部区域105)相比，边缘结构的第二边缘区22从前侧101开始在垂直方向上更深地延伸到半导体本体100中。在与图1的图平面垂直的方向上，可以延长沟槽，其中晶体管结构的另外的部件区也可以在该方向上进行延长。边缘结构是环形的，并以没有详细示出的方式围绕内部区域105的晶体管结构。图2示出实现为二极管的半导体部件。布置在半导体本体100的边缘区域106中的边缘结构对应于根据图1的功率晶体管的边缘区域。根据图2的部件中的内部区域105包括具有P掺杂有源部件区12、毗邻P掺杂区12的第一 η掺杂半导体区13、以及毗邻第一η掺杂半导体区13的第二 η掺杂半导体区14的二极管结构。第一 η掺杂区13是由半导体层103的具有基本η掺杂的部分形成的。第二 η掺杂半导体区14由高于η区13地被掺杂，并由半导体衬底104形成。在形成晶体管结构的P发射极的P区12和形成晶体管结构的η基的第一 η区13之间，存在pn结。第二 η区14形成二极管的η发射极。二极管结构还包括沟槽，其从前侧101开始延伸到半导体本体中。在沟槽中，场电极被布置成邻近η基13，其中场电极17使用场电极电介质18而与η基13绝缘。场电极17例如可以被连接到阳极电极31，其被布置在前侧101上面并接触二极管结构的P发射极区12 (阳极区)。η发射极14被连接到阴极电极K，其被示意性地示出。可以用肖特基金属区(未示出)代替根据图2的二极管的P发射极12，以获得肖特基二极管而不是双极型二极管。图3示出半导体部件，其与图1的半导体部件相比被修改，并且额定用于更高的阻断电压。该部件包括具有几个(根据该实例是两个)边缘沟槽25的边缘结构。与每个边缘沟槽相关联的是第一边缘区21，这些边缘区21中的每个与半导体层103的基本掺杂互补地被掺杂，并且被至少部分地布置在沟槽25下面。此外，可选的第二边缘区22与这些沟槽25中的每个相关联，这些第二边缘区22中的每个与半导体层103的基本掺杂互补地被掺杂，在横向上毗邻沟槽25，并且直接毗邻半导体本体的前侧。该边缘结构中最外沟槽25的第二边缘区22 (对应于根据图1的部件的第二边缘区22)在与内部区域105的方向相反的方向上毗邻沟槽25。与另外的沟槽(在图1中仅有一个另外的沟槽)相关联的第二边缘区22在横向上在邻近的边缘沟槽之间延伸。如所示的部件还包括另一边缘区26，其被布置在最靠近单元阵列的边缘沟槽25和单元阵列的最外晶体管沟槽之间。最靠近单元阵列布置的边缘沟槽25的边缘电极23被连接到另一边缘区26。远离单元阵列布置的边缘沟槽25的边缘电极23被连接到第二边缘区22，该第二边缘区22在单元阵列的方向上被布置在该边缘沟槽和邻近的边缘沟槽之间。为了进一步增加耐电压，可以提供具有边缘电极的另外的边缘沟槽(未示出)。这些边缘电极中的每个被连接到半导体区，其在单元阵列的方向上被布置成邻近沟槽并与半导体层103的基本掺杂互补地被掺杂。参考图3的实例，这些半导体区是两个边缘沟槽25和另一边缘区26之间的第二边缘区22。与根据图1的部件的晶体管单元阵列相比，根据图3的部件的晶体管单元阵列被修改。图3的单元阵列的晶体管单元不同于图1的晶体管单元，因为场电极17在垂直方向上一直延伸到本体区12的水平面(level)，但是被沟槽内的栅电极16围绕。场电极17和栅电极15的这一特定形式是制造过程的结果，在制造过程中首先制造场电介质层18以及然后制造场电极17。然后在制造栅电极15之前在沟槽的上部区域中蚀刻掉场电极17和场电介质层18。应当注意，根据图3的晶体管结构还可以具有根据图1的边缘结构。参考图1和2，边缘电极23可以一直延伸到半导体本体100的前侧101。然而，参考图3，场电极23还可以被布置在前侧101的下面，并且可以被在前侧和边缘电极23之间布置的电介质层覆盖。图4示出与图1的半导体部件相比被修改的半导体部件。图4的半导体部件包括边缘区域106中的边缘结构，其中该边缘结构具有完全充满边缘电介质层24的沟槽25。边缘结构还包括第一边缘区22，其与半导体层103的基本掺杂互补地被掺杂，直接毗邻沟槽25，以及在半导体本体100的垂直方向上被至少部分地布置在沟槽25下面。第一边缘区21的掺杂浓度被选择成使得，当该部件阻断时，边缘区21被完全地耗尽，或者除了在横向上具有小于沟槽25的宽度的尺寸的区域之外被耗尽。当该部件阻断时，边缘区21中的所有掺杂剂或者至少较大部分的掺杂剂被离子化。根据图4的边缘结构包括可选的第二边缘区22，其中该第二边缘区22在与内部区域105的方向相反的横向上毗邻沟槽25，并且在垂直方向上毗邻前侧101。与有源部件区12 (在该实例中是本体区)相比，第二边缘区22在垂直方向上更深地延伸到半导体本体中。此外，该部件包括可选的另一边缘区26，其中该另一边缘区26与半导体层103的基本掺杂互补地被掺杂，被布置在边缘沟槽25和晶体管结构的最外沟槽之间，并且从边缘沟槽25延伸到晶体管沟槽。可以选择第二边缘区22的掺杂电荷或者掺杂浓度，使得不能完全地耗尽第二边缘区22。对应于图1至3的部件，图4和5的半导体部件(其将在下面进行解释)可以包括两个不同掺杂的部分层。高掺杂部分层103’存在于半导体本体100的上部区域中，其中具有栅电极15和场电极17的沟槽19被布置，以及低掺杂层103”被布置在高掺杂层103’和衬底104之间，其中该衬底在该实例中形成漏极区14。具有电介质24的沟槽25 (图4)和沟槽25 (图5)可以穿过高掺杂部分层103’延伸到低掺杂层103”中。边缘区21的较大部分被布置在低掺杂部分层103”中。图5示出与根据图4的边缘结构相比被修改的边缘结构。图5的边缘结构包括几个(在该实例中是两个)边缘沟槽25，其完全充满着边缘电介质层24。与这些边缘沟槽25中的每个相关联的是第一边缘区21，其中该第一边缘区21被至少部分地布置在沟槽25下面，并具有掺杂电荷或者掺杂浓度，其被选择成使得它们可以完全地或者除了具有小于沟槽的宽度的尺寸的区域之外被耗尽。可选的第二边缘区22可以进一步与这些沟槽中的每个相关联，其中该第二边缘区22在横向上毗邻沟槽并且在垂直方向上毗邻前侧101。
参考图1至5解释的边缘结构(特别)适合于包括半导体层103的半导体部件，该半导体层103具有两个不同掺杂的部分层:第一部分层103’，其毗邻有源部件区12 ;以及第二部分层103”，其毗邻第一部分层103’并且与第一部分层103’相比是低掺杂的。参考图1到5，其中以短划线描绘了将半导体层103细分成两个部分层，低掺杂部分层103”基本上被布置在边缘结构下面。低掺杂部分层103”用来增加该部件的耐电压。边缘结构可以被布置在高掺杂第一部分层103’中。将在下文中参考图6A-6D解释用于制造图1至3的边缘结构的可能方法。图6A示出在第一过程步骤之后穿过半导体本体100的横截面，其中，使用布置在前侧上的蚀刻掩模201，经由前侧101将沟槽蚀刻到半导体本体100中。在内部区域105中执行沟槽蚀刻以用于制造沟槽，这些沟槽用来容纳晶体管结构的栅电极，以及在边缘区域106中执行沟槽蚀刻以用于制造容纳边缘电极23的至少一个沟槽。图6A中的附图标记19表示内部区域105的沟槽，以及附图标记25表示边缘区域106的沟槽。图6B示出在另外的过程步骤期间的方法，其中使用另一掩模202将掺杂剂注入半导体本体100中。掩模202 (其例如是隔膜/面板并被布置在前侧101上面)被选择成使得，掺杂剂经由边缘沟槽25的底部(ground)被注入半导体层103中，以及掺杂剂经由前侧101被注入半导体层103的在横向上毗邻沟槽25的区域中。可以远离半导体本体的前侧101布置在注入过程期间为了掩蔽半导体本体100而使用的掩模202。此外，可以在半导体本体100的前侧101上和在沟槽的未覆盖表面上布置散射层(未示出)。然后通过散射层将掺杂剂注入半导体本体100中。给定注入能量，散射层实现注入深度的变化。隔膜/掩模在该方法中可以远离散射层、或者可以直接毗邻散射层来布置。在图6B中用附图标记21’、22’表示由注入产生的注入区域。这些注入区域21’、22’是第一和第二边缘区21、22的基础。掩模202被选择成使得，掺杂剂注入内部区域105的沟槽19中被防止。然而，掩模202可以被选择成使得，掺杂剂被注入边缘沟槽25和最外晶体管沟槽19之间的半导体区域中，以用于形成另一注入区26’。另一注入区26’是另一边缘区26的基础。在注入之后，可以执行退火步骤，以用于对由注入产生的晶体缺陷进行退火，以及用于电激活注入的掺杂剂。退火步骤的温度例如是在1000°C和1200°C之间的范围，特别是在1050°C和1100°C之间的范围。图6C示出在另外的过程步骤之后的半导体本体100，其中在去除掩模202之后，将电介质层24’沉积在整个半导体表面上，即在前侧101上以及在沟槽19、25中。电介质层例如是通过氧化过程产生的热半导体氧化物、或者沉积的氧化物。电介质层24’在内部区域105的沟槽19中形成后面的场电极电介质以及在边缘沟槽25中形成后面的边缘电介质。在制造电介质层24’的过程期间需要温度过程，其使先前注入的掺杂剂更深地扩散到半导体本体100中。边缘结构的边缘区21、22、26是由该扩散过程产生的。应当注意，在另外的过程步骤期间，为了制造或者完成半导体部件，可能需要另外的温度过程，其导致先前注入的掺杂剂甚至更深地扩散到半导体本体中。图6D示出在另外的过程步骤之后的半导体本体，其中沟槽19、25充满着电极材料，以用于在边缘沟槽中形成边缘电极23，以及用于在内部区域105中形成后面场电极17的前驱体。
在这些过程步骤之后，执行另外的过程步骤以用于在半导体本体的内部区域105中制造晶体管结构，这些过程步骤在附图中没有被示出。在这些过程步骤期间掩蔽半导体本体100的边缘区域106。制造根据图4和5的具有完全充满电介质24的沟槽的边缘结构的过程不同于根据图6A到6C的方法，因为用于制造边缘沟槽25的掩模201的开口小于用于制造晶体管沟槽19的掩模201的开口。当沉积电介质层(在图6C中是24’)时，边缘沟槽25完全充满电介质材料，而在晶体管沟槽19中保留有空间，其中该空间稍后被电极材料充满。在蚀刻过程期间，与晶体管沟槽19的宽度相比边缘沟槽25的更小的宽度导致了与晶体管沟槽19相比边缘沟槽25的更小的垂直尺寸。这在图4和5中被示出。在图4和5的部件中，与单元阵列的沟槽19相比需要边缘沟槽25的更小的宽度，如果边缘沟槽25的电介质24将由与场电极电介质18相同的过程步骤来制造的话。通过生长氧化层或者通过沉积电介质层来执行电介质的制造，其中在这两种情况下，边缘沟槽25将被完全充满，而单元阵列的沟槽19将不被完全充满。在具有布置在沟槽中的边缘电极23和边缘电介质24的边缘结构中，以及在具有完全充满电介质的沟槽的边缘结构中，边缘沟槽25可以被实现成使得，与单元阵列的沟槽(未示出)相比，边缘沟槽25更深地延伸到半导体本体100中。在具有几个边缘沟槽的边缘结构中，至少最靠近单元阵列布置的边缘沟槽更深地延伸到半导体本体中。可以与制造单元阵列的沟槽同时地执行制造与单元阵列的沟槽相比更深地延伸到半导体本体中的边缘沟槽。在这方面，用于蚀刻沟槽的蚀刻掩模可以被选择成使得，边缘沟槽在半导体本体100的横向上宽于单元阵列100的沟槽。在蚀刻过程的给定持续时间期间，形成与单元阵列的沟槽相比更深的边缘沟槽。为了完全地充满更宽的以及因此更深的具有电介质层的边缘沟槽以便获得根据图4和5的边缘结构，两过程步骤可能变得必要:在第一过程步骤中，其在单元阵列的沟槽19中制造场电极电介质18，边缘沟槽部分地被电介质填充；在第二过程步骤中，边缘沟槽被电介质完全充满，例如通过在边缘区域中单独地沉积电介质。图7示出根据另一实施例的半导体部件的垂直横截面图。图7的半导体部件基于图3的半导体部件，并且包括在内部区域105中具有多个晶体管单元的晶体管阵列、以及具有边缘沟槽25的边缘末端结构，每个边缘沟槽25包括边缘电极23的和在边缘沟槽25下面的边缘区域21。关于包括在图3的半导体部件中的图7的半导体部件的特征，结合图3提供的解释相应地适用。图7的半导体部件另外包括与半导体层103的掺杂类型互补的第二掺杂类型的至少一个单元阵列边缘区27。在图7所示的实施例中，单元阵列边缘区27在晶体管单元阵列的最外沟槽19’下面，并且毗邻边缘末端结构的最内沟槽25下面的边缘区21。关于单元阵列边缘区27的掺杂浓度和尺寸，结合边缘区21提供的解释相应地适用。类似于边缘区21，至少一个单元阵列边缘区27具有掺杂浓度，该掺杂浓度被选择成使得，当晶体管处于关断状态时，单元阵列边缘区27被完全地或者几乎完全地耗尽。当器件处于关断状态时，围绕单元阵列边缘区域的区域中的漂移区11被耗尽，这意味着在围绕单元阵列边缘区27的漂移区11中存在耗尽区域(空间电荷区域)。漂移区11中的耗尽区域引起单元阵列边缘区27中的耗尽区。与单元阵列边缘区27相关的短语“完全地耗尽”意味着，单元阵列边缘区27中的所有掺杂剂原子被离子化。短语“几乎完全地耗尽”意味着，可能存在具有至多沟槽19、19’的宽度的直径的区域，其中没有耗尽区域或者其中掺杂剂原子没有被离子化。单元阵列边缘区27是可能被完全地耗尽还是可能被几乎完全地耗尽取决于单元阵列边缘区中的掺杂电荷以及周围漂移区11中的掺杂电荷。根据一个实施例，单元阵列边缘区27中的掺杂电荷在 I.IO12 (=lel2) cnT2 和 5.IO13 (=5el3)之间，特别是在 2el2 cnT2 和 2el3 cnT2 之间。单元阵列边缘区27的“掺杂电荷”对应于在半导体本体的垂直方向上单元阵列边缘区27中的掺杂浓度的积分。半导体层103可以包括第一和第二部分层103’、103”。单元阵列的沟槽19可以延伸到第二部分层103”中。根据一个实施例，至少一个单元阵列边缘区27被完全地或者几乎完全地布置在第二部分层103”中。短语“几乎完全地”意味着，单元阵列边缘区27的至少80%、至少90%、或者甚至至少95%被布置在第二部分层103”中。图8示出图7的半导体器件的水平横截面图。在图7中仅仅示出晶体管单元阵列的一部分以及毗邻晶体管单元阵列的所示部分的边缘末端结构，而图8 (以更小的尺度)示意性地示出完整的晶体管单元阵列和围绕晶体管单元阵列的边缘末端结构。图8示出图7所示的第一水平剖面A-A中的水平横截面图。该剖面A-A穿过图7的半导体切开。该剖面A-A穿过本体区域12下面的半导体层103中的半导体本体100以及穿过晶体管沟槽19和边缘沟槽25切开。在图8中，仅仅示出晶体管沟槽中的场电极电介质18和边缘沟槽25中的电介质层25。在图8中没有示出场电极17和边缘电极23。在图8示出的实施例中，除了最外晶体管沟槽19’之外的晶体管沟槽19都是细长的沟槽。将晶体管沟槽19实施为细长的沟槽仅仅是实例。这些沟槽还可以被实施为堆状的沟槽或者网格状的沟槽。图7中所示的垂直横截面图是垂直于细长的晶体管沟槽19的纵向延伸的剖面C-C中的截面图。最外晶体管沟槽19’在水平面中围绕另一晶体管沟槽19。参考图7，晶体管的有源晶体管区域(即连接到源电极的本体和源极区域11、12)被布置在最外晶体管沟槽19’和相邻晶体管沟槽之间的半导体台形(mesa)区域，但是在边缘末端结构的方向上没有被布置在最外晶体管沟槽19’的外部。因此，最外晶体管沟槽19’在半导体本体100的水平或者横向方向上“终止”晶体管单元阵列。理论上，对应于源极区域的半导体区域和对应于本体区域的半导体区域还可以被布置在单元区域的外部。然而，这些区域没有被连接到源电极11，因此这些区域不是晶体管的有源区域。根据一个实施例，省略毗邻最外沟槽19’的源极区域11以及可选地毗邻直接邻近最外沟槽19’的沟槽的源极区域。不过，最外沟槽19’和邻近沟槽之间的本体区域12被连接到源电极11。一般而言，单元阵列边缘区27被布置在单元阵列的边缘区域中。单元阵列的“边缘区域”是沿着最外沟槽19’或者单元阵列的边缘的区域，以及包括最外沟槽并具有单元阵列的总尺寸的0.1%和2%之间的尺寸。参考图8，边缘沟槽25是环形的，并且在水平面中围绕晶体管单元阵列。在图8所示的实施例中，最外晶体管沟槽19’和边缘沟槽25基本上是矩形的。然而，这仅仅是实例。这些沟槽还可以以环形几何形状的任何其他类型来实施。还可以将最外沟槽19’实施为细长的沟槽，其对应于单元阵列中的其他沟槽19。在这种情况下，沿着单元阵列的这些侧，其中设置沟槽的纵向端和没有设置最外沟槽19’，将对应于边缘区27的边缘区设置在各个沟槽19的纵向端下面。图9示出在第二水平剖面B-B中图7的半导体器件的水平横截面图。第二水平剖面B-B延伸穿过边缘区21和单元阵列边缘区27。在图9中用点线示出晶体管沟槽的位置和相对于边缘区21以及单元阵列边缘区27的边缘沟槽。参考图9,边缘沟槽25下面的边缘区21的形式或者几何形状对应于边缘沟槽25的形式或者几何形状，使得边缘沟槽21在水平剖面B-B中具有环的形式。根据另一实施例(未示出)，多个边缘区21被布置在边缘沟槽25中的每个的下面。一个边缘沟槽下面的各个边缘区21在横向上是隔开的。此外，单元阵列边缘区27的形式或者几何形状对应于最外晶体管沟槽19’的形式或者几何形状。根据另一实施例，在最外沟槽19’下面有多个单元阵列边缘区27，它们互相隔开并且沿着最外沟槽19’被设置。在下文中解释图7的具有至少一个单元阵列边缘区27的半导体部件的操作原理。出于解释的目的，假设半导体部件是具有η掺杂漂移区域13、η掺杂漏极区域14、η掺杂源极区域11和P掺杂本体区域12的η型MOSFET (如图7所示)。然而，该基本原理也适用于P 型 MOSFET。公知的是，MOSFET(特别是功率M0SFET)在其被反向偏置时可以操作为二极管。当在源极端子S和漏极端子D之间施加正电压时，η型MOSFET被反向偏置。在这种情况下，MOSFET就像是具有本体区12的p-1-n 二极管一样起作用，其被连接到作为阳极的源电极和作为阴极的漏极区14。当MOSFET被反向偏置并且电流流过MOSFET时，在漂移区域13中存在电荷载流子等离子体。该电荷载流子等离子体包括从本体区域12注入漂移区域13的P型电荷载流子以及从漏极区域14注入漂移区域13的η型电荷载流子。该电荷载流子等离子体不仅仅存在于晶体管单元阵列中的漂移区域13或者内部区域105中，而且还延伸到边缘区域106中。为了进一步解释，假设MOSFET从反向偏置状态切换到正向偏置状态。当在漏极端子D和源极端子S之间施加正电压时，η型MOSFET处于正向偏置状态。在正向偏置状态中，本体区12和漂移区13之间的pn结是反向偏置的。在正向偏置状态中，可以通过向栅电极G施加合适的驱动电位来以常规的方式将MOSFET接通和关断。当MOSFET从反向偏置状态切换到正向偏置状态时，从漂移区域13中去除少数电荷载流子，它们在η型MOSFET中是P型电荷载流子。这与正向偏置的MOSFET是处于导通状态还是处于关断状态无关。当MOSFET从反向偏置状态切换到正向偏置状态时，这些P型电荷载流子流过晶体管沟槽19之间的半导体台形区域到本体区域12。在该过程中，来自边缘区域106的P型电荷载流子首先在半导体本体100的横向上流到晶体管单元阵列中，然后在垂直方向上流到本体区域12之一中。由于来自边缘区域106的P型电荷载流子，P型电荷载流子电流在更靠近最外晶体管沟槽19’的晶体管单元阵列的那些台形区域中高于在更远离最外晶体管沟槽19’的半导体台形区域中。然而，在一个台形区域中高的P型电荷载流子流动可能导致半导体部件的击穿。当晶体管处于正向偏置状态和处于关断状态时，不仅在最外沟槽19’和邻近沟槽19’之间的台形区域中，而且在其他沟槽19之间的台形区域中，存在离子化的电荷载流子。当漂移区域11被η掺杂时，这些离子化的掺杂剂原子具有正电荷。在常规的晶体管器件中，漂移区域中离子化的掺杂剂原子在本体区域中具有对应的离子化的(互补的)掺杂剂原子。当在漂移区域和本体区域之间的pn结处的电场达到临界值(Erait)时，发生雪崩击穿。达到临界值的电压取决于漂移区域的掺杂浓度，并且当漂移区域的掺杂浓度增加时而减小。在图7的半导体器件中，从边缘区域106流过单元阵列的边缘区域中的台形区域中的P型电荷载流子具有与这些台形区域中局部增加的掺杂浓度相同的效果，并将导致该区域中降低的电压阻断能力，如果将不采取附加措施的话。这些措施包括单元阵列边缘区域27的提供。单元阵列边缘区域27与台形区域互补地被掺杂，并且当晶体管器件处于关断状态时包括离子化的掺杂剂原子。当单元阵列边缘区域27是P掺杂时具有负电荷的这些离子化的掺杂剂原子补偿由来自边缘区域的P型电荷载流子提供的附加电荷，和/或部分地补偿在那些台形区域中的掺杂电荷，和/或部分地补偿在其下面设置边缘区域27的那些台形区域中的掺杂电荷。借助于这种补偿效果，来自边缘区域106的P型电荷载流子不导致它们流过的那些台形区域中电场的显著增加。此外，最外晶体管沟槽19’下面的单元阵列边缘区27对于最外晶体管沟槽19’下面的P型电荷载流子提供低欧姆路径，并且帮助接触在半导体本体100的横向上更深地行进到晶体管单元阵列中的P型电荷载流子，以及因此帮助将来自边缘区域106的P型电荷载流子更均等地分配到晶体管单元阵列中的几个半导体台形区域。图10示出具有单元阵列边缘区27的半导体部件的另一实施例。在该实施例中，单元阵列边缘区27在邻近最外19’的晶体管沟槽19下面。参考图11，其示出在第二水平剖面B-B中图10的半导体器件的水平横截面图，单元阵列边缘区27的单元阵列边缘不仅被布置在平行于最外沟槽19’延伸的两个细长的晶体管沟槽19的下面，而且被布置在其他晶体管沟槽19的纵向端1%、192下面。晶体管沟槽19的纵向端1%、192邻近最外环形沟槽19’。单元阵列边缘区域27可以是环形的。然而，特别是在单元阵列边缘区域27处于(内部)沟槽19的纵向端1%、192下面的单元阵列的那些区域中，可以提供互相隔开的多个单元阵列边缘区域27。一般而言，在这些沟槽中制造场电极17和栅电极15之前，单元阵列边缘区域27例如通过经由期望单元阵列边缘区域27在其下面的这些沟槽的底部注入和/或扩散第二传导类型的掺杂剂原子来制造。在图11的晶体管器件中，可以通过图11来制造单元阵列边缘区域27，可以通过经由平行于最外沟槽19’延伸的两个细长的晶体管沟槽19底部注入和/或扩散掺杂剂原子到漂移区域11中，以及通过经由在其纵向端的其他晶体管沟槽19的底部注入和/或扩散掺杂剂原子，来制造单元阵列边缘区域27。取决于掺杂剂原子被注入多深以及取决于两个相邻沟槽19之间的距离，在各个沟槽19的纵向端1%、192下面形成的单元阵列边缘区27是隔开的，或者相邻边缘区27彼此毗邻，以便形成一个环形的单元阵列边缘区27。根据另一实施例(图10中以短划线示出)，单元阵列边缘区27还被设置在最外晶体管沟槽19’下面。两个单元阵列边缘区27，也就是最外沟槽19’下面的边缘区和邻近晶体管沟槽19下面的边缘区，没有彼此毗邻。单元阵列边缘区27的实施不限于最外沟槽19’和邻近沟槽。一般而言，可以在每个沟槽下面或者在设置在单元阵列的边缘区域中的沟槽的每个部分下面实施单元阵列边缘区27。如参考图7至11解释的那样实施至少一个单元阵列边缘区27不限于在边缘沟槽中具有场电极23的半导体部件。还可以在其中边缘沟槽25完全充满电介质材料24的半导体器件中实施单元阵列边缘区27，如图4所示。因此，在图7至11所示的每个实施例中，可以省略边缘电极23。根据另一实施例，省略具有边缘区域21的边缘沟槽25。在该实施例中，单元阵列的边缘区域中的单元阵列边缘区域27取代具有边缘沟槽的边缘末端结构。这在图12中被示出。根据另一实施例，利用常规的边缘末端结构来取代边缘沟槽25，例如包括场环或者VLD区域(VLD:横向变掺杂)的边缘末端结构。在图13中示出具有VLD边缘末端结构的半导体器件的实施例。在该实施例中，半导体区域22被实施为VLD区域并被连接到源极端子S。此外，实施单元阵列边缘区不限于M0SFET，而是还可以被应用于pn 二极管或者肖特基二极管，其具有带有布置在沟槽18中的场电极17的单元阵列。应当注意，之前解释的边缘结构不局限于用在MOS晶体管、二极管或者肖特基二极管中，而是可以用在任何垂直功率半导体部件(特别是双极型晶体管)中。双极型晶体管基本上不同于所解释的MOS晶体管，因为它不包括栅电极。MOS晶体管的源极区、本体区和漏极区对应于双极型晶体管的发射极区、基极区和集电极区。双极型晶体管经由其基极区来控制。还应当注意，所解释的边缘结构还可以用于没有补偿结构(即没有场电极)的部件中。诸如“在…之下”、“在…下面”、“较低的”、“在…之上”、“较高的”等等之类的空间
相对术语是为了易于描述而被用来解释一个元件相对于第二元件的定位。除了与附图中描绘的那些取向不同的取向之外，这些术语意图还包含器件的不同取向。此外，诸如“第一”、“第二”等等`之类的术语也被用来描述各种元件、区域、部分等等，并且也不意图进行限制。相同的术语在整个说明书中是指相同的元件。如在此所使用的术语“具有”、“包含”以及“包括”等等是开放式术语，其表明所述元件或特征的存在而不排除附加的元件或特征。冠词“一”、“一个”、“该”以及“所述”意图包括复数以及单数，除非上下文另外清楚地表明。考虑到上面的变型和应用的范围，应当理解，本发明不受前面的描述的限制，也不受附图的限制。代之以，本发明仅由后面的权利要求书及其法律等同物来限制。
权利要求
1.半导体部件，包括: 半导体本体，其包括第一侧和第二侧、以及具有第一传导类型的基本掺杂的第一半导体层； 第一半导体层中与第一传导类型互补的第二传导类型的至少一个有源部件区； 具有多个沟槽的单元阵列，每个沟槽包括场电极和场电极电介质； 第二传导类型的至少一个单元阵列边缘区，所述单元阵列边缘区在所述单元阵列中被仅仅布置在所述单元阵列的边缘区域中，Btt邻所述单元阵列的至少一个沟槽，以及被至少部分地布置在所述单元阵列中的所述至少一个沟槽下面。
2.根据权利要求1所述的半导体器件，其中，多个隔开的单元阵列边缘区被布置在所述单元阵列的所述至少一个沟槽下面。
3.根据权利要求1所述的半导体器件， 其中所述半导体本体包括内部区域和边缘区域， 其中第一半导体层跨过所述内部区域和所述边缘区域延伸，以及 其中所述至少一个有源部件区域仅仅在所述内部区域中。
4.根据权利要求3所述的半导体器件，还包括: 所述边缘区域中的边缘结构。
5.根据权利要求4所述的半导体器件，其中，所述边缘结构包括:` 从第一侧延伸到所述半导体本体中的至少一个边缘沟槽； 所述边缘区域中的电介质层；以及 第二传导类型的第一边缘区，其毗邻所述边缘沟槽以及被至少部分地布置在所述沟槽下面。
6.根据权利要求5所述的半导体部件， 其中，所述至少一个单元阵列边缘区在所述半导体本体的横向上毗邻一个边缘区。
7.根据权利要求1所述的半导体部件， 其中所述单元阵列包括邻近所述至少一个边缘沟槽的最外沟槽，以及 其中所述至少一个单元阵列边缘区毗邻所述单元阵列的所述最外沟槽。
8.根据权利要求7所述的半导体部件， 其中，所述最外沟槽是环形的，以及在所述半导体本体的横向上终止所述单元阵列。
9.根据权利要求1所述的半导体部件， 其中，所述单元阵列的所述边缘区域沿着所述单元阵列的边缘延伸，以及在所述半导体本体的水平面中具有所述单元阵列的尺寸的0.1%和2%之间的尺寸。
10.根据权利要求1所述的半导体部件， 其中，所述单元阵列边缘区在所述半导体本体的水平面中是环形的。
11.根据权利要求1所述的半导体部件， 其中，所述至少一个单元阵列边缘区与所述边缘区是隔开的。
12.根据权利要求1所述的半导体部件，还包括: 在所述半导体本体的横向上隔开的至少两个单元阵列边缘区。
13.根据权利要求12所述的半导体部件， 其中，所述至少两个单元阵列边缘区在所述半导体本体的水平面中是环形的。
14.根据权利要求1所述的半导体部件，还包括: 所述至少一个边缘沟槽中的边缘电极，所述边缘电极通过所述电介质层与所述半导体本体分开。
15.根据权利要求1所述的半导体本体， 其中，所述边缘沟槽被所述电介质层完全充满。
16.根据权利要求1所述的半导体部件，还包括: 与第一边缘区分开的第二传导类型的第二边缘区，其横向地毗邻所述至少一个边缘沟槽以及毗邻第一侧。
17.根据权利要求1所述的半导体部件，其中，第一边缘区具有掺杂浓度，使得当所述半导体器件处于关断状态时，它能够被完全地耗尽或者能够除了具有小于所述边缘沟槽的横向宽度的尺寸的区域之外被耗尽。
18.根据权利要求1所述的半导体部件，其中，所述单元阵列边缘区具有掺杂浓度，使得当所述半导体器件处于关断状态时，它能够被完全地耗尽或者能够除了具有小于所述边缘沟槽的横向宽度的尺寸的区域之外被耗尽。
19.根据权利要求1所述的半导体部件，其被实施为MOS晶体管以及在所述内部区域中包括多个晶体管单元，每个晶体管单元包括: 第一传导类型的源极区、第一传导类型的漂移区、以及在所述源极区和所述漂移区之间的第二传导类型的本体区； 栅电极，其被布置成邻近所 述本体区以及通过栅电介质而与所述本体区绝缘。
20.根据权利要求19所述的半导体部件，所述晶体管单元的所述栅电极被布置在与所述场电极相同的沟槽中，所述场电极比所述栅电极更深地延伸到所述半导体本体中。
21.根据权利要求14所述的半导体部件，其中，所述边缘电极被电耦合到半导体区，所述半导体区与所述半导体层的基本掺杂互补地被掺杂，以及被布置在所述至少一个边缘沟槽和所述内部区域之间。
22.根据权利要求21所述的半导体部件，其中，所述半导体区毗邻所述至少一个边缘沟槽。
23.根据权利要求1所述的半导体部件，还包括: 至少两个边缘沟槽，所述沟槽在所述半导体本体的横向上被布置成彼此隔开； 对应于多个沟槽的多个第一边缘区。
24.根据权利要求23所述的半导体部件，包括对应于多个沟槽的多个第二边缘区，其中第二边缘区中的每个在与所述内部区域的方向相反的方向上毗邻一个边缘沟槽。
25.根据权利要求24所述的半导体部件，其中，第二边缘区中的每个被布置在两个边缘沟槽之间，以及在横向上从沟槽延伸到沟槽。
26.根据权利要求1所述的半导体器件，其中，所述半导体层包括第一部分层和第二部分层，第二部分层在第一部分层下面以及具有比第一部分层低的掺杂浓度。
27.根据权利要求26所述的半导体器件，其中，所述单元阵列的所述多个沟槽延伸到第二部分层中。
全文摘要
本发明公开了具有节省空间的边缘结构的半导体部件。半导体部件被公开。一个实施例包括半导体本体，该半导体本体包括具有至少一个有源部件区的第一半导体层、具有多个沟槽的单元阵列、以及至少一个单元阵列边缘区。单元阵列边缘区被仅仅布置在单元阵列的边缘区域中，毗邻单元阵列的至少一个沟槽，以及被至少部分地布置在单元阵列中的至少一个沟槽下面。
文档编号H01L27/088GK103165604SQ20121002155
公开日2013年6月19日 申请日期2012年1月31日 优先权日2011年12月19日
发明者O.布兰克, C.盖斯勒, F.希尔勒, M.勒施, R.西米尼克 申请人:英飞凌科技奥地利有限公司