专利名称：制造非易失性存储器件的方法
技术领域：
本发明的示例性实施例涉及一种制造非易失性存储器件的方法，更具体而言，涉及一种制造包括隔离层的非易失性存储器件的方法。
背景技术：
非易失性存储器件是指即使在切断电源的情况下也可以保留存储在其中的数据的存储器件。目前广泛地应用各种非易失性存储器件，例如NAND型快闪存储器等。 近来，随着半导体器件集成度的提高，将相邻的器件电隔离的器件隔离技术的重要性越来越大。通常使用浅沟槽隔离(STI)法作为半导体工艺的器件隔离技术中的一种，在STI中，在半导体衬底中形成限定有源区的沟槽，然后用电介质材料填充沟槽以形成隔尚层。另外，随着半导体器件之间的距离的减小，通过仅在具有STI结构的隔离层左侧和右侧形成一个器件的现有技术来提高集成度可能存在极限。此外，随着沟槽高宽比的增力口，掩埋特性可能降低。例如，在STI结构中可能出现空隙。
发明内容
本发明的示例性实施例针对一种用于制造包括隔离层的非易失性存储器件的方法，所述方法能够在提高非易失性存储器件集成度的同时改善器件隔离特性。根据本发明的一个示例性实施例，一种制造非易失性存储器件的方法包括以下步骤在由第一隔离层限定的有源区之上形成具有隧道电介质层和浮栅导电层的衬底结构；在衬底结构之上形成第一栅间电介质层和第一控制栅导电层；通过将第一控制栅导电层、第一栅间电介质层、浮栅导电层、隧道电介质层和有源区刻蚀到给定的深度来形成沟槽；形成第二隔离层以填充沟槽；以及在形成有第二隔离层的所得结构之上形成第二控制栅导电层。
图I是根据本发明第一示例性实施例的非易失性半导体器件的布局图。图2A至图2H是解释根据本发明第一示例性实施例的制造非易失性存储器件的方法的截面图。图3A至图3C是解释根据本发明第二示例性实施例的制造非易失性存储器件的方法的截面图。
具体实施例方式下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以以不同的方式实施，并不应解释为限定于本文所列的实施例。确切地说，提供这些实施例是为了使本说明书是充分且完整的，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记表示相同的部分。附图并非按比例绘制，并且在某些情况下， 为了清楚地示出实施例的特征，可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。图I是根据本发明第一示例性实施例的非易失性半导体器件的布局图。图2A至图2H是解释根据本发明第一示例性实施例的制造非易失性存储器件的方法的截面图。具体而言，图2H是根据本发明第一示例性实施例的非易失性存储器件的截面图，图2A至图2G说明制造图2H所示的器件的中间工艺的实例。截面图是沿着图I的线Y-Y’截取的。参照图I和图2A至图2H，下面将描述根据本发明第一示例性实施例的制造非易失性存储器件的方法。参照图2A，在半导体衬底100之上形成隧道电介质层110和浮栅导电层120。与此同时，在形成隧道电介质层110之前，可以执行离子注入工艺以在半导体衬底100中形成有源区。下面将详细地描述有源区。隧道电介质层110可以由厚度为50A至100A的氧化物层形成，所述氧化物层是利用例如O2和H2的气体混合物将半导体衬底100氧化而形成。此时，为了控制热电子的隧穿效应，可以在850°C至950°C的温度下利用例如NO或NO2气体原位地(in_situ)或离位地(ex-situ)执行退火。浮栅导电层120可以由例如多晶或非晶硅层形成。所述硅层可以包括由具有不同磷(P)浓度的上层和下层组成的双层。可以利用诸如SiH4或SiH2ClJ^源气体来沉积200A至500A的未掺杂硅层而形成双层中的下层。此时，为了去除存在于下层的表面上的自然氧化物，可以额外地执行使用基于HF的化学药品的湿法清洁工艺。可以利用诸如SiH4或SiH2Cl2的源气体来沉积500A至2500A的掺杂硅层而形成双层中的上层。此时，可以利用掺杂剂浓度为I. 0E19原子/cm3至I. 0E21原子/cm3的P源来执行原位掺杂。参照图2B，在浮栅导电层120之上形成光致抗蚀剂图案(未示出)，以便暴露出将要形成第一沟槽Tl的区域。然后，利用光致抗蚀剂图案作为刻蚀掩模来刻蚀浮栅导电层120、隧道电介质层110和半导体衬底100，以形成用于隔离的第一沟槽Tl、由第一沟槽Tl限定的有源区100A以及有源区100A之上的初级导电层图案120A。此时，第一沟槽Tl可以沿着与图I所示的截面方向相交叉的第一方向延伸。为了消除在工艺中产生的刻蚀损伤，可以额外地执行热氧化工艺以在第一沟槽Tl的表面上形成薄氧化物层。形成第一隔离层130以填充第一沟槽Tl。在这种情况下，第一隔离层130的上表面被设置成处在比初级导电层图案120A的上表面更低的水平高度。具体而言，可以通过以下工艺来执行第一隔离层130的形成在包括第一沟槽Tl的所得结构之上形成隔离电介质层(未示出)；执行平坦化工艺直到暴露出初级导电层图案120A的上表面为止；以及通过湿法或干法刻蚀工艺将初级导电层图案120A之间的隔离电介质层去除一定的量。在此，平坦化工艺可以包括化学机械抛光(CMP)，可以采用将第一隔离层130的上表面设置在比有源区100A的上表面高约50A至约250A的位置处的方式而使初级导电层图案120A之间的隔离电介质层凹陷。参照图2C，在初级导电层图案120A的表面上以保形的方式(conformally)形成第一栅间电介质层140。此时，第一栅间电介质层140包括，例如，氧化物-氮化物-氧化物(ONO)、Al2O3 或 HfxOy。具体而言，可以采用低压化学气相沉积(LP-CVD)或原子层沉积(ALD)来形成0N0，在所述低压化学气相沉积或原子层沉积中，利用例如将SiH4或SiH2Cl2与N2O或NH3混合所获得的气体混合物作为源。此时，可以在约780°C至约850°C的温度条件下沉积氧化物，并且可以在约600°C至约750°C的温度条件下沉积氮化物。此外，可以利用O2和H2的气体混合物在约600°C至约900°C的温度条件下额外地执行高温退火工艺和氧化工艺。
参照图2D，在第一栅间电介质层140和第一隔离层130之上形成第一控制栅导电层150。第一控制栅导电层150可以包括导电材料,例如，多晶娃。参照图2E，在第一控制栅导电层150之上形成光致抗蚀剂图案160以暴露初级导电层图案120A的中心部分。此时，光致抗蚀剂图案160可以沿着与图I所示的截面方向相交叉的第一方向延伸。参照图2F，利用光致抗蚀剂图案160作为刻蚀掩模来刻蚀第一控制栅导电层150、第一栅间电介质层140、初级导电层图案120A、隧道电介质层110和有源区100A，以形成用于隔离的第二沟槽T2和由第二沟槽T2隔离的次级导电层图案120B。此时，第二沟槽T2可以与第一沟槽Tl 一样沿着第一方向延伸,如图I所不。为了消除在工艺中产生的刻蚀损伤，可以额外地执行热氧化工艺以在第二沟槽T2的表面上形成薄氧化物层。与此同时，第二沟槽T2的底表面可以位于比第一沟槽Tl的底表面更高的水平高度。在这种情况下，可以防止在沟槽深度增加时可能出现的掩埋缺陷，例如，空隙形成。参照图2G，去除光致抗蚀剂图案160，在形成有第二沟槽T2的所得结构的整个表面上形成内衬层170。此时，内衬层170用于防止第二沟槽T2的内壁氧化，并减轻施加到第二沟槽T2的内壁的应力。内衬层170可以由例如氮化物形成。在内衬层170之上形成隔离电介质层180。隔离电介质层180被形成为具有足以填充第二沟槽T2的厚度。可以通过执行例如LP-CVD以沉积氧化物层的工艺来形成隔离电介质层180。参照图I和图2H，执行诸如CMP的平坦化工艺直到暴露出第一控制栅导电层150的上表面为止。据此，去除了存在于第一控制栅导电层150的上表面上的隔离电介质层180，将掩埋在第二沟槽T2中的隔离电介质层180称为第二隔离层180A。在暴露出第一控制栅导电层150的上表面的所得结构的整个表面之上形成第二控制栅导电层190。第二控制栅导电层190可以包括导电材料，例如，多晶硅。在第二控制栅导电层190之上形成线型的硬掩模图案(未示出)以沿着截面方向(图I所示的第二方向)延伸。然后，利用硬掩模图案作为刻蚀掩模来刻蚀第二控制栅导电层190、第二隔离层180A、内衬层170、第一控制栅导电层150、第一栅间电介质层140、次级导电层图案120B和隧道电介质层110。通过这一工艺，由线型的次级导电层图案120B形成了在有源区100A之上的布置成矩阵型的浮栅120C。此外，通过所述工艺刻蚀的第一控制栅导电层150和第二控制栅导电层190的层叠结构用作控制栅190A并且具有线形，所述线形沿着截面方向延伸，同时与第一栅间电介质层140以及沿截面方向布置的浮栅120C重叠并插入第一栅间电介质层140和浮栅120C。 在上述根据本发明第一示例性实施例的制造非易失性存储器件的方法中，形成第二隔离层180A，所述第二隔离层180A用于将在由第一隔离层130限定的有源区之上形成的栅图案隔离成两部分。因此，可以使非易失性存储器件的集成度加倍。此外，由于第二沟槽T2的底表面位于比第一沟槽Tl的底表面更高的水平高度，因此可以防止在沟槽深度增加时可能发生的掩埋缺陷，例如空隙形成。因此，可以提高器件隔离特性。图3A至图3C是解释根据本发明第二示例性实施例的制造非易失性存储器件的方法的截面图。根据本发明第二示例性实施例的非易失性存储器件的布局图与根据本发明第一示例性实施例的非易失性存储器件的布局图相同。在本发明的第二示例性实施例中，将省略与本发明的第一实施例中相同的部件的详细描述。首先，以与根据本发明第一不例性实施例的方法相同的方式来执行图2A至图2F的工艺，然后执行图3A中所示的工艺。参照图3A，形成隔离电介质层180以具有足以填充第二沟槽T2的厚度。可以通过执行LP-CVD以沉积氧化物层的工艺来形成隔离电介质层180。参照图3B，在与第一隔离层130的上表面相同的水平高度形成第二隔离层180A，同时填充第二沟槽T2。可以通过以下工艺形成第二隔离层180A :执行平坦化工艺直到暴露出第一控制栅导电层150的上表面为止；以及通过湿法或干法刻蚀工艺将掩埋于第二沟槽T2中的隔离电介质层180去除一定的量。第二隔离层180A的上表面的高度优选与第一隔离层130的上表面的高度近似(相等)。在具有次级导电层图案120B的所得结构的整个表面之上形成氧化物-氮化物-氧化物(ONO)的多层，所述次级导电层图案120B的侧壁通过刻蚀工艺被暴露。然后，通过例如毪式工艺(blanket process)部分地去除所述多层，以使所述多层仅保留在次级导电层图案120B的侧壁上，由此形成第二栅间电介质层200。参照图I和图3C，在暴露出第一控制栅导电层150的上表面的所得结构的整个表面之上形成第二控制栅导电层190。第二控制栅导电层190可以包括导电材料，例如多晶硅。在第二控制栅导电层190之上形成线型的硬掩模图案(未示出)以沿着截面方向(图I中所示的第二方向)延伸，并使用硬掩模图案作为刻蚀掩模刻蚀第二栅间电介质层200、第二控制栅导电层190、第二隔离层180A、第一控制栅导电层150、第一栅间电介质层140、次级导电层图案120B和隧道电介质层110。通过这一工艺，由线型的次级导电层图案120B形成了在有源区100A之上的布置成矩阵型的浮栅120C。此外，通过所述工艺刻蚀的第一控制栅导电层150和第二控制栅导电层190的层叠结构用作控制栅190A并且具有线形，所述线形沿着截面方向延伸，同时与第一栅间电介质层140和第二栅间电介质层200以及沿截面方向布置的浮栅120C重叠并插入第一栅间电介质层140和第二栅间电介质层200以及浮栅120C。本发明的第二示例性实施例与本发明的第一实施例的区别在于，第一隔离层130和第二隔离层180A的上表面设置在相同的水平高度，并且次级导电层图案120B的暴露的侧壁与第二控制栅导电层190通过插入在它们之间的第二栅间电介质层200而重叠。据此，可以增加浮栅120C与控制栅190A之间的重叠面积以提高耦合比，所述耦合比被定义为施加到控制栅190A的操作电压与浮栅120C中诱发的电压之比。根据本发明的所述示例性实施例，可以提供能够在提高非易失性存储器件的集成度的同时改善器件隔离特性的隔离层。虽然已经以具体的实施例描述了本发明，但是对于本领域技术人员来说明显的是，在不脱离所附权利要求限定的本发明的精神和范围的情况下，可以进行各种变化和修 改。
权利要求
1.一种制造非易失性存储器件的方法，包括以下步骤 在由第一隔离层限定的有源区之上形成具有隧道电介质层和浮栅导电层的衬底结构； 在所述衬底结构之上形成第一栅间电介质层和第一控制栅导电层； 通过将所述第一控制栅导电层、所述第一栅间电介质层、所述浮栅导电层、所述隧道电介质层和所述有源区刻蚀到给定的深度来形成沟槽； 形成第二隔离层以填充所述沟槽；以及 在形成有所述第二隔离层的所得结构之上形成第二控制栅导电层。
2.如权利要求I所述的方法，其中，形成所述沟槽的步骤被执行为，其中所述沟槽的底表面位于比所述第一隔离层的底表面更高的水平高度。
3.如权利要求I所述的方法，其中，利用暴露出所述浮栅导电层的中心部分的掩模图案执行形成所述沟槽的步骤。
4.如权利要求I所述的方法，还包括以下步骤在形成所述第二隔离层之后，在所述浮栅导电层的暴露的表面上形成第二栅间电介质层。
5.如权利要求I所述的方法，还包括以下步骤在形成所述沟槽之后，在所述沟槽的内壁上形成内衬层。
6.如权利要求I所述的方法，其中，所述第一隔离层和所述第二隔离层由相同的材料形成。
7.如权利要求I所述的方法，其中，所述有源区以及所述第一隔离层和所述第二隔离层被形成为沿着一个方向延伸的线型。
8.如权利要求7所述的方法，还包括以下步骤通过刻蚀所述第二控制栅导电层、所述第二隔离层、所述第一控制栅导电层、所述第一栅间电介质层、所述浮栅导电层和所述隧道电介质层来形成浮栅和控制栅。
9.如权利要求8所述的方法，其中，利用沿着与所述有源区以及所述第一隔离层和所述第二隔离层相交叉的方向延伸的线型掩模图案来执行形成所述浮栅和所述控制栅的步骤。
10.如权利要求2所述的方法，其中，所述第二隔离层的表面的高度与所述第一隔离层的表面的闻度实质相等。
11.如权利要求2所述的方法，其中，所述第二隔离层被形成为完全填充所述沟槽。
全文摘要
本发明提供一种制造非易失性存储器件的方法，所述方法包括以下步骤在由第一隔离层限定的有源区之上形成具有隧道电介质层和浮栅导电层的衬底结构；在衬底结构之上形成第一栅间电介质层和第一控制栅导电层；通过将第一控制栅导电层、第一栅间电介质层、浮栅导电层、隧道电介质层和有源区刻蚀到给定的深度来形成沟槽；形成填充沟槽的第二隔离层；以及在形成有第二隔离层的所得结构之上形成第二控制栅导电层。
文档编号H01L21/762GK102768979SQ20121002156
公开日2012年11月7日 申请日期2012年1月31日 优先权日2011年5月4日
发明者杨永镐 申请人:海力士半导体有限公司