像素结构及其制作方法

专利名称：像素结构及其制作方法
技术领域：
本发明涉及一种像素结构及其制作方法，且特别是关于ー种含有蚀刻阻挡图案的像素结构及其制作方法。
背景技术：
现今社会多媒体技术相当发达，多半受惠于半导体元件与显示装置的进步。就显示器而言，具有高画质、空间利用效率佳、低消耗功率、无辐射等优越特性的薄膜晶体管液晶显示器已逐渐成为市场的主流。一般而言，薄膜晶体管液晶显示器主要是由ー薄膜晶体管阵列基板、一彩色滤光片与夹于两基板之间的液晶层所构成。公知的薄膜晶体管阵列基板包括多条扫描线、多条数据线以及多个像素结构。详细地说，像素结构包括薄膜晶体管与像素电极，其中薄膜晶体管将像素电极与所对应的扫描线与数据线电性连接。薄膜晶体管一般包括有连接于扫描线的栅极、位于栅极上的半导体层、位于半导体层上的源极与漏极，其中源极连接于数据线。制作像素结构时必须将沉积于基板上的膜层(包括有金属层、半导体材料层、绝缘层等)图案化以形成所需要的元件。公知像素结构大致上由第一金属层、第一绝缘层、半导体层、第二金属层、第二绝缘层以及像素电极层等膜层所构成，其中第一图案化金属层包括扫描线与栅极，而第二图案化金属层包括数据线、源极与漏扱。由于这五个膜层必须分别被图案化，所以公知像素结构的制作包括有五道掩模エ艺。在五道掩模エ艺中，在蚀刻第二层金属层时，半导体层表面易被侵蚀，故现有技术提出在半导体层上方形成蚀刻阻挡图案以保护半导体层，并提供蚀刻终止(etching stop) 的效果。因此，像素结构的制作从五道掩模エ艺变成六道掩模エ艺。六道掩模エ艺除了须要多一道掩模使制作成本较高外，其面临的问题还包括半导体层与蚀刻阻挡图案的对位问题。

发明内容
本发明提供一种像素结构及其制作方法，其利用相同掩模エ艺制作半导体层与第 ニ金属层，进而减少掩模数并改善半导体层与蚀刻阻挡图案的对位问题。本发明提供一种像素结构及其制作方法，该方法包括在基板上形成第一图案化金属层，包括扫描线以及连接于扫描线的栅极，再于第一图案化金属层上依序地形成第一绝缘层、半导体层以及蚀刻阻挡图案，此蚀刻阻挡图案位于栅极上方，接着，在半导体层以及蚀刻阻挡图案上形成金属层，并图案化金属层以及半导体层以形成第二图案化金属层以及图案化半导体层，此第二图案化金属层包括数据线、源极与漏极，数据线的延伸方向与扫描线的延伸方向相交，源极与漏极彼此相对并位于蚀刻阻挡图案上，图案化半导体层包括完全地重叠于第二图案化金属层的第一半导体图案以及不重叠于第二图案化金属层的第二半导体图案，其中第二半导体图案包括位于源极与漏极之间的通道图案以及包围第一半导体图案的边缘图案。最后，在基板上形成第二绝缘层并在其上形成暴露出漏极的接触开ロ以及于第二绝缘层上形成像素电极，且像素电极通过接触开ロ连接至漏扱。在本发明的一实施例中，前述的第二半导体图案的边缘图案连续地包围在第一半导体图案的边缘。在本发明的一实施例中，前述的图案化半导体层的面积大于第二图案化金属层的面积。在本发明的一实施例中，前述的第二图案化金属层与图案化半导体层实质上彼此接触。在本发明的一实施例中，前述的图案化金属层以及半导体层的方法包括在金属层以及半导体层上形成图案化光阻层，此图案化光阻层包括第一光阻图案以及第ニ光阻图案，第一光阻图案的厚度大于第二光阻图案且第二光阻图案包围第一光阻图案，以图案化光阻层为掩模进行第一蚀刻步骤，将暴露的部分金属层以及下方的部分半导体层移除，以构成预图案化金属层以及图案化半导体层；移除第二光阻图案并使第一光阻图案薄化为第三光阻图案，以暴露出部分预图案化金属层；以第三光阻图案为掩模进行第二蚀刻步骤，将暴露的部分预图案化金属层移除而形成第二图案化金属层，并且移除第三光阻图案；其中预图案化金属层相对图案化光阻图案内缩第一距离而图案化半导体层相对预图案化金属层内缩第二距离。在本发明的一实施例中，前述的第二光阻图案由第一光阻图案向外延伸的宽度大于第一距离与第二距离的总和。在本发明的一实施例中，前述的形成图案化光阻层的方法包括利用掩模进行光刻步骤以图案化形成在基板上的光阻层且掩模包括灰阶掩模、半透掩模或狭缝式掩摸。在本发明的一实施例中，前述的掩模具有透光率不同的第一透光区、第二透光区以及第三透光区，且进行光刻步骤时，光线通过第一透光区、第二透光区以及第三透光区而将光阻层图案化以分别地形成第一光阻图案以及第ニ光阻图案。在本发明的一实施例中，前述的第二透光区的透光率介于第一透光区的透光率与第三透光区的透光率之间。本发明提供ー种像素结构，其特征在于，配置于ー基板上，该像素结构包括一第一图案化金属层，配置于该基板上，包括一扫描线以及连接于该扫描线的ー栅极；一第一绝缘层，配置于该第一图案化金属层与该基板上；一图案化半导体层，配置于该第一绝缘层上，包括一第一半导体图案以及ー第二半导体图案；ー蚀刻阻挡图案，配置于该图案化半导体层上，位于该栅极上方；一第二图案化金属层，配置于该第一半导体图案上，且该第二图案化金属层包括一数据线、一源极以及ー漏极，该数据线的延伸方向相交于该扫描线的延伸方向，该源极与该漏极彼此分离地配置于该蚀刻阻挡图案上且该源极连接于该数据线， 其中该第二图案化金属层完全与该第一半导体图案重叠，且该第二半导体图案包括位于该源极与该漏极之间并且被该蚀刻阻挡图案遮蔽的通道图案以及包围该第一半导体图案的边缘的一边缘图案；一第二绝缘层，配置于该第二图案化金属层上，且该第二绝缘层具有暴露出该漏极的一接触开ロ ；以及一像素电极，配置于该第二绝缘层上并通过该接触开ロ连接于该漏扱。基于上述，本案的像素结构及其制作方法利用相同掩模ェ艺图案化半导体层与金属层，故相较于公知含有蚀刻阻挡图案的六道掩模ェ艺而言，本案可减少为五道掩模ェ艺。由于在蚀刻阻挡图案与金属层形成前，半导体层并无先行图案化，故无公知技术的半导体层与蚀刻阻挡图案偏移(shift)的现象，也无半导体层与蚀刻阻挡图案的对位问题。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。


图I、图2、图3、图4、图5、图6、图7为本发明的一实施例的像素结构的制作流程俯视不意图；图1A、图2A、图3A、图4A、图5A、图6A、图7A分别为图I、图2、图3、图4、图5、图 6、图7沿剖线A-A’的横切面示意图；图1B、图2B、图3B、图4B、图5B、图6B、图7B分别为图I、图2、图3、图4、图5、图 6、图7沿剖线B-B’的横切面示意图；图1C、图2C、图3C、图4C、图5C、图6C、图7C分别为图I、图2、图3、图4、图5、图 6、图7沿剖线C-C’的横切面示意图；图8、图9、图10、图11、图12为本发明的一实施例图案化金属层和半导体层的制作流程俯视示意图；图8A、图9A、图10A、图11A、图12A分别为图8、图9、图10、图11、图12沿剖线A_A’ 的横切面示意图；图8B、图9B、图10B、图11B、图12B分别为图8、图9、图10、图11、图12沿剖线B-B’ 的横切面示意图；图8C、图9C、图10C、图11C、图12C分别为图8、图9、图10、图11、图12沿剖线C-C’ 的横切面示意图；图13、图14图、15本发明的一实施例中形成图案化光阻层所使用的掩模的示意图。其中，附图标记
100:基板110:第一图案化金属层
112:栅极114:扫描线
210:第一绝缘层310:半导体层
410:蚀刻阻挡图案510:金属层
512:第一遮蔽部514:第二遮蔽部
516:暴露部600:薄膜晶体管结构
610:第二图案化金属层612:数据线
614:源极616:漏极
620:图案化半导体层622:第一半导体图案
624:第二半导体图案626:通道图案
628:边缘图案630:第二绝缘层
700:像素结构710:像素电极
810:图案化光阻层812:第一光阻图案
814:第二光阻图案910:预图案化金属层
920 :第三光阻图案1300、1400、1500 :掩模
1310,1410 :第一遮光图案1320、1420、1520 :第二遮光图案
1430 :第三遮光图案L、L1、L2 :狭缝宽度
S、S1、S2 :狭缝间距Al :第一透光区
A2 :第二透光区A3 :第三透光区
T1、T2 :厚度Dl :第一距离
D2 :第二距离D3 :宽度
W :接触开ロAs :图案化半导体层的面积
Am :第二图案化金属层的面积A-A，、B-B，、C-C，:剖线
具体实施例方式图I、图2、图3、图4、图5、图6、图7为本发明的一实施例的像素结构的制作流程俯视示意图。图1A、图2A、图3A、图4A、图5A、图6A、图7A分别为图I、图2、图3、图4、图5、 图6、图7沿剖线A-A’的横切面示意图。图1B、图2B、图3B、图4B、图5B、图6B、图7B分别为图I、图2、图3、图4、图5、图6、图7沿剖线B-B’的横切面示意图。图1C、图2C、图3C、图 4C、图5C、图6C、图7C分别为图I、图2、图3、图4、图5、图6、图7沿剖线C-C’的横切面示意图。请先參照图1，首先，在基板100上形成第一图案化金属层110，包括扫描线114以及连接于扫描线114的栅极112。以本实施例而言，第一图案化金属层110例如是由金属迭层构成，或是由单层金属层构成，其材料例如是导电良好的铝、铜等金属。另外，请參照图 IA 图1C，沿剖线A-A’、B-B’与C-C’等方向的横切面所看到的图案皆为第一图案化金属层110堆迭于基板100上。在其他的实施例中，栅极112可以由扫描线114的一部分来构成，也就是说第一图案化金属层110可以仅具有直线图案而无图I中由直线图案(扫描线 114)延伸出来的矩形图案(栅极112)。具体而言，第一图案化金属层110可以通过第一道掩模エ艺制作。在第一道掩模 エ艺中，可以先在基板100上形成一金属材料层或是堆迭在一起的多层金属材料层。随之， 利用第一道掩模进行光刻与蚀刻等エ艺将上述金属材料层图案化而构成第一图案化金属层110。当然，本发明不以此为限，在其他的实施例中，第一图案化金属层也可以通过其他的方式制作，例如印刷工艺等。请參照图2，形成第一图案化金属层110后，再于第一图案化金属层110上形成第一绝缘层210，其材料例如是高介电系数的氧化硅或氮化硅等。此外，如图2A 2C所示，沿剖线A-A’、B-B’与C-C’等方向的横切面所看到的图案皆为第一绝缘层210与栅极112相继堆迭于基板100上，其中第一绝缘层210完整覆盖于栅极112之上。需要理解的是，由于第一绝缘层210覆盖于整个基板100且不具有特定的图案，故图2的俯视示意图中无标注基板100。在以下的描述中，多个无特定图案的膜层堆迭在一起时，俯视图中都仅标示位于最上层的膜层。因此，以下每ー个俯视图可能都省略了部分构件的标示。请參照图3，在形成第一绝缘层210之后，再于第一绝缘层210上形成半导体层 310，其材料例如是晶硅半导体、非晶硅半导体、多晶硅半导体或氧化物半导体等。另外，请參照图3A 3C，沿剖线A-A’、B-B’与C_C’等方向的横切面所看到的图案皆为半导体层 310、第一绝缘层210与栅极112相继堆迭于基板100上，其中，半导体层310更完整覆盖于第一绝缘层210之上。请參照图4，在形成半导体层310之后，再于栅极112上方形成蚀刻阻挡图案410， 其中，蚀刻阻挡图案410用于保护半导体层310，并提供蚀刻终止(etching stop)的效果， 其图案例如是一矩形，其材料例如是ニ氧化硅。另外，蚀刻阻挡图案410例如是通过第二道掩模エ艺制作而成。请參照图4A 4C，沿剖线A-A’、B_B’与C-C’等方向的横切面所看到的图案皆为蚀刻阻挡图案410、半导体层310、第一绝缘层210与栅极112相继堆迭于基板100上。但因栅极112为矩形图案，而剖线A-A’的横切面所看到的图案为矩形的短边，故在图4A所看到的蚀刻阻挡图案410的宽度会小于图4B与图4C所看到的蚀刻阻挡图案410的宽度。不过，蚀刻阻挡图案410的尺寸及面积可以随不同设计而有所调整及改变，本发明不以此为限。接着，请參照图5，在形成蚀刻阻挡图案410之后，再于半导体层310以及蚀刻阻挡图案410上形成金属层510，其中，金属层510例如是金属迭层或是单ー金属材料层，其材料例如是导电良好的铝、铜等金属。请參照图5A 5C，沿剖线A-A’、B-B’与C_C’等方向的横切面所看到的图案皆为金属层510、蚀刻阻挡图案410、半导体层310、第一绝缘层210与栅极112相继堆迭于基板100上，其中，金属层510更完整覆盖于半导体层310以及蚀刻阻挡图案410之上。接着，本实施例可以采用第三道掩模エ艺将金属层510以及半导体层310图案化以构成所需要的元件。由于金属层510以及半导体层310使用相同掩模エ艺来图案化，故本实施例可以节省至少一道掩模エ艺。另外，由于在蚀刻阻挡图案410与金属层510形成前， 半导体层310并无先行图案化，故本实施例无公知技术中半导体层与蚀刻阻挡图案间的对位相关问题。值得ー提的是，为了阐明本发明的制作方法的完整流程，以下将先描述后续元件的制作步骤，而在本实施例的完整流程揭露后再详细描述第三道掩模エ艺。因此，请參照图6第三道掩模エ艺例如用以图案化金属层510以及半导体层310 以形成第二图案化金属层610以及图案化半导体层620，其中第二图案化金属层610以及图案化半导体层620实质上彼此接触，且图案化半导体层620的面积As大于第二图案化金属层610的面积Am。第二图案化金属层610包括数据线612、源极614与漏极616。数据线612的延伸方向与扫描线114的延伸方向相交,源极614与漏极616彼此相对并位于蚀刻阻挡图案410上。图案化半导体层620包括完全地重叠于第二图案化金属610的第一半导体图案622以及不重叠于第二图案化金属层610的第二半导体图案624，其中第二半导体图案624包括位于源极614与漏极616之间的通道图案626以及连续地包围第一半导体图案的边缘图案628。接着，请继续參照图6在基板110上形成第二绝缘层630并于其上形成暴露出漏极的接触开ロ W，其中，第二绝缘层630例如是覆盖整个基板100，其材料例如是高介电系数的氧化硅。在此，接触开ロ w的制作方式例如是进行ー第四道掩模エ艺。请參照图6A，沿剖线A-A’的横切面所看到的图案构成为薄膜晶体管600，其自基板100向外依序为栅极112、第一绝缘层210、图案化半导体层620的一部分(第一半导体图案622与通道图案626)、蚀刻阻挡图案410、源极614、漏极616与第二绝缘层630。第二绝缘层630上的接触开ロ w暴露出漏极616。值得ー提的是，图案化半导体层620的面积As大于第二图案化金属层610的面积 Am。图案化半导体层620介于第二图案化金属层610与栅极112之间，故源极614与栅极 112之间和漏极616与栅极112之间除了第一绝缘层210外更存在有图案化半导体层620， 而相隔较大的间距。由于电容的大小与间距成反比，故当间距变大，源极614与栅极112之间的寄生电容Cgs和漏极616与栅极112之间的寄生电容Cgd皆变小。因此，本实施例除了可減少掩模的使用数量与免除对位问题，亦可降低薄膜晶体管600中寄生电容Cgs与Cgd 的大小。随后，请參照图7、7A 7C，在第二绝缘层630上形成像素电极710，且像素电极 710通过接触开ロ w连接至漏极616，其中，像素电极710的材料例如是铟锡氧化物(Indium Tin Oxide, ITO)、铟锌氧化物(Indium Zinc Oxide, IZO)等。此时,栅极112、第一绝缘层 210、图案化半导体层620、蚀刻阻挡图案410、源极614、漏极616、第二绝缘层630与像素电极710共同构成像素结构700。另外，像素电极710例如是通过第五道掩模エ艺制作而成的。由于上述制作步骤中，金属层510以及半导体层310使用相同掩模エ艺，故本实施例只需五道掩模エ艺即可实现含有蚀刻阻挡图案410的像素结构700。另外，由于在蚀刻阻挡图案410与金属层510形成前，半导体层310并无先行图案化，故本实施例无公知技术半导体层与蚀刻阻挡图案需要对位的问题。另外，以下会更详细地说明本实施例的第三导掩模エ艺。图8、图9、图10、图11、图12为本发明的一实施例图案化金属层和半导体层的制作流程俯视示意图。图8A、图9A、图10A、图11A、图12A分别为图8、图9、图10、图11、图12 沿剖线A-A’的横切面示意图。图8B、图9B、图10B、图11B、图12B分别为图8、图9、图10、 图11、图12沿剖线B-B’的横切面示意图。图8C、图9C、图10C、图11C、图12C分别为图8、 图9、图10、图11、图12沿剖线C-C’的横切面示意图。详言之，在根据图5的步骤形成金属层510后，再于金属层510以及半导体层310 上形成图案化光阻层810。如图8所示，此图案化光阻层810包括第一光阻图案812以及第 ニ光阻图案814，其中，第二光阻图案814完整地包围第一光阻图案812，第一光阻图案812 的厚度Tl大于第二光阻图案814的厚度T2。此时,如图8A 8C所不,金属层510可以被划分为第一光阻图案812所遮蔽的第一遮蔽部512、第二光阻图案814所遮蔽的第二遮蔽部514以及未被遮蔽的暴露部516，其中第一遮蔽部512构成数据线612、源极614与漏极616，第二遮蔽部514位于源极614与漏极616之间以及位于第一遮蔽部512与暴露部516之间。以本实施例而言，第二遮蔽部 514为第一遮蔽部512往外延伸I微米 6微米的部分而暴露部516为第一遮蔽部512和第二遮蔽部514以外区域。也就是说，第二光阻图案814由第一光阻图案812向外延伸的宽度例如为I微米 6微米，但本发明不以此为限。接着，如图9所示，以图案化光阻层810为掩模进行第一蚀刻步骤以将暴露部516 以及位于暴露部516下方的半导体层310移除，同时第二遮蔽部514以及位于第二遮蔽部 514下方的半导体层310也部分地被移除以构成预图案化金属层910以及图案化半导体层620。图9A由于所有部分皆位于图案化光阻层810之下，故不受到第一蚀刻步骤影响，其结构与图8A相似。在第一蚀刻步骤中，移除部分金属层510以及半导体层310的方法可以包括进行湿式蚀刻、依序进行一次干式蚀刻一次湿式蚀刻、依序进行一次湿式蚀刻一次干式蚀刻、或是进行干式蚀刻。进行第一蚀刻步骤的过程中，蚀刻剂可能将第二遮蔽部514以及位于第 ニ遮蔽部514下方的半导体层310的边缘移除而构成底切结构。特别是，当半导体层310 的材质为氧化物时，蚀刻剂对于金属材料与半导体材料之间的蚀刻选择比并不理想，所以底切结构难以避免。此外，也因为在这样的材料使用下，蚀刻剂的蚀刻选择比并不理想，本实施例设置有蚀刻阻障图案410于预定形成通道图案的金属材料与半导体材料之间。具体来说，在图9B与图9C中，预图案化金属层910相对第二光阻图案814内缩第 ー距离D1，此第一距离Dl介于I微米到6微米之间，而图案化半导体层620相对预图案化金属层910内缩第二距离D2，此第二距离D2介于0. 2微米到2微米之间。另外，为了在后续制作步骤中将这样的底切结构移除，第二光阻图案814由第一光阻图案812向外延伸的宽度D3例如是大于第一距离Dl与第二距离D2的总和(如图9C所示)。当然，上述数值仅是举例说明之用，并非用以限定本发明。在其他的实施例中，各膜层之间的内缩距离可以通过蚀刻条件的调整以及蚀刻剂的选用而有所不同。接着，如图10所示，在构成预图案化金属层910以及图案化半导体层620后，移除第二光阻图案814并使第一光阻图案812薄化为第三光阻图案920，以暴露出剰余的第二遮蔽部514。移除第二光阻图案814并使第一光阻图案812薄化的方法可以是灰化法。如图 10AU0B与IOC所示，此时通道图案626上方已无光阻，只剩下即将形成的源极614与漏极 616的上方有第三光阻图案920。同时，第二遮蔽部514与图案化半导体层620仍构成底切结构。之后，如图11所示，以第三光阻图案920为掩模进行第二蚀刻步骤以将剰余的第 ニ遮蔽部514移除而形成第二图案化金属层610。请參照图11A，进行第二蚀刻步骤之后， 源极614与漏极616已形成，且两者彼此分离、彼此相对地位于蚀刻阻挡图案410上。又如图IlB与图IIC所示，剰余的第二遮蔽部514已被移除，露出图案化半导体层620的边缘图案628而使得剖面结构中无底切结构的存在。所以，后续制作步骤不会受到底切结构影响而发生断线等现象，而有利于提升本实施例的エ艺良率。之后，如图12所示，移除第三光阻图案920，完成第二图案化金属层610以及图案化半导体层620的制作。图12B与图IlB结构相似，而图12A、图12C与图11A、图IlC差别在于第三光阻图案920于此移除，其余结构相似，故不再一一赘述。更具体而言，前述图8的步骤中形成图案化光阻层810的方法包括利用一掩模进行光刻步骤以图案化形成于基板100上的光阻材料层，其中掩模包括灰阶掩模、半透掩模或狭缝式掩模等。图13 图15分别为本发明的一实施例中形成图案化光阻层所使用的掩模的示意图，其中图13 15绘示了预定要形成源极、漏极以及通道图案的掩模设计。请同时參照图13与图8，掩模1300具有透光率不同的第一透光区Al、第二透光区 A2以及第三透光区A3，其中，第二透光区A2的透光率介于第一透光区Al的透光率与第三透光区A3的透光率之间。在此，图案化光阻层810的材质例如是正型光阻材料，因此通过照光多寡，进行光刻步骤后，光线透过第一透光区Al、第二透光区A2以及第三透光区A3而将光阻层图案化以分别地形成第一光阻图案812、第二光阻图案814以及基板100上的剰余面积。如图13所示，第一透光区Al、第二透光区A2以及第三透光区A3可以通过掩模 1300上的第一遮光图案1310与第二遮光图案1320来定义，其中掩模1300中未被第一遮光图案1310与第二遮光图案1320遮蔽的区域具有最大透光率而定义为第三透光区A3。第一遮光图案1310例如是连续的图案而对应地定义出透光率最低的第一透光区Al。另外，第 ニ遮光图案1320例如连接于第一遮光图案1310的边缘。以本实施例而言，第二遮光图案 1320的宽度L例如是I微米到5微米之间，而第二遮光图案1320之间的间距S例如是I微米到3微米之间，借以定义出透光率介于第一透光区Al与第三透光区A3之间的第二透光区A2。又如图14所示，掩模1400与前述的掩模1300相似，其具有第一透光区Al、第二透光区A2以及第三透光区A3。不过，掩模1400具有第一遮光图案1410、第二遮光图案1420 以及第三遮光图案1430。第一遮光图案1410为大面积的连续遮光图案，而第二遮光图案 1420与第三遮光图案1430则包围第一遮光图案1410的边缘。在此，第三遮光图案1430例如对应于预定要形成通道图案的区域，其为多条长条图案。第二遮光图案1420例如是多个不连接于第一遮光图案1410的方形或是矩形图案。 第二遮光图案1420的宽度LI与第三遮光图案1430的宽度L2例如是I微米到5微米之间。 第二遮光图案1420之间的间距SI与第三遮光图案1430之间的间距S2例如是I微米到3 微米之间。另外，也可以如图15所示，掩模1500可以将图14中的第二遮光图案1420改变为长条状的第二遮光图案1520，以定义出所需透光度的区域，其中第一遮光图案1410与长条状的第二遮光图案1520的距离SI例如是I微米到3微米之间。在此不限定如图13 图 15三种特定形式的掩模。在其他实施例中，掩模亦可具有其他图案设计，在此不一一列挙。综上所述，本发明所提出的像素结构及其制作方法，由于其半导体层与金属层的制作为相同掩模エ艺，故相较于公知含有蚀刻阻挡图案的像素结构需要以六道掩模エ艺制作，本发明可減少至少一道掩模エ艺。由于本发明在蚀刻阻挡图案与第二金属层形成前，半导体层并无先行图案化，故无公知技术的半导体层与蚀刻阻挡图案偏移(shift)的现象， 也无对位问题。另外，相较于公知技术栅极与源极、漏极间只有栅绝缘层的结构，本案于栅极与源极、漏极间更夹了ー层半导体层，以通过提高电极间的间距达到降低寄生电容Cgs 与Cgd的大小。最后，本案通过不同程度的透光区形成不同厚度的光阻图案，再利用二次蚀刻步骤对第二金属层以及半导体层进行图案化可以避免一次蚀刻两迭层所发生的侧壁底切的现象，以提升制作良率。当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种像素结构的制作方法，其特征在于，包括在一基板上形成一第一图案化金属层，该第一图案化金属层包括一扫描线以及连接于该扫描线的一栅极；在该第一图案化金属层上依序地形成一第一绝缘层、一半导体层以及一蚀刻阻挡图案，该蚀刻阻挡图案位于该栅极上方；在该半导体层以及该蚀刻阻挡图案上形成一金属层；图案化该金属层以及该半导体层以形成一第二图案化金属层以及一图案化半导体层， 该第二图案化金属层包括一数据线、一源极与一漏极，该数据线的延伸方向与该扫描线的延伸方向相交，该源极与该漏极彼此相对并位于该蚀刻阻挡图案上，该图案化半导体层包括完全地重叠于该第二图案化金属层的一第一半导体图案以及不重叠于该第二图案化金属层的一第二半导体图案，其中该第二半导体图案包括位于该源极与该漏极之间的一通道图案以及包围该第一半导体图案的一边缘图案；该基板上形成一第二绝缘层并于该第二绝缘层上形成暴露出该漏极的一接触开口；以及在该第二绝缘层上形成一像素电极，且该像素电极透过该接触开口连接至该漏极。
2.根据权利要求I所述的像素结构的制作方法，其特征在于，其中图案化该金属层以及该半导体层的方法包括在该金属层以及该半导体层上形成一图案化光阻层，该图案化光阻层包括一第一光阻图案以及一第二光阻图案，该第一光阻图案的厚度大于该第二光阻图案且该第二光阻图案包围该第一光阻图案；以该图案化光阻层为掩模进行一第一蚀刻步骤以将暴露的部分该金属层以及下方的部分该半导体层移除，以构成一预图案化金属层以及该图案化半导体层；移除该第二光阻图案并使第一光阻图案薄化为一第三光阻图案，以暴露出部分该预图案化金属层；以该第三光阻图案为掩模进行一第二蚀刻步骤以将暴露的部分该预图案化金属层移除而形成该第二图案化金属层；以及移除该第三光阻图案。
3.根据权利要求2所述的像素结构的制作方法，其特征在于，其中该预图案化金属层相对该图案化光阻图案内缩一第一距离而该图案化半导体层相对该预图案化金属层内缩一第二距离。
4.根据权利要求3所述的像素结构的制作方法，其特征在于，其中该第二光阻图案由该第一光阻图案向外延伸的宽度大于该第一距离与该第二距离的总和。
5.根据权利要求3所述的像素结构的制作方法，其特征在于，其中该第一距离由I微米到6微米，而该第二距离由O. 2微米到2微米。
6.根据权利要求2所述的像素结构的制作方法，其特征在于，其中形成该图案化光阻层的方法包括利用一掩模进行一光刻步骤以图案化形成于该基板上的一光阻层且该掩模包括一灰阶掩模、一半透掩模或一狭缝式掩模。
7.根据权利要求6所述的像素结构的制作方法，其特征在于，其中该掩模具有透光率不同的一第一透光区、一第二透光区以及一第三透光区，且进行该光刻步骤时，光线透过该第一透光区、该第二透光区以及该第三透光区而将该光阻层图案化以分别地形成该第一光阻图案以及该第二光阻图案。
8.根据权利要求7所述的像素结构的制作方法，其特征在于，其中该第二透光区的透光率介于该第一透光区的透光率与该第三透光区的透光率之间。
9.一种像素结构，其特征在于，配置于一基板上，该像素结构包括一第一图案化金属层，配置于该基板上，包括一扫描线以及连接于该扫描线的一栅极；一第一绝缘层，配置于该第一图案化金属层与该基板上；一图案化半导体层，配置于该第一绝缘层上，包括一第一半导体图案以及一第二半导体图案；一蚀刻阻挡图案，配置于该图案化半导体层上，位于该栅极上方；一第二图案化金属层，配置于该第一半导体图案上，且该第二图案化金属层包括一数据线、一源极以及一漏极，该数据线的延伸方向相交于该扫描线的延伸方向，该源极与该漏极彼此分离地配置于该蚀刻阻挡图案上且该源极连接于该数据线，其中该第二图案化金属层完全与该第一半导体图案重叠，且该第二半导体图案包括位于该源极与该漏极之间并且被该蚀刻阻挡图案遮蔽的通道图案以及包围该第一半导体图案的边缘的一边缘图案； 一第二绝缘层，配置于该第二图案化金属层上，且该第二绝缘层具有暴露出该漏极的一接触开口 ；以及一像素电极，配置于该第二绝缘层上并通过该接触开口连接于该漏极。
10.根据权利要求9所述的像素结构，其特征在于，其中该第二半导体图案的该边缘图案连续地包围于该第一半导体图案的边缘。
11.根据权利要求9所述的像素结构，其特征在于，其中该边缘图案实质上由该第一半导体图案向外延伸I微米到6微米。
12.根据权利要求9所述的像素结构，其特征在于，其中该图案化半导体层的面积大于该第二图案化金属层的面积。
13.根据权利要求9所述的像素结构，其特征在于，其中该第二图案化金属层与该图案化半导体层实质上彼此接触。
全文摘要
本发明提出一种像素结构及其制作方法。该制作方法包括，首先，在基板上形成第一图案化金属层，包括扫描线以及栅极。再于第一图案化金属层上依序形成第一绝缘层、半导体层、蚀刻阻挡图案以及金属层。接着，图案化此金属层和半导体层以形成第二图案化金属层和图案化半导体层。第二图案化金属层包括数据线、源极与漏极。图案化半导体层包括完全重叠于第二图案化金属层的第一半导体图案以及不重叠于第二图案化金属层的第二半导体图案，其中第二半导体图案包括位于源极与漏极之间的通道图案以及包围第一半导体图案的边缘图案。
文档编号H01L21/77GK102593052SQ20121006773
公开日2012年7月18日 申请日期2012年3月12日 优先权日2011年11月24日
发明者林俊男, 邱皓麟, 高逸群 申请人:友达光电股份有限公司