具有绕线电路引线阵列的集成电路封装系统及其制造方法

专利名称：具有绕线电路引线阵列的集成电路封装系统及其制造方法
技术领域：
本发明是关于集成电路封装系统，且特别是关于在集成电路封装系统中利用引线框架的系统。
背景技术：
可携式电子装置(例如，蜂巣式电话、膝上型计算器、及可携式个人助理(PDA))迅速地成长市场为现代生活的整体面向。为数甚多的可携式装置代表ー种次一世代封装的最大潜カ市场机会。这些装置具有独特的属性，该独特的属性在制造整合性上有显著的影响，它们必需是体积小、重量轻、且有丰富的功能，并且，它们必需以相当 低的成本、但高产出量来加以生产。作为半导体エ业的延伸，电子封装エ业已见证了前所未有増加的商业竞争压力，并伴随着成长的消费者期望及有意义产品差异性在市场中的消失机会。封装、材料工程、及显影正是这些次一世代电子插置策略的核心，该策略是在用于发展次一世代产品的准则中加以描绘。未来的电子系统可更加有智能、具有更高的密度、使用较小的电能、以较高的速度运作、并可以较目前低的成本包含混合的科技装置及组件结构。已经有许多方式因应具有连续世代半导体的微处理器及可携式电子的进阶封装要求。许多エ业准则已经在目前的半导体能力及现有的支持电子封装科技之间识别出显著的间隙。目前科技的限制及议题包含増加的时脉率、电磁干扰辐射、端子负载、第二阶段组件可靠度应力及成本。当这些封装系统随着不同环境需要而开始并入更多元件时，推动科技界限(envelope)的压カ变得越来越有挑战性。更显著的是，有了该前所未有的复杂性，在制造期间错误的潜在风险大幅地增加。有鉴于前所未有的商业竞争压力，并伴随着成长的消费者期望及有意义产品差异性在市场中的消失机会，发现这些问题的答案是相当关键的。此外，減少成本、減少生产时间、改进效率及性能，及符合竞争压カ的需求，对于用以发现这些问题的答案的关键必需性，増加了甚至更大的急迫性。因此，仍然需要较少的占晶面积(footprint)及更耐用的封装件及制造方法。这些问题的解决方案已经寻求一段长时间，但先前的发展尚未教示或建议任何解决方案，并且因此，这些问题的解决方案已长期困扰着本领域中的技术人员。

发明内容
本发明提供一种制造集成电路封装系统的方法，包含提供具有顶部的端子，该顶部有凹部；在该凹部中施加介电材料，该介电材料具有形成于其中的间隙并从其暴露一部分该顶部；在该间隙内形成与该顶部直接接触的迹线，该迹线在该介电材料的上表面上方侧向地延伸；以及将集成电路经由该迹线连接至该端子。
本发明提供一种集成电路封装系统，包含具有顶部的端子，该顶部有凹部；在该凹部中的介电材料，该介电材料具有形成于其中的间隙及从其暴露一部分该顶部；在该间隙内的迹线，该迹线直接接触于该顶部，该迹线在该介电材料的上表面上方侧向地延伸；以及经由该迹线而连接至该端子的集成电路。本发明的特定实施例除了上述的步骤和组件外，具有其它步骤和组件，该其它步骤和组件或可替代上述的步骤和组件。对于本领域中的技术人员而言，从阅读接下来的详细描述，并且参考伴随的附图后，该步骤和组件将变得明显。


图I为本发明的第一实施例中的集成电路封装系统的上视图 。图2为该集成电路封装系统沿着图I的线2-2的剖面图。图3为用来制造图2的该集成电路封装系统于制造提供阶段后的引线框架组件的剖面图。图4为结构于制造介电应用阶段后的剖面图。图5为图4的该结构于制造间隙形成阶段后的剖面图。图6为图5的该结构于制造迹线形成阶段后的剖面图。图7为图6的该结构于制造选择性覆镀阶段后的剖面图。图8为图7的该结构于制造打线接合阶段后的剖面图。图9为图8的该结构的上视图。图10为图8的该结构于制造模化阶段后的剖面图。图11为图10的该结构于制造蚀刻阶段后的剖面图。图12为图2的该集成电路封装系统于制造切单阶段后的剖面图。图13为图12的该集成电路封装系统的下视图。图14为本发明的第二实施例中的集成电路封装系统的剖面图。图15为图14的该集成电路封装系统的下视图。图16为用于本发明的实施例中的引线框架组件的上视图。图17为用于本发明的实施例中的引线框架组件的上视图。图18为用于本发明的实施例中的引线框架组件的上视图。图19为用于本发明的实施例中的引线框架组件的上视图。图20为本发明的第三实施例中的集成电路封装系统的剖面图。图21为用来制造图20的该集成电路封装系统于制造迹线形成阶段后的引线框架组件的上视图。图22为结构于制造打线接合阶段后的上视图。图23为图20的该集成电路封装系统于制造蚀刻阶段后的下视图。图24为用于本发明的实施例中结构的上视图。图25为本发明的第四实施例中的集成电路封装系统的剖面图。图26为图25的区域26_26的放大剖面图。图27为本发明的第五实施例中的集成电路封装系统的剖面图。图28为图27的区域28_28的放大剖面图。
图29为用于本发明的实施例中的端子组件。图30为本发明的第六实施例中的集成电路封装系统的剖面图。图31为图30的区域31-31的放大剖面图。图32为本发明的第七实施例中的集成电路封装系统的剖面图。图33为本发明的第八实施例中的集成电路封装系统的剖面图。图34为本发明的第九实施例中的集成电路封装系统的剖 面图。图35为本发明的第十实施例中的集成电路封装系统的剖面图。图36为本发明的第i^一实施例中的集成电路封装系统的剖面图。图37为本发明的第十二实施例中的集成电路封装系统的剖面图。图38为本发明的第十三实施例中的集成电路封装系统的剖面图。图39为本发明的另外实施例中制造图I的该集成电路封装系统的方法的流程图。
具体实施例方式接下来的实施例是以足够详细的方式加以描述，以使本领域中的技术人员得以制造及使用本发明。应了解到，根据本说明书，其它实施例将是明显的，并且，可对系统、エ艺、或机械作出改变，而不致背离本发明的范围。在接下来的描述中，是给定多个特定细节，以提供本发明的通盘了解。然而，本发明很明显地不需这些特定细节亦可实施。为了避免模糊化本发明，一些众所周知的电路、系统组构、及エ艺步骤并没有详细揭露。显示本发明的实施例的附图是半图式(semi-diagrammatic)的，而没有依照比例绘示，并且更特别的是，为了清楚呈现起见，ー些尺寸在附图中是夸张地显示。类似地，为了容易描述起见，虽然附图中的视图通常显示类似的方位，然而，附图中的此绘示在大部分是任意的。一般而言，本发明可以任何方位加以运作。此外，为了清楚及容易例示、描述和理解起见，在揭露和描述具有共同特征的多个实施例时，彼此类似及相同的特征将以相同的參考编号加以描述。该等实施例已编号为第ー实施例、第二实施例等等，以为了方便描述，并且不打算对本发明具有任何其它意义或提供限制。为了说明的目的，此处所使用的用语“水平”是定义成与该集成电路的平面或表面平行的平面，不论该集成电路的方位为何。用语“垂直”是指与刚刚定义过的水平垂直的方向。其它的用语，例如，“上方”、“下方”、“底部”、“顶部”、(“侧壁”中的)“侧”、“较高”、“较低”、“较上”、“之上”及“之下”是根据该水平面加以定义，如图式中所显示的。用语“上”(“on”)是指元件之间有直接接触，而没有任何中介材料。此处所使用的用语“处理”包含沉积材料或光阻、图案化、曝光、显影、蚀刻、清洗、及/或移除形成所描述的结构所需要的材料或光阻。现在參照图I，此处所显示的是本发明的第一实施例中的集成电路封装系统100的上视图。作为范例的例示，该集成电路封装系统100可通常使用在需要高阶功能整合性的可携式电子装置中，例如，蜂巣式电话或计算器。该集成电路封装系统100可包含密封件102。该密封件102是定义成围绕并保护该集成电路封装系统100中的内容远离环境的封盖(cover)。该密封件102可为膜辅助成型(film assist molding)或其它包装结构。
现在参照图2，此处所显示的是该集成电路封装系统100沿着图I的线2-2的剖面图。该集成电路封装系统100可包含晶粒垫204及端子206。该端子206是定义成导电件，该导电件是设计用来提供该端子上方的结构的空隙，并且具有侧向隔离，以没有直接接触其它端子。为了这个原因，该端子206也已知为空隙件端子(standoff terminal)。在该端子206上方为介电材料208。该介电材料208是沉积以与该晶粒垫204及该端子206直接接触。该介电材料208是显示形成在该端子206之间。该介电材料208进一步显示形成在该端子206与该晶粒垫204之间。该介电材料208将该端子206及该晶粒垫204牢固地耦接在适当的位置，以形成衬底209。该端子206是显示具有顶部210。该端子206的该顶部210可包含高台(plateau)212，并且也包含从该高台212延伸至该端子206的最大宽度216的凹 部(expressions)214。该介电材料208是从该高台212至该端子206的该最大宽度216而与该端子206的该顶部210直接接触，并且填充该凹部214。在该端子206的该最大宽度216下方是从该端子206的该最大宽度216延伸向下的底部218。该底部218可包含从该最大宽度216向下延伸至该底部218的基部222的凹口(dent)220。该基部222是描绘成平的或平坦的。该底部218是描绘成稍大或高于该顶部210，以提供增加的空隙件距离及空隙。接触层226封盖一些该底部218。该接触层226是定义成该端子206的表面上的材料，并形成与其它元件的电性连接。该接触层226可为焊锡膏、含锡或铅层、或导电性高温聚合物。该接触层226可以具有均勻厚度的保角层(conformal layer),来封盖该端子206的一些该底部218。该接触层226是显示以沿着该基部222的平坦且保角的膜，来封盖该端子206的该底部218表面。该接触层226是进一步绘示封盖该晶粒垫204的底侧。经发现，形成在该基部222上的该接触层226增加焊锡封盖性。以该端子206及该晶粒垫204增加焊锡封盖性增加板级(board level)可靠性及性能。本发明的该接触层226还可由印刷工艺加以形成，从而增加制造精确性，而没有额外的成本。该端子206的该顶部210是显示具有形成于其上的该介电材料208。该介电材料208可包含在该顶部210上的间隙228，该间隙228从该介电材料208之间暴露部分该高台212。该间隙228是定义成开口或没有该介电材料208，以从该介电材料208之间暴露部分该高台212。该介电材料208可设计以在工艺期间支撑该端子206，并进而增加该集成电路封装系统100中的结构坚固性。该介电材料208是设计以该介电材料208填充该凹部214并在该高台212上具有较小的间隙228的形式，来增加可靠性及结构坚固性。在该介电材料208的上表面230上为迹线232。该迹线232是形成在该间隙228内，以与被该介电材料208之间的该间隙228所暴露的该端子206的该高台212电性连接且直接接触。该迹线232是定义成设计用来重新分布电性信号的导电元件。该迹线232是设计以重新分布电性信号，它们通常是电性隔离，而没有过度地大，以减少引入寄生电感，且不会封盖该介电材料208的整个上表面230。经发现，本发明的该迹线232当与该端子206耦接并形成在该介电材料208上时，致能该衬底209的有效高温性能。该迹线232、该介电材料208和该端子206的组合经发现当组合时，已改进热及电性性质。改进该集成电路封装系统100热性能将增加本发明利用在高应カ及高温应用的多个领域的机会。在该晶粒垫204上方为集成电路234，该集成电路234是绘示如打线接合(wire-bonded)晶粒,其具有面向离开该晶粒垫204的作用侧236。该打线接合晶粒234是以粘着剤238固定至该晶粒垫204。经发现该晶粒垫204提供结构稳定性，并减少从该集成电路234剥离的风险。由该晶粒垫204所提供的结构支撑经发现增加该集成电路封装系统100的可靠性及性能。该集成电路234的该作用侧236是以互连240(绘示如接合打线(bond wire)240)而电性连接至该迹线232。该接合打线240是显示在沿着该迹线232的不同点与该迹线232直接接触。该接合打线240可连接越过该间隙228、沿着靠近该集成 电路234的该迹线、彼此之间间隔理想距离、或在该迹线232上超过该间隙228并且离开该集成电路234的部分。经发现，该迹线232通过允许利用较短的接合打线240，而提供改进的电性性能。因为该迹线232的宽度大于该互连240的宽度，故因而引起较少的电阻及电感，从而増加高频性能，所以可发现此改进。再者，利用该迹线232以及本发明的该端子206，減少用于将信号有效地传送至外部装置及系统所需的该互连240的长度。減少该互连240的长度通过减少在打线接合该集成电路234的エ艺中所使用的昂贵材料(例如金)的数量，以减少制造成本。密封件102围绕该集成电路234、该互连240及该迹线232。该密封件102可为滴胶(glob top)、膜辅助成型、或其它包装结构。经发现，利用本发明的该迹线232，连同该互连240及该密封件102，可通过减少接合打线240跨幅(span)，以减少生产成本及复杂性。也经发现，利用本发明的该迹线232，连同该互连240及该密封件102，可通过提供良好布局系统(用来将该集成电路234电性连接至该端子206，而不需该互连240彼此通过)，以减少生产成本和复杂性。由于该接合打线240组构的复杂性是实质地減少，因此,可采用较便宜的非压模(non-compressionmoldingノ。该打线接合晶粒234可直接由该互连240而选择性地连接至该端子206，其中，该互连240是与该端子206直接接触，并且与该迹线232隔离。该打线接合晶粒234可另外采用混合方式，以允许直接至该端子206的一些连接及经由该迹线232作成的其它连接。可形成多层该迹线232及该介电材料208，以致能具有许多更多连接点的信号绕线(routing)。该迹线232可熔接在一起，以致能电源、接地、或信号被绕线至多个端子206或多条接合打线240。该端子206是绘示成多列组构，该多列组构是设计用来有效率地利用该集成电路封装系统100尺寸下方的全部空间，并致能更短的接合打线240。现在參照图3，此处所显示的是用来制造图2的该集成电路封装系统100于制造提供阶段后的引线框架组件302的剖面图。该引线框架组件302可包含该高台212及形成在该顶部210上的该凹部214。该引线框架组件302是定义为电性导电的引线框架组件，其可提供制造支撑，并可并入至图I的该集成电路封装系统100内。该引线框架组件302可为包含铜的金属组成物。该引线框架组件302包含该接触层226，该接触层226进ー步显示为通过覆镀或溅镀而固定在该引线框架组件302之下的选择区域中，而非在该引线框架组件302下方全部覆盖。现在參照图4，此处所显示的是结构402于制造介电应用阶段后的剖面图。该结构402可包含沉积在该结构402上方、在该高台212上、及在该凹部214内的该介电材料208。现在参照图5，此处所显示的是图4的结构402于制造间隙形成阶段后的剖面图。该结构402可包含该介电材料208，该介电材料208被处理以形成该间隙228，该间隙228将该高台212从该介电材料208暴露。现在参照图6，此处所显示的是图5的该结构402于制造迹线形成阶段后的剖面图。该结构402可包含形成在该介电材料208的该上表面230上及该间隙228内的该迹线232，以与该高台212直接电性接触。
现在参照图7，此处所显示的是图6的该结构402于制造选择性覆镀阶段后的剖面图。该结构402可包含以选择性覆镀而更充分地形成的该迹线232。选择性覆镀可包含额外的镍层、或汞齐(amalgam)(例如，镍/钯/金)层。该选择性覆镀可形成在该结构402上或该迹线232上。现在参照图8，此处所显示的是图7的该结构402于制造打线接合阶段后的剖面图。该结构402可包含以该粘着剂238固定至该结构402的该集成电路234，该集成电路234以该互连240连接至该迹线232。现在参照图9，此处所显示的是图8的该结构402的上视图。该结构402可包含该迹线232，该迹线232是形成在该介电材料208上方及在该间隙228内。该迹线232是显示仅形成在一部分该间隙228内，并没有全部地填充该间隙228，而留下该高台212中从该介电材料208及该迹线232暴露的部分。该迹线232是显示从该间隙228朝向该集成电路234形成，因此减少该互连240必需使用的长度。该迹线232是显示大部分朝该集成电路234形成，但可朝其它方向形成，以合并该迹线232或更好地分布该互连240的摆置(placement)。现在参照图10，此处所显示的是图8的该结构402于制造模化阶段后的剖面图。该结构402可包含形成在该集成电路234、该互连240及该迹线232上方的该密封件102。该密封件102填充在该迹线232之间。现在参照图11，此处所显示的是图10的该结构402于制造蚀刻阶段后的剖面图。该结构402可包含形成在该端子206的该底部218中的该凹口 220。该介电材料208在此步骤是从该端子206及从该晶粒垫204之间暴露。该端子206在此步骤是彼此实体隔离，并且与该晶粒垫204实体隔离。现在参照图12，此处所显示的是图2的该集成电路封装系统100于制造切单阶段后的剖面图。该集成电路封装系统100可包含沿着图11的切单线12-12所切单的该密封件102及该介电材料208，以形成该集成电路封装系统100。现在参照图13，此处所显示的是图12的该集成电路封装系统100的下视图。该集成电路封装系统100可包含在该介电材料208上方的该接触层226。该接触层226可包含交错的图案，以增加该接触面积，并减少短路的可能性。现在参照图14，此处所显示的是本发明的第二实施例中的集成电路封装系统1400的剖面图。该集成电路封装系统1400可包含并入有焊锡球1402的图I的该集成电路封装系统100，该焊锡球1402是固定于该端子206的该基部222上的该接触层226。现在参照图15，此处所显示的是图14的该集成电路封装系统1400的下视图。该集成电路封装系统1400可包含在该介电材料208上方的该接触层226。也显示的是，该焊锡球1402具有交错的图案，以增加该接触面积，并減少短路的可能性。现在參照图16，此处所显示的是本发明的实施例中所使用的引线框架组件1600的上视图。该引线框架组件1600可包含从介电材料1608暴露的晶粒垫1604及端子1606。该晶粒垫1604是显示全部从该介电材料1608暴露，并且与该端子1606电性隔离和与该介电材料1608直接接触。该介电材料1608是绘示以间隙1628暴露该端子1606的高台1612。迹线1632在该间隙1628内及在该高台1612上。该迹线1632从该端子160 6朝向该晶粒垫1604延伸，并且在距离该晶粒垫1604非均匀距离处终止，经发现其对该迹线1632密度可提供有益的增加。现在參照图17，此处所显示的是本发明的实施例中所使用的引线框架组件1700的上视图。该引线框架组件1700可包含从介电材料1708暴露的晶粒垫1704及端子1706。该晶粒垫1704是显示全部从该介电材料1708暴露，并且与该端子1706电性隔离。该介电材料1708是绘示以间隙1728暴露该端子1706的高台1712。迹线1732在该间隙1728内及在该高台1712上。该迹线1732从该端子1706朝该晶粒垫1704延伸，并且在距离该晶粒垫1704非均匀距离处终止，经发现其对该迹线1732密度可提供有益的增カロ。周界迹线1744是取边于该晶粒垫1704。该周界迹线1744是定义成平行于该晶粒垫1704的周界的迹线。该晶粒垫1704是显示与该周界迹线1744直接电性接触。该周界迹线1744以不间断的图案接续于该晶粒垫1704的该周界，并可针对电源和接地信号提供巩固的(consolidated)接触点。现在參照图18，此处所显示的是本发明的实施例中所使用的引线框架组件1800的上视图。该引线框架组件1800可包含从介电材料1808暴露的晶粒垫1804及端子1806。该晶粒垫1804是显示全部从该介电材料1808暴露，并且与该端子1806电性隔离。该介电材料1808是绘示以间隙1828暴露该端子1806的高台1812。迹线1832在该间隙1828内及在该高台1812上。该迹线1832从该端子1806朝向该晶粒垫1804延伸，并且在距离该晶粒垫1804非均匀距离处终止，经发现其对该迹线1832密度可提供有益的增加。周界迹线1844是取边于该晶粒垫1804。该周界迹线1844是定义成平行于该晶粒垫1804的周界的迹线。该晶粒垫1804是显示与第一周界迹线1846直接电性接触。该第一周界迹线1846以不间断的图案接续于该晶粒垫1804的该周界，并且可针对电源和接地信号提供巩固的接触点。第二周界迹线1848是显示以不间断的图案平行于该第一周界迹线1846。该第一周界迹线1846及该第二周界迹线1848被其之间的该介电材料1808予以实体及电性隔离。该第二周界迹线1848另显示通过该介电材料1808而与该迹线1832隔离，该介电材料1808是在该第二周界迹线1848与该迹线1832之间。现在參照图19，此处所显示的是本发明的实施例中所使用的引线框架组件1900的上视图。该引线框架组件1900可包含从介电材料1908暴露的晶粒垫1904及端子1906。该晶粒垫1904是显示从该介电材料1908暴露，并且与该端子1906电性隔离。该介电材料1908是绘示以间隙1928暴露该端子1906的高台1912。迹线1932是在该间隙1928内及在该高台1912上。该迹线1932从该端子1906朝向该晶粒垫1904延伸，并且在距离该晶粒垫1904非均匀距离处终止，经发现其对该迹线1932密度可提供有益的增加。周界迹线1944是取边于该晶粒垫1904。该周界迹线1944是定义成平行于该晶粒垫1904的周界的迹线。该晶粒垫1904是显示与第一周界迹线1946直接电性接触。该第一周界迹线1946以不间断的图案接续于该晶粒垫1904的该周界，并且可针对电源和接地信号提供巩固的接触点。第二周界迹线1948是显示以间断的图案平行于该第一周界迹线1946。该第一周界迹线1946及该第二周界迹线1948是被其之间的该介电材料1908予以实体及电性隔离。该第二周界迹线1948另显示通过该介电材料1908而与该迹线1932隔离， 该介电材料1908是在该第二周界迹线1948和该迹线1932之间。该第二周界迹线1948也显示被该间断的图案的间断部分内的该介电材料1908，予以电性及实体隔离。现在参照图20，此处所显示的是本发明的第三实施例中的集成电路封装系统2000的剖面图。该集成电路封装系统2000可包含端子2006。该端子2006是定义成导电件，该导电件是设计用来对该端子上方的结构提供空隙，并且具有侧向隔离，以没有直接接触其它端子。为了这个原因，该端子2006也知道为空隙件端子。该端子2006是显示具有不同的宽度，而以围绕该集成电路封装系统2000的该周界区域的该端子是宽于靠近该集成电路封装系统2000的中心所形成的该端子2006。虽然该端子2006的宽度可变化，然而，该端子2006的高度是绘示类似的，以确保有效率的表面安装能力。介电材料2008在该端子2008上方。该介电材料2008是形成与该端子2006直接接触。该介电材料2008是显示形成在该端子2006之间。该介电材料2008牢固地将该端子2006耦接在适当的位置，以形成衬底2009。该端子2006是显示具有顶部2010。该端子2006的该顶部2010可包含高台2012，以及也可包含凹部2014，该凹部2014从该高台2012延伸至该端子2006的最大宽度2016。该介电材料2008与该端子2006从该高台2012至该端子2006的该最大宽度2016的该顶部2010直接接触，并填充该凹部2014。在该端子2006的该最大宽度2016下方是底部2018，该底部2018从该端子2006的该最大宽度2016向下延伸。该底部2018可包含凹口 2020，该凹口 2020从该最大宽度2016向下延伸至该底部2018的基部2022。该基部2022是绘示成平的或平坦的。该底部2018是绘示成显著地较大，几乎比该顶部2010大或高50%。此显示的尺寸提供额外的空隙件高度及较大的该端子2006的表面面积，以用于散热。接触层2026封盖一些该底部2018。该接触层2026是定义为一种材料，该材料可牢固地连结至该端子2006的表面，并形成与其它元件的电性连接，且可被予以回焊(reflowed)，以形成坚固的连接。该接触层2026可为焊锡膏、含锡或铅层、或导电性高温聚合物。该接触层2026可具有均勻剖面的均勻保角层(even conformal layer),来封盖该端子2006的一些该底部2018。经发现，形成在该基部2022上的该接触层2026增加焊锡封盖性。以该端子2006增加焊锡封盖性可增加板级可靠性及性能。本发明的该接触层2026另可由印刷工艺所形成，从而增加制造精确性，而没有额外的成本。
该端子2006的该顶部2010是显示具有形成于其上的该介电材料2008。该介电材料2008可包含在该顶部2010上的间隙2028，该间隙2028从该介电材料2008之间暴露部分的该高台2012。该间隙2028是定义成间隙或没有该介电材料2008，该间隙从该介电材料2008之间暴露部分的该高台2012。该介电材料2008可设计成在エ艺期间支撑该端子2008，以增加该集成电路封装系统2000中的结构坚固性。该介电材料2008是设计以该凹部2014中的该介电材料2008及在该高台2012具有较小的间隙2028的形成，来增加可靠性及结构坚固性。迹线2032在该介电材料2008的上表面2030上。该迹线2032是形成在该间隙2028内，以与被该介电材料2008之间的该间隙2028所暴露的该端子2006的该高台2012电性连接及直接接触。该迹线2032是定义成导电元件，该导电元件是 设计用来重新分布电性信号。该迹线2032是设计用来重新分布电性信号，它们通常是电性隔离，而没有过度地大，以减少引入寄生电感，且不会封盖该介电材料2008的整个上表面2030。经发现，本发明的该迹线2032当耦接于该端子2006并形成在该介电材料2008上时，可致能该衬底2009有效率的高热性能。该迹线2032、该介电材料2008及该端子2006的组合，当以所描述的方式组合及利用吋，经发现具有改进的热及电性性质。改进该集成电路封装系统2000热性能将增加本发明利用在高应カ及高温应用的多个领域的机会。在该迹线2032上方，集成电路2034是绘示成具有作用侧2036的打线接合晶粒，该作用侧2036面对离开该迹线2032。该打线接合晶粒2034是以粘着剂2038固定于该迹线2032及该介电材料2008。该集成电路2034的该作用侧2036是以绘示如接合打线的互连2040，而与该迹线2032电性连接。该接合打线2040是显示在沿着该迹线2032的不同点，而与该迹线2032直接接触。该接合打线2040可连接越过该间隙2028、沿着靠近该集成电路2034的该迹线、彼此之间间隔理想距离、或在该迹线2032上超过该间隙2028并且离开该集成电路2034的部分。经发现，该迹线2032通过允许利用较短的接合打线2040，而提供改进的电性性能。因为该迹线2032的宽度大于该互连2040的宽度，并因此引起较少的电阻及电感，从而増加高频性能，所以可发现此改进。再者，利用该迹线2032以及本发明的该端子2006，減少用于将信号有效地传送至外部装置及系统所需的该互连2040的长度。減少该互连2040的长度通过减少打线接合该集成电路2034的エ艺中所使用的昂贵材料(例如金)的数量，以减少制造成本。密封件2042围绕该集成电路2034、该互连2040及该迹线2032。该密封件2042可为滴胶、膜辅助成型、或其它包装结构。经发现利用本发明的该迹线2032，连同该互连2040及该密封件2042，可通过减少接合打线2040跨幅，以减少生产成本及复杂性。也经发现，利用本发明的该迹线2032，连同该互连2040及该密封件2042，可通过提供良好布局系统(用来将该集成电路2034电性连接至该端子2006，而不需该互连2040彼此通过)，以减少生产成本和复杂性。由于该接合打线2040组构的复杂性是实质地減少，因此，可采用较便宜的非压模。该打线接合晶粒2034可直接由该互连2040而选择性地连接至该端子2006，其中，该互连2040是与该端子2006直接接触，并且与该迹线2032隔离。该打线接合晶粒2034可另外采用混合方式，以允许直接至该端子2006的一些连接及经由该迹线2032作成的其它连接。可形成多层该迹线2032及该介电材料2008，以致能具有许多更多连接点的信号绕线。该迹线2032可熔接在一起，以致能电源、接地、或信号被绕线至多个端子2006或多条接合打线2040。该端子2006是绘示成多列组构，该多列组构是设计用来有效率地利用该集成电路封装系统2000尺寸下方的全部空间，并致能更短的接合打线2040。现在参照图21，此处所显示的是用来制造图20的该集成电路封装系统2000于制造迹线形成阶段后的引线框架组件2101的上视图。该引线框架组件2101可包含该迹线2032，该迹线2032是形成在该端子2006的该高台2012上从该间隙2028 暴露。该迹线2032是显示大致形成在该端子2006上靠近中心2102、或形成在该端子2006上靠近周界区域 2104。形成在该端子2006上靠近该中心2102的该迹线2032是显示从该端子2006朝向该周界区域2104延伸。在另一方面，形成在该端子2006上靠近该周界区域2104的该迹线2032是显示从该端子2006朝向该中心2102延伸。该迹线2032从该端子2006延伸，并且在距离该端子2006非均匀距离处终止，经发现其对该迹线2032密度可提供有益的增加。该端子2006也可绘示成朝单一方向2106交替或交错。现在参照图22，此处所显示的是结构2202于制造打线接合阶段后的上视图。该结构2202可包含以该互连2040连接至该迹线2032的该集成电路2034。该迹线2032是设计以在该互连2040之间提供该理想距离，以提供简单的接合打线2040布局，并保存该制造打线接合阶段其间所使用的材料的数量，以减少生产成本。现在参照图23，此处所显示的是图20的该集成电路封装系统2000于制造蚀刻阶段后的下视图。该集成电路封装系统2000可包含在该介电材料2008上方的该接触层2026。靠近该中心2102的该接触层2026是显示朝单一方向交替或交错，以增加该接触面积及减少短路的可能性。现在参照图24，此处所显示的是本发明的实施例中所使用的结构2400的上视图。该结构2400可包含从介电材料2408暴露的端子2406。该介电材料2408是绘示以间隙2428暴露该端子2406的高台2412。迹线2432在该间隙2428内及在该高台2412上。该迹线2432是显示大致形成在该端子2406上靠近中心2444、或形成在该端子2406上靠近周界区域2446。形成在该端子2406上靠近该中心2444的该迹线2432是显示从该端子2406朝向该周界区域2446延伸。在另一方面，形成在该端子2406上靠近该周界区域2446的该迹线2432是显示从该端子2406朝该中心2444延伸。该迹线2432从该端子2406延伸，并且在距离该端子2406非均匀距离处终止，经发现其对该迹线2432密度可提供有益的增加。该端子2406也绘示朝单一方向2448对准。现在参照图25，此处所显示的是本发明的第四实施例中的集成电路封装系统2500的剖面图。该集成电路封装系统2500可包含晶粒垫2504及端子2506。该端子2506是定义成导电件，该导电件是设计以在该端子上方的结构提供空隙，并且具有侧向隔离，以没有直接接触其它端子。为了这个原因，该端子2506也知道为空隙件端子。介电材料2508在该端子2506上方。该介电材料2508是沉积以与该晶粒垫2504及该端子2506直接接触。该介电材料2508是显示形成在该端子2506之间。该介电材料2508是进ー步显示形成在该端子2506及该晶粒垫2504之间。该介电材料2508将该端子2506及该晶粒垫2504牢固地耦接至适当位置，以形成衬底2509。该端子2506是显示具有顶部2510。该端子2506的该顶部2510可包含高台2512，并且也可包含凹部2514，该凹部2514从该高台2512延伸至该端子2506的最大宽度2516。该介电材料2508是与该端子2506从该高台2512至该端子2506的该最大宽度2516的该顶部2510直接接触，并且填充该凹部2514。在该端子2506的该最大宽度2516下方是底部2518，该底部2518从该端子2506的该最大宽度2516向下延伸。该底部2518可包含凹ロ 2520，该凹ロ 2 520从该最大宽度2516至该底部2518的基部2522向下延伸。该基部2522是绘示成平的或平坦的。微坑表面处理过的表面2524是在该底部2518中，并且在该基部2522内的中心。该微坑的表面2524也可显示形成在该晶粒垫2504中。该微坑的表面2524可予以圆形化(rounded),如该端子2506的该微坑的表面2524中所显示的，或可予以棱角化(cornered)，如该晶粒垫2504的该微坑的表面2524中所显示的。接触层2526封盖ー些该底部2518。该接触层2526是定义成ー种材料，该材料可牢固地连结至该端子2506的表面，并形成与其它元件的电性连接，且可被予以回焊，以形成坚固的连接。该接触层2526可为焊锡膏、含锡或铅层、或导电性高温聚合物。该接触层2526可以具有均匀剖面的均匀保角层，来封盖该端子2506的一些该底部2518。该接触层2526是显示以沿着该基部2522上的该凹ロ 2520及该微坑的表面2524内的均匀且保角膜，来封盖该端子2506的该底部2518表面。该接触层2526还绘示以封盖该晶粒垫2504的该底侧，并在该晶粒垫2504的该微坑的表面2524内形成膜。经发现，形成在侧表面(例如，该凹ロ 2520)上及该微坑的表面2524内的该接触层2526增加焊锡封盖性。以该端子2506及该晶粒垫2504增加焊锡封盖性可增加板级可靠性及性能。本发明的该接触层2526还可由印刷工艺加以形成，从而增加制造精确性，而没有额外的成本。该端子2506的该顶部2510是显示具有该介电材料2508形成于其上。该介电材料2508在该顶部2510上可包含间隙2528，该间隙2528从该介电材料2508之间暴露部分该高台2512。该间隙2528是定义成间隙或缺少该介电材料2508，该间隙从该介电材料2508之间暴露部分该高台2512。该介电材料2508可设计以在エ艺期间支撑该端子2506，并且增加该集成电路封装系统2500中的结构坚固性。该介电材料2508是设计以该介电材料2508填充该凹部2514并在该高台2512上具有较小的间隙2528的形式，来增加可靠性及结构坚固性。迹线2532在该介电材料2508的上表面2530上。该迹线2532是形成在该间隙2528内，以与由该介电材料2508之间的该间隙2528所暴露的该端子2506的该高台2512电性连接且直接接触。该迹线2532是定义为导电元件，该导电元件是设计将重新分布电性信号。该迹线2532是设计以重新分布电性信号，它们通常是电性隔离，而没有过度地大，以减少引入寄生电感，且不会封盖该介电材料2508的整个上表面2530。经发现，本发明的该迹线2532当与该端子2506耦接并形成在该介电材料2508上时，致能该衬底2509的有效高温性能。该迹线2532、该介电材料2508和该端子2506的组合，当以所描述的方式组合及利用时，经发现具有改进热及电性性质。改进该集成电路封装系统2500热性能将增加本发明利用在高应力及高温度应用的多个领域的机会。在该晶粒垫2504上方是集成电路2534，该集成电路2534是绘示如具有作用侧2536的打线接合晶粒，该作用侧2536面对离开该晶粒垫2504。该打线接合晶粒2534是由粘着剂2538而固定于该晶粒垫2504。经发现，该晶粒垫2504提供结构稳定性，并且减少从该集成电路2534剥离的风险。由该晶粒垫2504所提供的结构支撑经发现，可增加该集成电路封装系统2500的可靠性和性能。 该集成电路2534的该作用侧2536是以绘示如接合打线的互连2540而电性连接至该迹线2532。该接合打线2540是显示在沿着该迹线2532的不同点处与该迹线2532直接接触。该接合打线2540可连接越过该间隙2528、沿着靠近该集成电路2534的该迹线、彼此之间间隔理想距离、或在该迹线2532上超过该间隙2528并且离开该集成电路2534的部分。经发现，该迹线2532通过允许利用较短的接合打线2540，而提供改进的电性性能。因为该迹线2532的宽度大于该互连2540的宽度，并因此引起较少的电阻及电感，从而增加高频性能，所以可发现此改进。再者，利用该迹线2532以及本发明的该端子2506，减少用于将信号有效地传送至外部装置及系统所需的该互连2540的长度。减少该互连2540的长度通过减少打线接合该集成电路2534的工艺中所使用的昂贵材料(例如金)的数量，以减少制造成本。密封件2542围绕该集成电路2534、该互连2540及该迹线2532。该密封件2542可为滴胶、膜辅助成型或其它包装结构。经发现，利用本发明的该迹线2532，连同该互连2540及该密封件2542，可通过减少接合打线2540跨幅，以减少生产成本及复杂性。也经发现，利用本发明的该迹线2532，连同该互连2540及该密封件2542，可通过提供良好布局系统(用来将该集成电路2534电性连接至该端子2506，而不需该互连2540彼此通过)，以减少生产成本和复杂性。由于该接合打线2540组构的复杂性是实质地减少，因此，可采用较便宜的非压模。该打线接合晶粒2534可直接由该互连2540而选择性地连接至该端子2506，其中，该互连2540是与该端子2506直接接触，并且与该迹线2532隔离。该打线接合晶粒2534可另外采用混合方式，以允许直接至该端子2506的一些连接及经由该迹线2532作成的其它连接。可形成多层该迹线2532及该介电材料2508，以致能具有许多更多连接点的信号绕线。该迹线2532可熔接在一起，以致能电源、接地、或信号被绕线至多个端子2506或多条接合打线2540。该端子2506是绘示成多列组构，该多列组构是设计用来有效率地利用该集成电路封装系统2500尺寸下方的全部空间，并致能更短的接合打线2540。现在参照图26，此处所显示的是图25的区域26-26的放大剖面图。该集成电路封装系统2500可包含该端子2506的该底部2518，具有接触层2526的保角封盖或层于其上。该接触层2526是绘示封盖该凹口 2520靠近该基部2522的部分，但该凹口 2520靠近该端子2506的该最大宽度2516的其它部分则没有被该接触层2526封盖，而是暴露的。该接合打线2540是显示连接至该迹线2532，并且形成在该迹线2532内。该迹线2532还显示形成在该间隙2528内，并且填充该间隙2528的全部容积。现在參照图27，此处所显示的是本发明的第五实施例中的集成电路封装系统2700的剖面图。该集成电路封装系统2700可包含端子2706。该端子2706是定义成导电件，该导电件是设计用来对该端子上方的结构提供空隙，并且具有侧向隔离，以没有直接接触其它端子。为了这个原因，该端子2706也已知为空隙件端子。在该端子2706上方为介电材料2708。该介电材料2708是形成以与该端子2706直接接触。该介电材料2708是显示形成在该端子2706之间。该介电材料2708将该端子2706牢固地耦接在适当的位置，以形成衬底2709。
该端子2706是显示具有顶部2710。该端子2706的该顶部2710可包含高台2712，并且也包含从该高台2712至该端子2706的最大宽度2716延伸的凹部2714。该介电材料2708是从该高台2712至该端子2706的该最大宽度2716而与该端子2706的该顶部2710直接接触，并且填充该凹部2714。在该端子2706的该最大宽度2716下方是从该端子2706的该最大宽度2716延伸向下的底部2718。该底部2718可包含从该最大宽度2716向下延伸至该底部2718的基部2722的凹ロ 2720。该基部2722是描绘成平的或平坦的。在该底部2718中及该基部2722内的中心为微坑的表面2724。该微坑的表面2724可予以圆形化,如该端子2706的该微坑的表面2724中所显不的。接触层2726封盖ー些该底部2718。该接触层2726是定义成ー种材料，该材料可牢固地连结至该端子2706的表面，并形成与其它元件的电性连接，且可被予以回焊，以形成坚固的连接。该接触层2726可为焊锡膏、含锡或铅层、或导电性高温聚合物。该接触层2726可以具有均匀剖面的均匀保角层，来封盖该端子2706的一些该底部2718。该接触层2726是显示以沿着该基部2722并在该微坑的表面2724内的均匀且保角膜，来封盖该端子2706的该底部2718表面。经发现，形成在该微坑的表面2724中侧表面上的该接触层2726增加焊锡封盖性。以该端子2706增加焊锡封盖性可増加板级可靠性及性能。本发明的该接触层2726还可由印刷工艺加以形成，从而增加制造精确性，而没有额外的成本。该端子2706的该顶部2710是显示具有该介电材料2708形成于其上。该介电材料2708在该顶部2710上可包含间隙2728，该间隙2728从该介电材料2708之间暴露部分该高台2512。该间隙2728是定义成间隙或缺少该介电材料2708，该间隙在该介电材料2708之间暴露部分该高台2712。该介电材料2708可被设计以在エ艺期间支撑该端子2706，并且增加该集成电路封装系统2700中的结构坚固性。该介电材料2708是设计以该介电材料2708填充该凹部2714并在该高台2712上具有较小的间隙2728的形式，来增加可靠性及结构坚固性。迹线2732在该介电材料2708的上表面2730上。该迹线2732是形成在该间隙2728内，以与由该介电材料2708之间的该间隙2728所暴露的该端子2706的该高台2712电性连接且直接接触。该迹线2732是定义为导电元件，该导电元件是设计将重新分布电性信号。该迹线2732是设计以重新分布电性信号，它们通常是电性隔离，而没有过度地大，以减少引入寄生电感，且不会封盖该介电材料2708的整个上表面2730。经发现，本发明的该迹线2732当与该端子2706耦接并形成在该介电材料2708上时，致能该衬底2709的有效高温性能。该迹线2732、该介电材料2708和该端子2706的组合，当以所描述的方式组合及利用时，经发现具有改进热及电性性质。改进该集成电路封装系统2700热性能将增加本发明利用在高应力及高温度应用的多个领域的机会。在该迹线2732上方为集成电路2734，该集成电路2734是绘示如具有作用侧2736的打线接合晶粒，该作用侧2736面对离开该迹线2732。该打线接合晶粒2734是以粘着剂2738而固定至该迹线2732及该介电材料2708。该集成电路2734的该作用侧2736是以绘示如接合 打线的互连2740，而电性连接至该迹线2732。该接合打线2740是显示在沿着该迹线2732的不同点处，与该迹线2732直接接触。该接合打线2740可连接越过该间隙2728、沿着靠近该集成电路2734的该迹线、彼此之间间隔理想距离、或在该迹线2732上超过该间隙2728并且离开该集成电路2734的部分。经发现，该迹线2732通过允许利用较短的接合打线2740，而提供改进的电性性能。因为该迹线2732的宽度大于该互连2740的宽度，并因此引起较少的电阻及电感，从而增加高频性能，所以可发现此改进。再者，利用该迹线2732以及本发明的该端子2706，减少用于将信号有效地传送至外部装置及系统所需的该互连2740的长度。减少该互连2740的长度通过减少打线接合该集成电路2734的工艺中所使用的昂贵材料(例如金)的数量，以减少制造成本。密封件2742围绕该集成电路2734、该互连2740及该迹线2732。该密封件2742可为滴胶、膜辅助成型、或其它包装结构。经发现，利用本发明的该迹线2732，连同该互连2740及该密封件2742，可通过减少接合打线2740跨幅，以减少生产成本及复杂性。也经发现，利用本发明的该迹线2732，连同该互连2740及该密封件2742，可通过提供良好布局系统(用来将该集成电路2734电性连接至该端子2706，而不需该互连2740彼此通过)，以减少生产成本和复杂性。由于该接合打线2740组构的复杂性是实质地减少，因此，可采用较便宜的非压模。该打线接合晶粒2734可直接由该互连2740而选择性地连接至该端子2706，其中，该互连2740是与该端子2706直接接触，并且与该迹线2732隔离。该打线接合晶粒2734可另外采用混合方式，以允许直接至该端子2706的一些连接及经由该迹线2732作成的其它连接。可形成多层该迹线2732及该介电材料2708，以致能具有许多更多连接点的信号绕线。该迹线2732可熔接在一起，以致能电源、接地、或信号被绕线至多个端子2706或多条接合打线2740。该端子2706是绘示成多列组构，该多列组构是设计用来有效率地利用该集成电路封装系统2700尺寸下方的全部空间，并致能更短的接合打线2740。现在参照图28，此处所显示的是图27的区域28-28的放大剖面图。该集成电路封装系统2700可包含该端子2706的该底部2718，具有接触层2726的保角封盖或层于其上。该接触层2726是绘示没有封盖该凹口 2720的任何部分，而是封盖该基部2722及该微坑的表面2724。该接合打线2740是显示连接至该迹线2732，并且形成在该迹线2732内。该迹线2732还显示形成在该间隙2728内，并且填充该间隙2728的全部容积。现在参照图29，此处所显示的是本发明的实施例中所使用的端子组件2900。该端子组件2900可包含与介电材料2908直接接触的端子2906。该端子2906还具有最大宽度2916及在该最大宽度2916下方的底部2918。该底部2918具有凹ロ 2920，该凹ロ 2920从该最大宽度2916向下延伸至基部2922。微坑的表面2924在该基部2922的中心。该端子2906的该底部2918以接触层2926的保角封盖或层涂布于其上。该接触层2926是绘示封盖该凹ロ 2920靠近该基部2922的部分，但该凹ロ 2920靠近该端子2906的该最大宽度2916的其它部分则没有被该接触层2926封盖，而是暴露的。该接触层2926还显示封盖该基部2922，但没有接触或 封盖该微坑的表面2924。在该端子2906上方，该介电材料2908可包含形成于其中的间隙2928，该间隙2928暴露该端子2906。迹线2932在该间隙2928内，并且与该端子2906直接接触。该迹线2932是显示形成在该间隙2928内，并且填充该间隙2928的全部容积。接合打线2940是连接至该迹线2932，并且形成在该迹线2932内。现在參照图30，此处所显示的是本发明的第六实施例中的集成电路封装系统3000的剖面图。该集成电路封装系统3000可包含晶粒垫3004及端子3006。该端子3006是定义成导电件，该导电件是设计以在该端子上方的结构提供空隙，并具有侧向隔离，以没有直接接触其它端子。为了这个原因，该端子3006也已知为空隙件端子。在该端子3006上方为介电材料3008。该介电材料3008是沉积以与该晶粒垫3004及该端子3006直接接触。该介电材料3008是显示形成在该端子3006之间。该介电材料3008进ー步显示形成在该端子3006与该晶粒垫3004之间。该介电材料3008将该端子3006及该晶粒垫3004牢固地耦接在适当的位置，以形成衬底3009。该端子3006是显示具有顶部3010。该端子3006的该顶部3010可包含高台3012，并且也包含从该高台3012延伸至该端子3006的最大宽度3016的凹部3014。该介电材料3008是从该高台3012至该端子3006的该最大宽度3016而与该端子3006的该顶部3010直接接触，并且填充该凹部3014。在该端子3006的该最大宽度3016下方是从该端子3006的该最大宽度3016延伸向下的底部3018。该底部3018可包含从该最大宽度3016向下延伸至该底部3018的基部3022的凹ロ 3020。该基部3022是绘示为平的或平坦的。在该底部3018中及该基部3022内的中心为微坑的表面3024。该底部3018是绘示稍小于或短于该顶部3010，以提供増加的空隙件距离及空隙。该微坑的表面3024也可显示形成在该晶粒垫3004中。该微坑的表面3024可予以棱角化，如该晶粒垫3004的该微坑的表面3024及该端子3006中所显示的。接触层3026封盖ー些该底部3018。该接触层3026是定义成ー种材料，该材料可牢固地连结至该端子3006的表面，并形成与其它元件的电性连接，且可被予以回焊，以形成坚固的连接。该接触层3026可为焊锡膏、含锡或铅层、或导电性高温聚合物。该接触层3026可以具有均匀剖面的均匀保角层，来封盖该端子3006的一些该底部3018。该接触层3026是显示以沿着该基部3022及该微坑的表面3024内的均匀且保角膜，来封盖该端子3006的该底部3018表面。该接触层3026还绘示以封盖该晶粒垫3004的该底侧，并在该晶粒垫3004的该微坑的表面3024内形成膜。经发现，形成在侧表面(例如，该凹ロ 3020)上及该微坑的表面3024内的该接触层3026增加焊锡封盖性。以该端子3006及该晶粒垫3004增加焊锡封盖性可增加板级可靠性及性能。本发明的该接触层3026还可由印刷工艺加以形成，从而增加制造精确性，而没有额外的成本。该端子3006的该顶部3010是显示具有该介电材料3008形成于其上。该介电材料3008在该顶部3010上可包含间隙3028，该间隙3028从该介电材料3008之间暴露部分该高台3012。该间隙3028是定义成间隙或缺少该介电材料3008，该间隙从该介电材料3008之间暴露部分该高台3012。该介电材料3008可设计以在工艺期间支撑该端子3006，并且增加该集成电路封装系统3000中的结构坚固性。该介电材料3008是设计以该介电材料3008填充该凹部3014并在该高台3012上具有较小的间隙3028的形式， 来增加可靠性及结构坚固性。迹线3032在该介电材料3008的上表面3030上。该迹线3032是形成在该间隙3028内，以与由该介电材料3008之间的该间隙3028所暴露的该端子3006的该高台3012电性连接且直接接触。该迹线3032是定义为导电元件，该导电元件是设计将重新分布电性信号。该迹线3032是设计以重新分布电性信号，它们通常是电性隔离，而没有过度地大，以减少引入寄生电感，且不会封盖该介电材料3008的整个上表面3030。经发现，本发明的该迹线3032当与该端子3006耦接并形成在该介电材料3008上时，致能该衬底3009的有效高温性能。该迹线3032、该介电材料3008和该端子3006的组合，当以所描述的方式组合及利用时，经发现具有改进热及电性性质。改进该集成电路封装系统3000热性能将增加本发明利用在高应力及高温度应用的多个领域的机会。在该晶粒垫3004上方为集成电路3034，该集成电路3034是绘示如具有作用侧3036的打线接合晶粒，该作用侧3036面对离开该晶粒垫3004。该打线接合晶粒3034是以粘着剂3038而固定至该晶粒垫3004。经发现，该晶粒垫3004提供结构稳定性，并且减少从该集成电路3034剥离的风险。由该晶粒垫3004所提供的结构支撑经发现，可增加该集成电路封装系统3000的可靠性和性能。该集成电路3034的该作用侧3036是以绘示如接合打线的互连3040而电性连接至该迹线3032。该接合打线3040是显示在沿着该迹线3032的不同点处与该迹线3032直接接触。该接合打线3040可连接越过该间隙3028、沿着靠近该集成电路3034的该迹线、彼此之间间隔理想距离、或在该迹线3032上超过该间隙3028并且离开该集成电路3034的部分。经发现，该迹线3032通过允许利用较短的接合打线3040，而提供改进的电性性能。因为该迹线3032的宽度大于该互连3040的宽度，并因此引起较少的电阻及电感，从而增加高频性能，所以可发现此改进。再者，利用该迹线3032以及本发明的该端子3006，减少用于将信号有效地传送至外部装置及系统所需的该互连3040的长度。减少该互连3040的长度通过减少打线接合该集成电路3034的工艺中所使用的昂贵材料(例如金)的数量，以减少制造成本。密封件3042围绕该集成电路3034、该互连3040及该迹线3032。该密封件3042可为滴胶、膜辅助成型、或其它包装结构。在该微坑的表面3024上为焊锡球滴(drop)3044。经发现，采用焊锡球滴3044可增加一致的球共平面性以及增强板级可靠性。
经发现，利用本发明的该迹线3032，连同该互连3040及该密封件3042，可通过减少接合打线3040跨幅，以减少生产成本及复杂性。也经发现，利用本发明的该迹线3032，连同该互连3040及该密封件3042，可通过提供良好布局系统(用来将该集成电路3034电性连接至该端子3006，而不需该互连3040彼此通过)，以减少生产成本和复杂性。由于该接合打线3040组构的复杂性是实质地減少，因此，可采用较便宜的非压模。该打线接合晶粒3034可直接由该互连3040而选择性地连接至该端子3006，其中，该互连3040是与该端子3006直接接触，并且与该迹线3032隔离。该打线接合晶粒3034可另外采用混合方式，以允许直接至该端子3006的一些连接及经由该迹线3032作成的其它连接。
可形成多层该迹线3032及该介电材料3008，以致能具有许多更多连接点的信号绕线。该迹线3032可熔接在一起，以致能电源、接地、或信号被绕线至多个端子3006或多条接合打线3040。该端子3006是绘示成多列组构，该多列组构是设计用来有效率地利用该集成电路封装系统3000尺寸下方的全部空间，并致能更短的接合打线3040。现在參照图31，此处所显示的是图30的区域31-31的放大剖面图。该集成电路封装系统3000可包含该端子3006的该底部3018，具有接触层3026的保角封盖或层于其上。该接触层3026是绘示没有封盖该凹ロ 3020的任何部分，但封盖该基部3022及该微坑的表面 3024。该接合打线3040是显示连接至该迹线3032，并且形成在该迹线3032内。该迹线3032还显示形成在该间隙3028内，并且填充该间隙3028的全部容积。该焊锡球滴3044是形成在该微坑的表面3024内及该接触层3026下方。现在參照图32，此处所显示的是本发明的第七实施例中的集成电路封装系统3200的剖面图。该集成电路封装系统3200可包含端子3206。该端子3206是定义成导电件，该导电件是设计以在该端子上方的结构提供空隙，并具有侧向隔离，以没有直接接触其它端子。为了这个原因，该端子3206也已知为空隙件端子。在该端子3206上方为介电材料3208。该介电材料3208是与该端子3206直接接触。该介电材料3208是显示形成在该端子3206之间。该介电材料3208将该端子3206牢固地耦接在适当的位置，以形成衬底3209。该端子3206是显示具有顶部3210。该端子3206的该顶部3210可包含高台3212，以及也可包含凹部3214，该凹部3214从该高台3212延伸至该端子3206的最大宽度3216。该介电材料3208与该端子3206从该高台3212至该端子3206的该最大宽度3216的该顶部3210直接接触，并填充该凹部3214。在该端子3206的该最大宽度3216下方是底部3218，该底部3218从该端子3206的该最大宽度3216向下延伸。该底部3218可包含凹ロ 3220，该凹ロ 3220从该最大宽度3216向下延伸至该底部3218的基部3222。该基部3222是绘示成平的或平坦的。微坑的表面3224在该底部3218中并在该基部3222的中心内。该微坑的表面3224可予以圆形化，如该端子3206的该微坑的表面3224中所显示的。接触层3226封盖ー些该底部3218。该接触层3226是定义成ー种材料，该材料可牢固地连结至该端子3206的表面，并形成与其它元件的电性连接，且可被予以回焊，以形成坚固的连接。该接触层3226可为焊锡膏、含锡或铅层、或导电性高温聚合物。该接触层3226可以具有均匀剖面的均匀保角层，来封盖该端子3206的一些该底部3218。该接触层3226是显示以沿着该基部3222并在该微坑的表面3224内的均匀且保角膜，来封盖该端子3206的该底部3218表面。经发现，形成在该微坑的表面3224的侧表面上的该接触层3226增加焊锡封盖性。以该端子3206增加焊锡封盖性可增加板级可靠性及性能。本发明的该接触层3226还可由印刷工艺加以形成，从而增加制造精确性，而没有额外的成本。该端子3206的该顶部3210是显示具有该介电材料3208形成于其上。该介电材料3208在该顶部3210上可包含间隙3228，该间隙3228从该介电材料3208之间暴露部分该高台3212。该间隙3228是定义成间隙或缺少该介电材料3208，该间 隙从该介电材料3208之间暴露部分该高台3212。该介电材料3208可被设计以在工艺期间支撑该端子3206，并且增加该集成电路封装系统3200中的结构坚固性。该介电材料3208是设计以该介电材料3208填充该凹部3214并在该高台3212上具有较小的间隙3228的形式，来增加可靠性及结构坚固性。迹线3232在该介电材料3208的上表面3230上。该迹线3232是形成在该间隙3228内，以与由该介电材料3208之间的该间隙3228所暴露的该端子3206的该高台3212电性连接且直接接触。该迹线3232是定义为导电元件，该导电元件是设计将重新分布电性信号。该迹线3232是设计以重新分布电性信号，它们通常是电性隔离，而没有过度地大，以减少引入寄生电感，且不会封盖该介电材料3208的整个上表面3230。经发现，本发明的该迹线3232当与该端子3206耦接并形成在该介电材料3208上时，致能该衬底3209的有效高温性能。该迹线3232、该介电材料3208和该端子3206的组合，当以所描述的方式组合及利用时，经发现具有改进热及电性性质。改进该集成电路封装系统3200热性能将增加本发明利用在高应力及高温度应用的多个领域的机会。在该迹线3232上方为集成电路3234，该集成电路3234是绘示如具有作用侧3236的打线接合晶粒，该作用侧3236面对离开该迹线3232。该打线接合晶粒3234是以粘着剂3238而固定至该迹线3232及该介电材料3208。该迹线3232延伸超过该集成电路3234。该集成电路3234的该作用侧3236是以绘示如接合打线的互连3240，而电性连接至该迹线3232。该接合打线3240是显示在沿着该迹线3232的不同点处，与该迹线3232直接接触。该接合打线3240可连接越过该间隙3228、沿着靠近该集成电路3234的该迹线、彼此之间间隔理想距离、或在该迹线3232上超过该间隙3228并且离开该集成电路3234的部分。经发现，该迹线3232通过允许利用较短的接合打线3240，而提供改进的电性性能。因为该迹线3232的宽度大于该互连3240的宽度，并因此引起较少的电阻及电感，从而增加高频性能，所以可发现此改进。再者，利用该迹线3232以及本发明的该端子3206，减少用于将信号有效地传送至外部装置及系统所需的该互连3240的长度。减少该互连3240的长度通过减少打线接合该集成电路3234的工艺中所使用的昂贵材料(例如金)的数量，以减少制造成本。密封件3242围绕该集成电路3234、该互连3240及该迹线3232。该密封件3242可为滴胶、膜辅助成型、或其它包装结构。焊锡球滴3244在该微坑的表面3224上。经发现，采用焊锡球滴3244可增加一致的球共平面性及增强板级可靠性。
经发现，利用本发明的该迹线3232，连同该互连3240及该密封件3242，可通过减少接合打线3240跨幅，以减少生产成本及复杂性。也经发现，利用本发明的该迹线3232，连同该互连3240及该密封件3242，可通过提供良好布局系统(用来将该集成电路3234电性连接至该端子3206，而不需该互连3240彼此通过)，以减少生产成本和复杂性。由于该接合打线3240组构的复杂性是实质地減少，因此，可采用较便宜的非压模。该打线接合晶粒3234可直接由该互连3240而选择性地连接至该端子3206，其中，该互连3240是与该端子3206直接接触，并且与该迹线3232隔离。该打线接合晶粒3234可另外采用混合方式，以允许直接至该端子3206的一些连接及经由该迹线3232作成的其它连接。 可形成多层该迹线3232及该介电材料3208，以致能具有许多更多连接点的信号绕线。该迹线3232可熔接在一起，以致能电源、接地、或信号被绕线至多个端子3206或多条接合打线3240。该端子3206是绘示成多列组构，该多列组构是设计用来有效率地利用该集成电路封装系统3200尺寸下方的全部空间，并致能更短的接合打线3240。现在參照图33，此处所显示的是本发明的第八实施例中的集成电路封装系统3300的剖面图。该集成电路封装系统3300可包含晶粒垫3304及端子3306。该端子3306是定义成导电件，该导电件是设计以在该端子上方的结构提供空隙，并具有侧向隔离，以没有直接接触其它端子。为了这个原因，该端子3306也已知为空隙件端子。在该端子3306上方为介电材料3308。该介电材料3308是沉积以与该晶粒垫3304及该端子3306直接接触。该介电材料3308是显示形成在该端子3306之间。该介电材料3308进ー步显示形成在该端子3306与该晶粒垫3304之间。该介电材料3308将该端子3306及该晶粒垫3304牢固地耦接在适当的位置，以形成衬底3309。该端子3306是显示具有顶部3310。该端子3306的该顶部3310可包含高台3312，并且也包含从该高台3312延伸至该端子3306的最大宽度3316的凹部3314。该介电材料3308是从该高台3312至该端子3306的该最大宽度3316而与该端子3306的该顶部3310直接接触，并且填充该凹部3314。在该端子3306的该最大宽度3316下方是从该端子3306的该最大宽度3316延伸向下的底部3318。该底部3318可包含从该最大宽度3316向下延伸至该底部3318的基部3322的凹ロ 3320。该基部3322是绘示为平的或平坦的。接触层3326封盖ー些该底部3318。该接触层3326是定义成ー种材料，该材料可牢固地连结至该端子3306的表面，并形成与其它元件的电性连接，且可被予以回焊，以形成坚固的连接。该接触层3326可为焊锡膏、含锡或铅层、或导电性高温聚合物。该接触层3326可以具有均匀剖面的均匀保角层，来封盖该端子3306的一些该底部3318。该接触层3326是显示以沿着该基部3322的均匀且保角膜，来封盖该端子3306的该底部3318表面。该接触层3326还绘示封盖该晶粒垫3304的该底侧。经发现，形成在该基部3322上的该接触层3326增加焊锡封盖性。以该端子3306及该晶粒垫3304增加焊锡封盖性可增加板级可靠性及性能。本发明的该接触层3326还可由印刷工艺加以形成，从而增加制造精确性，而没有额外的成本。该端子3306的该顶部3310是显示具有该介电材料3308形成于其上。该介电材料3308在该顶部3310上可包含间隙3328，该间隙3328从该介电材料3308之间暴露部分该高台3312。该间隙3328是定义成间隙或缺少该介电材料3308，该间隙从该介电材料3308之间暴露部分该高台3312。该介电材料3308可被设计以在工艺期间支撑该端子3306，并且增加该集成电路封装系统3300中的结构坚固性。该介电材料3308是设计以该介电材料3308填充该凹部3314并在该高台3312上具有较小的间隙3328的形式，来增加可靠性及结构坚固性。迹线3332在该介电材料3308的上表面3330上。该迹线3332是形成在该间隙3328内，以与由该介电材料3308之间的该间隙3328所暴露的该端子3306的该高台3312电性连接且直接接触。该迹线3332是定义为导电元件，该导电元件是设计将重新分布电性信号。该迹线3332是设计以重新分布电性信号，它们通常是电性隔离，而没有过度地大，以减少引入寄生电感，且不会封盖该介电材料3308的整个上表面3330。
经发现，本发明的该迹线3332当与该端子3306耦接并形成在该介电材料3308上时，致能该衬底3309的有效高温性能。该迹线3332、该介电材料3308和该端子3306的组合，当以所描述的方式组合及利用时，经发现具有改进热及电性性质。改进该集成电路封装系统3300热性能将增加本发明利用在高应力及高温度应用的多个领域的机会。在该晶粒垫3304上方是集成电路3334，该集成电路3334是绘示如具有作用侧3336的覆晶晶粒。该作用侧3336是显示面对朝向该晶粒垫3304。经发现，该晶粒垫3304提供结构稳定性，并且减少从该集成电路3334翘曲并至终间断或损坏的风险。由该晶粒垫3304所提供的结构支撑经发现，可增加该集成电路封装系统3300的可靠性和性能。该集成电路3334的该作用侧3336是以绘示如焊锡凸块(solder bump)的互连3340而电性连接至该迹线3332。该焊锡凸块3340是显示在沿着该迹线3332的不同点处与该迹线3332直接接触。该焊锡凸块3340可连接越过该间隙3328、沿着靠近该集成电路3334的该迹线、彼此之间间隔理想距离、或在该迹线3332上超过该间隙3328并且离开该集成电路3334的部分。该覆晶晶粒3334是大到足以悬挂在该迹线3332及部分该介电材料3308 上。经发现，该迹线3332通过允许利用较小的覆晶晶粒3334，而提供改进的电性性能。此通过允许该迹线3332的设计弹性，以应付较大的工艺及设计弹性，以补偿该集成电路3334的大的固定尺寸。密封件3342围绕该集成电路3334、该互连3340及该迹线3332。该密封件3342可为滴胶、膜辅助成型、或其它包装结构。经发现，利用本发明的该迹线3332，连同该集成电路3334及该密封件3342，可通过减少覆晶晶粒3334的尺寸，以减少生产成本及复杂性。由于该集成电路3334的间断(breakage)及损坏的尺寸及磁化率(susceptibility)是实质地减少，因此，可采用较便宜的非压模。该覆晶晶粒3334可直接由该互连3340而选择性地连接至该端子3306,其中，该互连3340是与该端子3306直接接触，并且与该迹线3332隔离。该覆晶晶粒3334可另外采用混合方式，以允许直接至该端子3306的一些连接及经由该迹线3332作成的其它连接。可形成多层该迹线3332及该介电材料3308，以致能具有许多更多连接点的信号绕线。该迹线3332可熔接在一起，以致能电源、接地、或信号被绕线至多个端子3306或多个焊锡凸块3340。该端子3306是绘示成多列组构，该多列组构是设计用来有效率地利用该集成电路封装系统3300尺寸下方的全部空间，并致能更小的覆晶晶粒3334。打线接合晶粒也可堆叠在该集成电路3334上，并且以接合打线连接至该迹线3332，以形成混合式覆晶晶粒及打线接合晶粒堆叠。现在參照图34，此处所显示的是本发明的第九实施例中的集成电路封装系统3400的剖面图。该集成电路封装系统3400可包含端子3406。该端子3406是定义成导电件，该导电件是设计以在该端子上方的结构提供空隙，并具有侧向隔离，以没有直接接触其它端子。为了这个原因，该端子3406也已知为空隙件端子。该端子3406是显示具有不同宽度，围绕该集成电路封装系统 3400的该周界区域的该端子是宽于靠近该集成电路封装系统3400的中心所形成的该端子3406。虽然该端子3406的宽度可变化，然而，该端子3406的高度是绘示类似的，以确保有效率的表面安装能力。介电材料3408在该端子3406上方。该介电材料3408是形成与该端子3406直接接触。该介电材料3408是显示形成在该端子3406之间。该介电材料3408牢固地将该端子3406耦接在适当的位置，以形成衬底3409。该端子3406是显示具有顶部3410。该端子3406的该顶部3410可包含高台3412，以及也可包含凹部3414，该凹部3414从该高台3412延伸至该端子3406的最大宽度3416。该介电材料3408与该端子3406从该高台3412至该端子3406的该最大宽度3416的该顶部3410直接接触，并填充该凹部3414。在该端子3406的最大宽度3416下方为底部3418，该底部3418从该端子3406的该最大宽度3416向下延伸。该底部3418可包含凹ロ 3420，该凹ロ 3420从该最大宽度3416向下延伸至该底部3418的基部3422。该基部3422是绘示如平的或平坦的。接触层3426封盖ー些该底部3418。该接触层3426是定义成ー种材料，该材料可牢固地连结至该端子3406的表面，并形成与其它元件的电性连接，且可被予以回焊，以形成坚固的连接。该接触层3426可为焊锡膏、含锡或铅层、或导电性高温聚合物。该接触层3426可以具有均匀剖面的均匀保角层，来封盖该端子3406的一些该底部3418。经发现，形成在该基部3422上的该接触层3426增 加焊锡封盖性。以该端子3406增加焊锡封盖性可増加板级可靠性及性能。本发明的该接触层3426还可由印刷工艺加以形成，从而增加制造精确性，而没有额外的成本。该端子3406的该顶部3410是显示具有该介电材料3408形成于其上。该介电材料3408在该顶部3410上可包含间隙3428，该间隙3428从该介电材料3408之间暴露部分该高台3412。该间隙3428是定义成间隙或缺少该介电材料3408，该间隙从该介电材料3408之间暴露部分该高台3412。该介电材料3408可被设计以在エ艺期间支撑该端子3406，并且增加该集成电路封装系统3400中的结构坚固性。该介电材料3408是设计以该介电材料3408填充该凹部3414并在该高台3412上具有较小的间隙3428的形式，来增加可靠性及结构坚固性。迹线3432在该介电材料3408的上表面3430上。该迹线3432是形成在该间隙3428内，以与由该介电材料3408之间的该间隙3428所暴露的该端子3406的该高台3412电性连接且直接接触。该迹线3432是定义为导电元件，该导电元件是设计将重新分布电性信号。该迹线3432是设计以重新分布电性信号，它们通常是电性隔离，而没有过度地大，以减少引入寄生电感，且不会封盖该介电材料3408的整个上表面3430。经发现，本发明的该迹线3432当与该端子3406耦接并形成在该介电材料3408上时，致能该衬底3409的有效高温性能。该迹线3432、该介电材料3408和该端子3406的组合，当以所描述的方式组合及利用时，经发现具有改进热及电性性质。改进该集成电路封装系统3400热性能将增加本发明利用在高应力及高温度应用的多个领域的机会。在该端子3406上方是集成电路3434，该集成电路3434是绘示如具有作用侧3436的覆晶晶粒。该作用侧3436是显示面对朝向该端子3406。经发现，与该介电材料3408耦接的该端子3406提供结构稳定性及减少该集成电路3434翘曲并至终间断或损坏的风险。经发现，由该端子3406及该介电材料3408所提供的结构支撑性，可增加该集成电路封装系统3400的可靠性及性能。 该集成电路3434的该作用侧3436是以绘示如焊锡凸块的互连3440而电性连接至该迹线3432。该焊锡凸块3440是显示在沿着该迹线3432的不同点处与该迹线3432直接接触。该焊锡凸块3440可连接越过该间隙3428、沿着靠近该集成电路3434的该迹线、彼此之间间隔理想距离、或在该迹线3432上超过该间隙3428并且离开该集成电路3434的部分。该覆晶晶粒3434是大到足以悬挂在该迹线3432及部分该介电材料3408上。经发现，该迹线3432通过允许利用较小的覆晶晶粒3434，而提供改进的电性性能。此通过允许该迹线3432的设计弹性，以应付较大的工艺及设计弹性，以补偿该集成电路3434的大的固定尺寸。密封件3442围绕该集成电路3434、该互连3440及该迹线3432。该密封件3442可为滴胶、膜辅助成型、或其它包装结构。经发现，利用本发明的该迹线3432，连同该集成电路3434及该密封件3442，可通过减少覆晶晶粒3434的尺寸，以减少生产成本及复杂性。由于该集成电路3434的间断及损坏的尺寸及磁化率是实质地减少，因此，可采用较便宜的非压模。该覆晶晶粒3434可直接由该互连3440而选择性地连接至该端子3406,其中，该互连3440是与该端子3406直接接触，并且与该迹线3432隔离。该覆晶晶粒3434可另外采用混合方式，以允许直接至该端子3406的一些连接及经由该迹线3432作成的其它连接。可形成多层该迹线3432及该介电材料3408，以致能具有许多更多连接点的信号绕线。该迹线3432可熔接在一起，以致能电源、接地、或信号被绕线至多个端子3406或多个焊锡凸块3440。该端子3406是绘示成多列组构，该多列组构是设计用来有效率地利用该集成电路封装系统3400尺寸下方的全部空间，并致能更小的覆晶晶粒3434。打线接合晶粒也可堆叠在该集成电路3434上，并且以接合打线连接至该迹线3432，以形成混合式覆晶晶粒及打线接合晶粒堆叠。现在参照图35，此处所显示的是本发明的第十实施例中的集成电路封装系统3500的剖面图。该集成电路封装系统3500可包含晶粒垫3504及端子3506。该端子3506是定义成导电件，该导电件是设计以在该端子上方的结构提供空隙，并具有侧向隔离，以没有直接接触其它端子。为了这个原因，该端子3506也已知为空隙件端子。在该端子上方是介电材料3508。该介电材料3508是沉积以与该晶粒垫3504及该端子3506直接接触。该介电材料3508是显示形成在该端子3506之间。该介电材料3508进一步显示形成在该端子3506与该晶粒垫3504之间。该介电材料3508将该端子3506及该晶粒垫3504牢固地耦接在适当的位置，以形成衬底3509。该端子3506是显示具有顶部3510。该端子3506的该顶部3510可包含高台3512，并且也包含从该高台3512延伸至该端子3506的最大宽度3516的凹部3514。该介电材料3508是从该高台3512至该端子3506的该最大宽度3516而与该端子3506的该顶部3510直接接触，并且填充该凹部3514。在该端子3506的该最大宽度3516下方是从该端子3506的该最大宽度3516延伸向下的底部3518。该底部3518可包含从该最大宽度3516向下延伸至该底部3518的基部3522的凹ロ 3520。该基部3522是绘示为平的或平坦的。微坑的表面3524在该底部3518中并在该基部3522的中心内。
该微坑的表面3524可予以圆形化,如该端子3506的该微坑的表面3524中所显不的。接触层3526封盖ー些该底部3518。该接触层3526是定义成ー种材料，该材料可牢固地连结至该端子3506的表面，并形成与其它元件的电性连接，且可被予以回焊，以形成坚固的连接。该接触层3526可为焊锡膏、含锡或铅层、或导电性高温聚合物。该接触层3526可以具有均匀剖面的均匀保角层，来封盖该端子3506的一些该底部3518。该接触层3526是显示以沿着该基部3522并在该微坑的表面3524内的均匀且保角膜，来封盖该端子3506的该底部3518表面。该接触层3526是还绘示为封盖该晶粒垫3504的该底侧。经发现，形成在该微坑的表面3524的侧表面上的该接触层3526增加焊锡封盖性。以该端子3506及该晶粒垫3504增加焊锡封盖性可增加板级可靠性及性能。本发明的该接触层3526还可由印刷工艺加以形成，从而增加制造精确性，而没有额外的成本。该端子3506的该顶部3510是显示具有该介电材料3508形成于其上。该介电材料3508在该顶部3510上可包含间隙3528，该间隙3528从该介电材料3508之间暴露部分该高台3512。该间隙3528是定义成间隙或缺少该介电材料3508，该间隙从该介电材料3508之间暴露部分该高台3512。该介电材料3508可被设计以在エ艺期间支撑该端子3506，并且增加该集成电路封装系统3500中的结构坚固性。该介电材料3508是设计以该介电材料3508填充该凹部3514并在该高台3512上具有较小的间隙3528的形式，来增加可靠性及结构坚固性。迹线3532在该介电材料3508的上表面3530上。该迹线3532是形成在该间隙3528内，以与由该介电材料3508之间的该间隙3528所暴露的该端子3506的该高台3512电性连接且直接接触。该迹线3532是定义为导电元件，该导电元件是设计将重新分布电性信号。该迹线3532是设计以重新分布电性信号，它们通常是电性隔离，而没有过度地大，以减少引入寄生电感，且不会封盖该介电材料3508的整个上表面3530。经发现，本发明的该迹线3532当与该端子3506耦接并形成在该介电材料3508上时，致能该衬底3509的有效高温性能。该迹线3532、该介电材料3508和该端子3506的组合，当以所描述的方式组合及利用吋，经发现具有改进热及电性性质。改进该集成电路封装系统3500热性能将增加本发明利用在高应カ及高温度应用的多个领域的机会。在该晶粒垫3504上方是集成电路3534，该集成电路3534是绘示如具有作用侧3536的覆晶晶粒。该作用侧3536是显示面对朝向该晶粒垫3504。经发现，该晶粒垫3504提供结构稳定性及减少该集成电路3534翘曲并至终间断或损坏的风险。经发现，由该晶粒垫3504所提供的结构支撑性，可增加该集成电路封装系统3500的可靠性及性能。该集成电路3534的该作用侧3536是以绘示如焊锡凸块的互连3540而电性连接至该迹线3532。该焊锡凸块3540是显示在沿着该迹线3532的不同点处与该迹线3532直接接触。该焊锡凸块3540可连接越过该间隙3528、沿着靠近该集成电路3534的该迹线、彼此之间间隔理想距离、或在该迹线3532上超过该间隙3528并且离开该集成电路3534的部分。该覆晶晶粒3534是大到足以悬挂在该迹线3532及部分该介电材料3508上。经发现，该迹线3532通过允许利用较小的覆晶晶粒3534，而提供改进的电性性能。此通过允许该迹线3532的设计弹性，以应付较大的工艺及设计弹性，以补偿该集成电路3534的大的固定尺寸。
密封件3542围绕该集成电路3534、该互连3540及该迹线3532。该密封件3542可为滴胶、膜辅助成型、或其它包装结构。经发现，利用本发明的该迹线3532，连同该集成电路3534及该密封件3542，可通过减少覆晶晶粒3534的尺寸，以减少生产成本及复杂性。由于该集成电路3534的间断及损坏的尺寸及磁化率是实质地减少，因此，可采用较便宜的非压模。该覆晶晶粒3534可直接由该互连3540而选择性地连接至该端子3506,其中，该互连3540是与该端子3506直接接触，并且与该迹线3532隔离。该覆晶晶粒3534可另外采用混合方式，以允许直接至该端子3506的一些连接及经由该迹线3532作成的其它连接。可形成多层该迹线3532及该介电材料3508，以致能具有许多更多连接点的信号绕线。该迹线3532可熔接在一起，以致能电源、接地、或信号被绕线至多个端子3506或多个焊锡凸块3540。该端子3506是绘示成多列组构，该多列组构是设计用来有效率地利用该集成电路封装系统3500尺寸下方的全部空间，并致能更小的覆晶晶粒3534。打线接合晶粒也可堆叠在该集成电路3534上，并且以接合打线连接至该迹线3532，以形成混合式覆晶晶粒及打线接合晶粒堆叠。现在参照图36，此处所显示的是本发明的第i^一实施例中的集成电路封装系统3600的剖面图。该集成电路封装系统3600可包含端子3606。该端子3606是定义成导电件，该导电件是设计以在该端子上方的结构提供空隙，并具有侧向隔离，以没有直接接触其它端子。为了这个原因，该端子3606也已知为空隙件端子。该端子3606是显示具有类似宽度及高度。介电材料3608在该端子3606上方。该介电材料3608是形成与该端子3606直接接触。该介电材料3608是显示形成在该端子3606之间。该介电材料3608将该端子3606牢固地耦接在适当的位置，以形成衬底3609。该端子3606是显示具有顶部3610。该端子3606的该顶部3610可包含高台3612，以及也可包含凹部3614，该凹部3614从该高台3612延伸至该端子3606的最大宽度3616。该介电材料3608与该端子3606从该高台3612至该端子3606的该最大宽度3616的该顶部3610直接接触，并填充该凹部3614。在该端子3606的最大宽度3616下方为底部3618，该底部3618从该端子3606的该最大宽度3616向下延伸。该底部3618可包含凹口 3620，该凹口 3620从该最大宽度3616向下延伸至该底部3618的基部3622。该基部3622是绘示如平的或平坦的。微坑的表面3624在该底部3618中及在该基部3622的中心内。该微坑的表面3624可予以圆形化,如该端子3606的该微坑的表面3624中所显不的。接触层3626封盖ー些该底部3618。该接触层3626是定义成ー种材料，该材料可牢固地连结至该端子3606的表面，并形成与其它元件的电性连接，且可被予以回焊，以形成坚固的连接。该接触层3626可为焊锡膏、含锡或铅层、或导电性高温聚合物。该接触层3626可以具有均匀剖面的均匀保角层，来封盖该端子3606的一些该底部3618。经发现，形成在该微坑的表面3624内的侧表面上的该接触层3626增加焊锡封盖性。以该端子3606增加焊锡封盖性可増加板级可靠性及性能。本发明的该接触层3626还可由印刷工艺加以形成，从而增加制造精确性，而没有额外的成本。该端子3606的该顶部3610是显示具有该介电材料3608形成于 其上。该介电材料3608在该顶部3610上可包含间隙3628，该间隙3628从该介电材料3608之间暴露部分该高台3612。该间隙3628是定义成间隙或缺少该介电材料3608，该间隙从该介电材料3608之间暴露部分该高台3612。该介电材料3608可被设计以在エ艺期间支撑该端子3606，并且增加该集成电路封装系统3600中的结构坚固性。该介电材料3608是设计以该介电材料3608填充该凹部3614并在该高台3612上具有较小的间隙3628的形式，来增加可靠性及结构坚固性。迹线3632在该介电材料3608的上表面3630上。该迹线3632是形成在该间隙3628内，以与由该介电材料3608之间的该间隙3628所暴露的该端子3606的该高台3612电性连接且直接接触。该迹线3632是定义为导电元件，该导电元件是设计将重新分布电性信号。该迹线3632是设计以重新分布电性信号，它们通常是电性隔离，而没有过度地大，以减少引入寄生电感，且不会封盖该介电材料3608的整个上表面3630。经发现，本发明的该迹线3632当与该端子3606耦接并形成在该介电材料3608上时，致能该衬底3609的有效高温性能。该迹线3632、该介电材料3608和该端子3606的组合，当以所描述的方式组合及利用吋，经发现具有改进热及电性性质。改进该集成电路封装系统3600热性能将增加本发明利用在高应カ及高温度应用的多个领域的机会。在该端子3606上方是集成电路3634，该集成电路3634是绘示如具有作用侧3636的覆晶晶粒。该作用侧3636是显示面对朝向该端子3606。经发现，与该介电材料3608耦接的该端子3606提供结构稳定性及减少该集成电路3634翘曲并至终间断或损坏的风险。经发现，由该端子3606及该介电材料3608所提供的结构支撑性，可增加该集成电路封装系统3600的可靠性及性能。该集成电路3634的该作用侧3636是以绘示如焊锡凸块的互连3640而电性连接至该迹线3632。该焊锡凸块3640是显示在沿着该迹线3632的不同点处与该迹线3632直接接触。该焊锡凸块3640可连接越过该间隙3628、沿着靠近该集成电路3634的该迹线、彼此之间间隔理想距离、或在该迹线3632上超过该间隙3628并且离开该集成电路3634的部分。该覆晶晶粒3634是大到足以悬挂在该迹线3632及部分该介电材料3608上。经发现，该迹线3632通过允许利用较小的覆晶晶粒3634，而提供改进的电性性能。此通过允许该迹线3632的设计弹性，以应付较大的エ艺及设计弹性，以补偿该集成电路3634的大的固定尺寸。密封件3642围绕该集成电路3634、该互连3640及该迹线3632。该密封件3642可为滴胶、膜辅助成型、或其它包装结构。
经发现，利用本发明的该迹线3632，连同该集成电路3634及该密封件3642，可通过减少覆晶晶粒3634的尺寸，以减少生产成本及复杂性。由于该集成电路3634的间断及损坏的尺寸及磁化率是实质地减少，因此，可采用较便宜的非压模。该覆晶晶粒3634可直接由该互连3640而选择性地连接至该端子3606，其中，该互连3640是与该端子3606直接接触，并且与该迹线3632隔离。该覆晶晶粒3634可另外采用混合方式，以允许直接至该端子3606的一些连接及经由该迹线3632作成的其它连接。可形成多层该迹线3632及该介电材料3608，以致能具有许多更多连接点的信号绕线。该迹线3632可熔接在一起，以致能电源、接地、或信号被绕线至多个端子3606或多个焊锡凸块3640。该端子3606是绘示成多列组构，该多列组构是设计用来有效率地利用该集成电路封装系统3600尺寸下方的全部空间，并致能更小的覆晶晶粒36 34。打线接合晶粒也可堆叠在该集成电路3634上，并且以接合打线连接至该迹线3632，以形成混合式覆晶晶粒及打线接合晶粒堆叠。现在参照图37，此处所显示的是本发明的第十二实施例中的集成电路封装系统3700的剖面图。该集成电路封装系统3700可包含晶粒垫3704及端子3706。该端子3706是定义成导电件，该导电件是设计以在该端子上方的结构提供空隙，并具有侧向隔离，以没有直接接触其它端子。为了这个原因，该端子3706也已知为空隙件端子。在该端子3706上方是介电材料3708。该介电材料3708是沉积以与该晶粒垫3704及该端子3706直接接触。该介电材料3708是显示形成在该端子3706之间。该介电材料3708进一步显示形成在该端子3706与该晶粒垫3704之间。该介电材料3708将该端子3706及该晶粒垫3704牢固地耦接在适当的位置，以形成衬底3709。该端子3706是显示具有顶部3710。该端子3706的该顶部3710可包含高台3712，并且也包含从该高台3712延伸至该端子3706的最大宽度3716的凹部3714。该介电材料3708是从该高台3712至该端子3706的该最大宽度3716而与该端子3706的该顶部3710直接接触，并且填充该凹部3714。在该端子3706的该最大宽度3716下方是从该端子3706的该最大宽度3716延伸向下的底部3718。该底部3718可包含从该最大宽度3716向下延伸至该底部3718的基部3722的凹口 3720。该基部3722是绘示为平的或平坦的。微坑的表面3724在该底部3718中并在该基部3722的中心内。该微坑的表面3724可予以圆形化,如该端子3706的该微坑的表面3724中所显不的。接触层3726封盖一些该底部3718。该接触层3726是定义成一种材料，该材料可牢固地连结至该端子3706的表面，并形成与其它元件的电性连接，且可被予以回焊，以形成坚固的连接。该接触层3726可为焊锡膏、含锡或铅层、或导电性高温聚合物。该接触层3726可以具有均匀剖面的均匀保角层，来封盖该端子3706的一些该底部3718。该接触层3726是显示以沿着该基部3722并在该微坑的表面3724内的均匀且保角膜，来封盖该端子3706的该底部3718表面。该接触层3726是还绘示为封盖该晶粒垫3704的该底侧。经发现，形成在该微坑的表面3724的侧表面上的该接触层3726增加焊锡封盖性。以该端子3706及该晶粒垫3704增加焊锡封盖性可增加板级可靠性及性能。本发明的该接触层3726还可由印刷工艺加以形成，从而增加制造精确性，而没有额外的成本。该端子3706的该顶部3710是显示具有该介电材料3708形成于其上。该介电材料3708在该顶部3710上可包含间隙3728，该间隙3728从该介电材料3708之间暴露部分该高台3712。该间隙3728是定义成间隙或缺少该介电材料3708，该间隙从该介电材料3708之间暴露部分该高台3712。该介电材料3708可被设计以在エ艺期间支撑该端子3706，并且增加该集成电路封装系统3700中的结构坚固性。该介电材料3708是设计以该介电材料3708填充该凹部3714并在该高台3712上具有较小的间隙3728的形式，来增加可靠性及结构坚固性。迹线3732在该介电材料3708的上表面3730上。该迹线3732是形成在该间隙3728内，以与由该介电材料3708之间的该间隙3728所暴露的该端子3706的该高台3712电性连接且直接接触。该迹线3732是定义为导电元件，该导电元件是设计将重新分布电性信号。该迹线3732是设计以重新分布电性信号，它们通常是电性隔离，而没 有过度地大，以减少引入寄生电感，且不会封盖该介电材料3708的整个上表面3730。经发现，本发明的该迹线3732当与该端子3706耦接并形成在该介电材料3708上时，致能该衬底3709的有效高温性能。该迹线3732、该介电材料3708和该端子3706的组合，当以所描述的方式组合及利用吋，经发现具有改进热及电性性质。改进该集成电路封装系统3700热性能将增加本发明利用在高应カ及高温度应用的多个领域的机会。在该晶粒垫3704上方是集成电路3734，该集成电路3734是绘示如具有作用侧3736的覆晶晶粒。该作用侧3736是显示面对朝向该晶粒垫3704。经发现，该晶粒垫3704提供结构稳定性及减少该集成电路3734翘曲并至终间断或损坏的风险。经发现，由该晶粒垫3704所提供的结构支撑性，可增加该集成电路封装系统3700的可靠性及性能。该集成电路3734的该作用侧3736是以绘示如焊锡凸块的互连3740而电性连接至该迹线3732。该焊锡凸块3740是显示在沿着该迹线3732的不同点处与该迹线3732直接接触。该焊锡凸块3740可连接越过该间隙3728、沿着靠近该集成电路3734的该迹线、彼此之间间隔理想距离、或在该迹线3732上超过该间隙3728并且离开该集成电路3734的部分。该覆晶晶粒3734是大到足以悬挂在该迹线3732及部分该介电材料3708上。经发现，该迹线3732通过允许利用较小的覆晶晶粒3734，而提供改进的电性性能。此通过允许该迹线3732的设计弹性，以应付较大的エ艺及设计弹性，以补偿该集成电路3734的大的固定尺寸。密封件3742围绕该集成电路3734、该互连3740及该迹线3732。该密封件3742可为滴胶、膜辅助成型、或其它包装结构。焊锡球滴3744在该微坑的表面3724上。经发现，采用焊锡球滴3744可増加一致的球共平面性及增强板级可靠性。经发现，利用本发明的该迹线3732，连同该集成电路3734及该密封件3742，可通过减少覆晶晶粒3734的尺寸，以减少生产成本及复杂性。由于该集成电路3734的间断及损坏的尺寸及磁化率是实质地減少，因此，可采用较便宜的非压模。该覆晶晶粒3734可直接由该互连3740而选择性地连接至该端子3706，其中，该互连3740是与该端子3706直接接触，并且与该迹线3732隔离。该覆晶晶粒3734可另外采用混合方式，以允许直接至该端子3706的一些连接及经由该迹线3732作成的其它连接。可形成多层该迹线3732及该介电材料3708，以致能具有许多更多连接点的信号绕线。该迹线3732可熔接在一起，以致能电源、接地、或信号被绕线至多个端子3706或多个焊锡凸块3740。该端子3706是绘示成多列组构，该多列组构是设计用来有效率地利用该集成电路封装系统3700尺寸下方的全部空间，并致能更小的覆晶晶粒3734。打线接合晶粒也可堆叠在该集成电路3734上，并且以接合打线连接至该迹线3732，以形成混合式覆晶晶粒及打线接合晶粒堆叠。现在参照图38，此处所显示的是本发明的第十三实施例中的集成电路封装系统3800的剖面图。该集成电路封装系统3800可包含端子3806。该端子3806是定义成导电件，该导电件是设计以在该端子上方的结构提供空隙，并具有侧向隔离，以没有直接接触其它端子。为了这个原因，该端子3806也已知为空隙件端子。该端子3806是显示具有类似宽度及高度。介电材料3808在该端子 3806上方。该介电材料3808是形成与该端子3806直接接触。该介电材料3808是显示形成在该端子3806之间。该介电材料3808将该端子3806牢固地耦接在适当的位置，以形成衬底3809。该端子3806是显示具有顶部3810。该端子3806的该顶部3810可包含高台3812，以及也可包含凹部3814，该凹部3814从该高台3812延伸至该端子3806的最大宽度3816。该介电材料3808与该端子3806从该高台3812至该端子3806的该最大宽度3816的该顶部3810直接接触，并填充该凹部3814。在该端子3806的最大宽度3816下方为底部3818，该底部3818从该端子3806的该最大宽度3816向下延伸。该底部3818可包含凹口 3820，该凹口 3820从该最大宽度3816向下延伸至该底部3818的基部3822。该基部3822是绘示如平的或平坦的。微坑的表面3824在该底部3818中及在该基部3822的中心内。该微坑的表面3824可予以圆形化,如该端子3806的该微坑的表面3824中所显不的。接触层3826封盖一些该底部3818。该接触层3826是定义成一种材料，该材料可牢固地连结至该端子3806的表面，并形成与其它元件的电性连接，且可被予以回焊，以形成坚固的连接。该接触层3826可为焊锡膏、含锡或铅层、或导电性高温聚合物。该接触层3826可以具有均匀剖面的均匀保角层，来封盖该端子3806的一些该底部3818。经发现，形成在该微坑的表面3824内的侧表面上的该接触层3826增加焊锡封盖性。以该端子3806增加焊锡封盖性可增加板级可靠性及性能。本发明的该接触层3826还可由印刷工艺加以形成，从而增加制造精确性，而没有额外的成本。该端子3806的该顶部3810是显示具有该介电材料3808形成于其上。该介电材料3808在该顶部3810上可包含间隙3828，该间隙3828从该介电材料3808之间暴露部分该高台3812。该间隙3828是定义成间隙或缺少该介电材料3808，该间隙从该介电材料3808之间暴露部分该高台3812。该介电材料3808可被设计以在工艺期间支撑该端子3806，并且增加该集成电路封装系统3800中的结构坚固性。该介电材料3808是设计以该介电材料3808填充该凹部3814并在该高台3812上具有较小的间隙3828的形式，来增加可靠性及结构坚固性。迹线3832在该介电材料3808的上表面3830上。该迹线3832是形成在该间隙3828内，以与由该介电材料3808之间的该间隙3828所暴露的该端子3806的该高台3812电性连接且直接接触。该迹线3832是定义为导电元件，该导电元件是设计将重新分布电性信号。该迹线3832是设计以重新分布电性信号，它们通常是电性隔离，而没有过度地大，以减少引入寄生电感，且不会封盖该介电材料3808的整个上表面3830。经发现，本发明的该迹线3832当与该端子3806耦接并形成在该介电材料3808上时，致能该衬底3809的有效高温性能。该迹线3832、该介电材料3808和该端子3806的组合，当以所描述的方式组合及利用吋，经发现具有改进热及电性性质。改进该集成电路封装系统3800热性能将增加本发明利用在高应カ及高温度应用的多个领域的机会。在该端子3806上方是集成电路3834，该集成电路3834是绘示如具有作用侧3836的覆晶晶粒。该作用侧3836是显示面对朝向该端子3806。经发现，与该介电材料3808耦接的该端子3806提供结构稳定性及减少该集成电路3834翘曲并至终间断或损坏的风险。经发现，由该端子3806及该介电材料380 8所提供的结构支撑性，可增加该集成电路封装系统3800的可靠性及性能。该集成电路3834的该作用侧3836是以绘示如焊锡凸块的互连3840而电性连接至该迹线3832。该焊锡凸块3840是显示在沿着该迹线3832的不同点处与该迹线3832直接接触。该焊锡凸块3840可连接越过该间隙3828、沿着靠近该集成电路3834的该迹线、彼此之间间隔理想距离、或在该迹线3832上超过该间隙3828并且离开该集成电路3834的部分。该覆晶晶粒3834是大到足以悬挂在该迹线3832及部分该介电材料3808上。经发现，该迹线3832通过允许利用较小的覆晶晶粒3834，而提供改进的电性性能。此通过允许该迹线3832的设计弹性，以应付较大的エ艺及设计弹性，以补偿该集成电路3834的大的固定尺寸。密封件3842围绕该集成电路3834、该互连3840及该迹线3832。该密封件3842可为滴胶、膜辅助成型、或其它包装结构。焊锡球滴3844在该微坑的表面3824上。经发现，采用焊锡球滴3844増加一致的球共平面性及增强板级可靠性。经发现，利用本发明的该迹线3832，连同该集成电路3834及该密封件3842，可通过减少覆晶晶粒3834的尺寸，以减少生产成本及复杂性。由于该集成电路3834的间断及损坏的尺寸及磁化率是实质地減少，因此，可采用较便宜的非压模。该覆晶晶粒3834可直接由该互连3840而选择性地连接至该端子3806，其中，该互连3840是与该端子3806直接接触，并且与该迹线3832隔离。该覆晶晶粒3834可另外采用混合方式，以允许直接至该端子3806的一些连接及经由该迹线3832作成的其它连接。可形成多层该迹线3832及该介电材料3808，以致能具有许多更多连接点的信号绕线。该迹线3832可熔接在一起，以致能电源、接地、或信号被绕线至多个端子3806或多个焊锡凸块3840。该端子3806是绘示成多列组构，该多列组构是设计用来有效率地利用该集成电路封装系统3800尺寸下方的全部空间，并致能更小的覆晶晶粒3834。打线接合晶粒也可堆叠在该集成电路3834上，并且以接合打线连接至该迹线3832，以形成混合式覆晶晶粒及打线接合晶粒堆叠。现在參照图39，此处所显示的是本发明的另ー实施例中制造图I的该集成电路封装系统100的方法3900的流程图。该方法3900包含在方块3902中，设置具有顶部的端子，该顶部有凹部；在方块3904中，在该凹部中施加介电材料，该介电材料具有形成于其中的间隙，并且从其暴露一部分该顶部；在方块3906中，在该间隙内形成与该顶部直接接触的迹线，该迹线在该介电材料的上表面上方侧向地延伸；以及，在方块3908中，将集成电路经由该迹线连接至该端子。
因此，经发现，本发明的该端子系统针对集成电路封装系统组构，完成重要且至今未知及未有的解决方案、能力、及功能性态样。该生成的工艺及组构是直接的、有成本效益的、不复杂的、高度变化性的、准确的、敏感的、及有效的，并可通过选用已知元件来加以实作，以快速、有效率的、及经济的制造、应用及利用。虽然本发明已连同特定的最佳模式加以描述，然而，应了解到，对于本领域的技术人员而言，依据先前的描述，许多替代、修改、及变化将是明显的。因此，打算涵盖落于所包含的权利范围的范因内的所有这种替代、修改、及变化。截至目前为止在此处所提及、或显示在伴随的附图中的所有事项，均应被解读为例示及非限制观念 。
权利要求
1.一种制造集成电路封装系统的方法，包括 设置具有顶部的端子，该顶部有凹部； 在该凹部中施加介电材料，该介电材料具有形成于其中的间隙并从其暴露一部分该顶部; 在该间隙内形成与该顶部直接接触的迹线，该迹线在该介电材料的上表面上方侧向地延伸；以及 将集成电路经由该迹线连接至该端子。
2.根据权利要求I所述的制造集成电路封装系统的方法，还包括 设置晶粒垫； 在该晶粒垫下方施加接触层；以及 其中 形成该迹线包含形成围绕该晶粒垫的周界迹线；以及 还包括 将该集成电路安装至该晶粒垫。
3.根据权利要求I所述的制造集成电路封装系统的方法，还包括将该集成电路安装在该迹线上方，该迹线延伸超过该集成电路。
4.根据权利要求I所述的制造集成电路封装系统的方法，其中 形成该迹线包含形成多条迹线；以及 还包括 将该集成电路安装在该多条迹线上方，该多条迹线在距离该集成电路非均匀距离处终止。
5.根据权利要求I所述的制造集成电路封装系统的方法，还包括将该集成电路安装在该迹线上方，该迹线在该集成电路下方从该端子延伸超过该集成电路。
6.一种集成电路封装系统，包括 具有顶部的端子，该顶部有凹部； 在该凹部中的介电材料，该介电材料具有形成于其中的间隙及从其暴露一部分该顶部; 在该间隙内的迹线，该迹线直接接触于该顶部，该迹线在该介电材料的上表面上方侧向地延伸；以及 经由该迹线而连接至该端子的集成电路。
7.根据权利要求6所述的集成电路封装系统，还包括 邻近该端子的晶粒垫； 在该晶粒垫下方的接触层； 围绕该晶粒垫的周界迹线；以及 其中 该集成电路是固定至该晶粒垫。
8.根据权利要求6所述的集成电路封装系统，其中，该迹线从该集成电路下方延伸超过该集成电路。
9.根据权利要求6所述的集成电路封装系统，还包括多条迹线，该多条迹线在距离该集成电路非均匀距离处终止。
10.根据权利要求6所述的集成电路封装系统，其中，该迹线在该集成电路下方从该端子延伸超过该集成电路。
全文摘要
本发明涉及一种具有绕线电路引线阵列的集成电路封装系统及其制造方法，一种制造集成电路封装系统的方法，包含设置具有顶部的端子，该顶部有凹部；在该凹部中施加介电材料，该介电材料具有形成于其中的间隙并从其暴露一部分该顶部；在该间隙内形成与该顶部直接接触的迹线，该迹线在该介电材料的上表面上方侧向地延伸；以及将集成电路经由该迹线连接至该端子。
文档编号H01L23/495GK102768959SQ20121013793
公开日2012年11月7日 申请日期2012年5月4日 优先权日2011年5月5日
发明者A·S·川斯珀特, B·T·道, Z·R·卡马乔 申请人:星科金朋有限公司