专利名称：半导体封装及形成半导体封装的方法
技术领域：
本发明涉及半导体封装，特别涉及具有低电源电感的半导体封装结构。
背景技术：
在现代化的计算机与电子产品中，内存(memory)的使用相当普遍,例如动态随机存取存储器(Dynamic Random Access Memory, DRAM)及逻辑兀件(Logic device),而这些内存元件通常被封装(packaged)为一个半导体芯片(chip)。举例来说,动态随机存取存储器的一个封装范例为将半导体动态随机存取存储器的裸芯(die)置于单层衬底(singlelayer substrate)下方所构成,而此种方式常被称为芯片上板(Board-on-Chip, B0C)的设计。裸芯的一侧包含多个焊垫(bond pad),并可将其视为一电路侧(circuit side),而衬底也具有一电路侧，其包含电源焊球(power supply soldering ball)型式的多条内部导电走线(conductive trace)及多条外部接触点(contact)。动态随机存取存储器存的封装是由将裸芯的电路侧接合(bond)至衬底的背侧(B卩，非电路侧)来完成，然后再利用多条焊线(wire bond)来将多条走线稱接到多个焊垫。此外,还有板上芯片(Chip-on_Borad, C0B)设计以及细间距球栅阵列(Fine Ball Grid Array, FBGA)设计的封装架构,而上述两者封装架构都具有将电源球(power supply ball)稱接到焊垫的相同概念。因此,为求简洁,将以芯片上板的设计做为后续说明的参考范例。请参阅图1A、图IB及图1C，其中图1A、图IB及图IC分别代表了传统芯片上板的动态随机存取存储器封装10的上视图、第一侧视图以及第二侧视图。如图IA所示，封装衬底15包含多个电源球22、24及26以及动态随机存取存储器裸芯30 (以虚线轮廓表示)。衬底15是具有中空区(hollow middle section)的矩形，其中中空区的下方可接触到裸芯30。如图IA与图IC所示，裸芯30具有多个焊垫32、34及36，其中多个焊垫位于裸芯30的中央区(centresection),并经由封装衬底15的中空区而显露于外。从一侧边的角度来看，图IB所示的第一侧视图显示出接合到裸芯30的封装衬底15，也显示出封装衬底15的电路侧上包含电源球26的多个电源球。图IC显示了封装衬底15与裸芯30上的焊垫32之间的焊线连接，其中焊线42将焊垫32耦接到封装衬底15中的多条导电走线(并未显示于图中)，而封装衬底15接着被耦接到电源球22。此外，焊线连接仅止于由封装衬底15的电路侧连接到裸芯30的电路侧。请参阅图2，图2是多个焊垫与多个电源球之间的电路连接示意图。在图2中，为简化说明，仅显示单一输出电路。所述输出电路包含一输出驱动器(output driver),其中所述输出驱动器耦接于两个电源球24、26以及耦接于电源轨VSSQ与电源轨VDDQ的输出电压端DQ_0ut之间，此外，输出电压端DQ_0ut耦接于电源轨VDDQ_EXT与电源轨VSSQ_EXT(接地端)之间，并经由另一电源球22来做为电路输出。电源球24及26分别耦接到焊垫34及36，以及电源球22耦接到焊垫32。电流则是在电源轨VSSQ与电源轨VDDQ之间升降，而此电路切换(switching)会导致在电源轨(power supply rail)上产生大量的电感式同步开关输出噪声(Simultaneous Switching Output Noise, SSO Noise)。
降低上述电感的方法之一是增加焊线的厚度，但是因为可使用的焊线数量会被封装中的可用空间所限制，所以所述方法并不是非常有效的。现今的封装设计多半具有拥挤的路由环境(routing environment),此外，使用较厚的焊线将会涉及增加衬底的尺寸，也就是说，无法提供一个有效解决降低高速同步开关输出噪声的方案。因此，现代化高速输入/输出(Input/output, I/O)封装设计便需要具备电源电感最小化以及小尺寸衬底的条件。
发明内容
有鉴于此，本发明的目的之一在于提供一种动态随机存取存储器封装，其可降低电感量并可提供较大的表面区域以供接合。依据本发明的一实施例，其提供一种半导体封装，包含有一衬底，其包含位于所述衬底的一第一表面上的多个电源球、位于所述衬底的一第二表面上的一第一金属导体，以及用以将一电源球耦接到所述衬底的所述第一金属导体的至少一通孔；一裸芯，其包含位于所述裸芯的一第一表面上的多个焊垫、位于所述裸芯的一第二表面上的一第一金属导体，以及用以将一焊垫耦接到所述裸芯的所述第一金属导体的至少一通孔；以及多条第一 焊线，用以将所述衬底的所述第一金属导体耦接到所述裸芯的所述第一金属导体。依据本发明的一实施例，其还提供一种形成一半导体封装的方法，包含有提供一衬底，其中所述衬底的一第一表面上包含多个电源球；在所述衬底的一第二表面镀上一第一金属导体；形成至少一通孔，其中所述通孔将一电源球耦接到所述衬底的所述第一金属导体；提供一裸芯，其中所述裸芯的一第一表面上包含多个焊垫；在所述裸芯的一第二表面镀上一第一金属导体；形成至少一通孔，其中所述通孔将一焊垫耦接到所述裸芯的所述第一金属导体；以及将所述衬底的所述第一金属导体耦接到所述裸芯的所述第一金属导体。简而言之，本发明具有降低电感量以及增加用于接合的可用空间的双重优点。利用通孔来进行接地电源轨耦接(而不是利用焊线)可降低电感量与噪声，以及利用背侧镀层可使整个封装具有稳固的共用接地参考。此外，维持传统的接地电源轨的连接方式而运用本发明提出的架构来达到共用电源参考，亦是可行的。
图IA是传统的裸芯及封装的上视图。图IB是传统的裸芯及封装的第一侧视图。图IC是传统的裸芯及封装的第一侧视图。图2是第I图所示传统的裸芯及封装的电路连接示意图。图3是本发明动态随机存取存储器封装的一实施例的底视图。图4是图3所示的裸芯的三种视图。图5是图3所示的动态随机存取存储器封装的侧视图。其中，附图标记说明如下10、100封装15、115封装衬底22、24、26、122电源球
30、130裸芯32、34、36、44焊垫42、145焊线
117、150硅通孔119、132背侧导体VDDQ、VDDQ_EXT、VSSQ、电源轨VSSQ_EXTPUPF, PDN、DQ_0UT 电压端
具体实施例方式因此，本发明的目的之一在于提供一种具有降低电感量却仍保有小尺寸衬底的半导体封装结构。用来实现本发明的目的多个实施例将详细阐述如下。在本发明所提供的实施例中，以降低接地电源轨(ground power supply rail)(以VSSQ表示)的电感来做为说明参照。用来降低于接地电源轨VSSQ的电感的方法涉及建立一共用接地参考点(common ground reference point),而所述共用接地参考点可免除对于一个隔离接地点(isolated ground point)或多个接地点(ground point)的需求。由于接地端一直都是相同的，因此，使用一个共用接地参考(common ground reference)而仍允许不同电源VCC/VDDQ的量值是较为实际的，也就是说，当电流需求有所改变时，可使用不同的电源球来做为电源轨VDDQ，而接地电源轨VSSQ仍然维持在相同的电位(potential )。然而，对于本领域的技术人员来说，以下所述的方法与原则同样可应用至电源轨VDDQ而不违反本发明的发明精神。换言之，降低接地电源轨VSSQ的电感是一优选实施例，但本发明并不局限于此。在以下说明中，虽然本发明的发明精神是参照动态随存取存储器封装来加以描述之，然而，对于本领域的技术人员来说，应该能够轻易地将本发明的实施例所提供的概念应用至其它内存元件，例如逻辑元件(logic device)。此外，虽然本发明所搭配的图示是用来说明芯片上板动态随机存取存储器的封装设计，但本领域的技术人员应可了解，以下所述的概念亦可应用至其它封装设计，例如板上芯片或是细间距球栅阵列设计。如上所述，本发明在半导体封装(例如，动态随机存取存储器)中使用一共用接地参考，其中所述共用接地参考可利用在裸芯的背侧以及封装衬底的背侧镀上金属或其它导电镀层(plating)来加以实作出。接下来，上述的背侧金属薄层(plate) /背侧导体会率禹接在一起，使得整个封装会具有一个共用电源参考(common power supply reference)的薄层，而此种稳固的共用接地参考意味着，在同步开关输出(Simultaneous SwitchingOutput, SS0)在接地电源轨VSSQ与电源轨VDDQ之间进行切换的期间，电压降(voltagedrop)会被最小化，因而降低VSSQ电源轨所产生的电感。此外，提供共用接地参考的封装方式还具有增加可用空间以供裸芯与封装衬底之间进行焊线连接的附加优点。请参阅图3，图3是包含一封装衬底与一裸芯的半导体封装100的底视图，其中所述封装衬底的背侧与所述裸芯的背侧均已镀上一导体(例如，金)。封装衬底背侧导体119及裸芯背侧导体132通过多条电源VSS焊线145而耦接在一起，因而形成所述封装衬底及所述裸芯的一共用接地参考镀层。此外，多条电源VSS焊线145并未耦接到所述裸芯的电路侧或所述封装衬底的电路侧。由图1A、图IB及图IC所示的现有技术可知，焊线42将裸芯30上的焊垫22耦接到封装衬底15上的多条衬底走线，其中封装衬底15与电源球22电导通，此外，仅在裸芯30的电路侧与封装衬底15之间产生耦接。本发明的动态随机存取存储器封装100使用一种后至前(back-to-front)(即，背侧至电路侧)的耦接机制，来同时实现动态随机存取存储器封装100的共用接地参考，并增加用来进行焊线连接(wire bonding)的可用空间。另外，为了实现上述的后至前耦接，在所述封装衬底及所述裸芯之中，使用了多个通孔(via)。请参阅图4，图4时动态随机存取存储器封装100的裸芯130的上视图、侧视图以及底视图。如图4所示，裸芯130的电路侧具有多个焊垫(其包含位于裸芯130中央区的焊垫44)，以上所述绘示于图4中的上视图中。本发明将裸芯130的电路侧连接至裸芯130的背侧的多个娃通孔(through silicon via, TSV),其包含稱接到焊垫44的娃通孔150 (用来将焊垫44耦接到接地端)，如图4所示，当所述多个硅通孔直接形成于所述多个焊垫的下方时，所述多个硅通孔会将所述多个焊垫耦接到裸芯背侧导体132 (在此实施例中，即接地电源轨VSSQ)。请注意，硅通孔是半导体封装中常用的技术，而形成硅通孔的方法有很多，举例来说，像是经常用于内存元件的娃深刻蚀(deep silicon etching)的等离子体刻蚀技术(plasma etch technology),因此,形成所述多个娃通孔的方法并不局限于一特定工艺，再者，产生所述多个硅通孔并不局限于生产过程中的某一特定阶段，举例来说，先通孔(via-first)及后通孔(via_last)工艺皆是半导体技术领域之中众所皆知的工艺技术。图4中的底视图显示了裸芯130的背侧(已镀上背侧导体132)以及所述多个硅通孔的位置(在此实施例中，其对应于所述多个焊垫的位置)。所述多个硅通孔将所述多个焊垫直接耦接到接地端，然而，在现有技术中，焊垫则是经由焊线、衬底走线及电源球而耦接到接地端，因此，利用所述裸芯的背侧来做为封装100的共用接地参考，以及将所述多个焊垫内部地耦接到背侧导体132的方式，可减少裸芯130的电路侧所需焊线的数量，并使得所述裸芯有更大的区域以供将所述多个焊垫耦接到电源轨VDDQ之用。另外，使用所述共用接地参考的方法提供了更佳的电流回路(current return path)及回路电感(loopinductance),用以处理再更高速的输入/输出设计。如图2的电路示意图所示，电源球22耦接于接地端(接地电源轨VSSQ)。在本发明的封装100中，封装衬底的背侧导体119 (如图3所示)做为封装100的共用接地参考。为了使背侧导体119与封装衬底的电路侧上的多个电源球之间形成连接，因此，多个硅通孔形成于所述封装衬底之中。请连同图4及图3来参阅图5，图5是将图4所示的裸芯130配装至封装100之后的侧视图，其中封装100包含在封装衬底115之中的多个硅通孔117、裸芯130，以及连接封装衬底背侧导体119与裸芯背侧导体132的多条电源VSS焊线145。为求简洁，仅显示位于裸芯130中的单一通孔150，而通孔150则是用来将裸芯的电路侧上的焊垫44耦接到背侧导体132，并以垂直虚线来表示通孔150。此外，位于封装衬底115的通孔117也显示于图5之中，用来说明电源球122如何连接到封装背侧导体119。请注意，位于裸芯130的电路侧的多个焊垫仍然需要多条焊线，用来将所述多个焊垫经由封装衬底115中的多条走线耦接到电源轨VDDQ。然而，上述封装衬底115及裸芯130中所述多个通孔的使用，意味着耦接到接地电源轨VSSQ的机制是前至后(front-to-back)(电路侧至背侧)，因此，裸芯130的电路侧上所需焊线的数量大约可减少一半。由于裸芯130的电路侧上焊垫的位置与排列以及封装衬底115的电路侧上的走线及电源球并不需要作修改，因此，本发明可轻易地在产业界中实作出来。再者，当本发明被应用于降低电源轨VDDQ，且需要多于一个的共用电源参考VDDQ时，背侧薄层可被分离，因而允许电源球得以稱接到多种不同的共用电源(common supply potential)。此外，可在标准裸芯工艺中形成裸芯中的娃通孔，以及可在封装工艺(packageassembly process)中形成封装衬底的镀层及封装衬底中的通孔。由于稳固的共用接地参考来自于背侧镀层，因此，当电压切换的时候，接地电源轨VSSQ与电源轨VDDQ之间的电压降仍然会维持不变，是故信噪比(Signal Noise Ration, SNR)会大幅改善。在传统的内存封装中，电感噪声可达400毫伏之多，而本发明则可将电感噪声降低为十分之一。简而言之，本发明具有降低电感量以及增加用于接合的可用空间的双重优点。利用通孔来进行接地电源轨VSSQ耦接(而不是利用焊线)可降低电感量与噪声，以及利用背侧镀层可使整个封装100具有稳固的共用接地参考。此外，维持传统的接地电源轨VSSQ连接 方式而运用本发明提出的架构来达到共用电源参考VDDQ，亦是可行的。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种半导体封装，包含 一衬底，包含 多个电源球，位于所述衬底的一第一表面上； 一第一金属导体，位于所述衬底的一第二表面上；以及 该半导体封装的特征在于还包含 至少一通孔，用以将一电源球耦接到所述衬底的所述第一金属导体； 一裸芯，包含 多个焊垫，位于所述裸芯的一第一表面上； 一第一金属导体，位于所述裸芯的一第二表面上；以及至少一通孔，用以将一焊垫耦接到所述裸芯的所述第一金属导体；以及多条第一焊线，用以将所述衬底的所述第一金属导体耦接到所述裸芯的所述第一金属导体。
2.如权利要求I所述的半导体封装，其特征在于，还包含 多条第二焊线，用以将至少一焊垫耦接到至少一电源球，其中所述焊垫并未耦接到所述裸芯的所述第一金属导体，以及所述电源球并未耦接到所述衬底的所述第一金属导体。
3.如权利要求I所述的半导体封装，其特征在于，所述裸芯的所述第一金属导体及所述衬底的所述第一金属导体是所述半导体封装的一共用接地参考。
4.如权利要求I所述的半导体封装，其特征在于，所述裸芯的所述第一金属导体及所述衬底的所述第一金属导体是所述半导体封装的一共用电源参考。
5.如权利要求I所述的半导体封装，其特征在于，所述衬底还包含 一第二金属导体，位于所述衬底的所述第二平面上；以及 至少一通孔，用以将一电源球耦接到所述衬底的所述第二金属导体； 所述裸芯还包含 一第二金属导体，位于所述裸芯的所述第二平面上；以及 至少一通孔，用以将一电源球耦接到裸芯的所述第二金属导体；以及 所述半导体封装还包含 多条第三焊线，用以将所述衬底的所述第二金属导体耦接到所述裸芯的所述第二金属导体； 其中所述多个第一金属导体与所述多个第二金属导体是相异的多个电源。
6.如权利要求5所述的半导体封装，其特征在于，所述多个第一金属导体是所述半导体封装的一共用接地参考，以及所述多个第二金属导体是所述半导体封装的一共用电源参考。
7.如权利要求I所述的半导体封装，其特征在于，所述裸芯的所述第一金属导体及所述衬底的所述第一金属导体均以镀金来形成。
8.如权利要求I所述的半导体封装，其特征在于，其为一动态随机存取存储器封装。
9.如权利要求8所述的半导体封装，其特征在于，其具有一芯片上板的架构。
10.如权利要求8所述的半导体封装，其特征在于，其具有一板上芯片的架构。
11.如权利要求8所述的半导体封装，其特征在于，其具有一细间距球栅阵列的架构。
12.如权利要求I所述的半导体封装，其特征在于，其为一逻辑元件内存封装。
13.一种形成一半导体封装的方法，包含 提供一衬底，其中所述衬底的一第一表面上包含多个电源球； 在所述衬底的一第二表面镀上一第一金属导体； 该方法的特征在于还包含 形成至少一通孔，其中所述通孔将一电源球耦接到所述衬底的所述第一金属导体； 提供一裸芯，其中所述裸芯的一第一表面上包含多个焊垫； 在所述裸芯的一第二表面镀上一第一金属导体； 形成至少一通孔，其中所述通孔将一焊垫耦接到所述裸芯的所述第一金属导体；以及 将所述衬底的所述第一金属导体耦接到所述裸芯的所述第一金属导体。
14.如权利要求13所述的方法，其特征在于，将所述衬底的所述第一金属导体耦接到所述裸芯的所述第一金属导体的步骤包含 提供多条第一焊线；以及 利用所述多条第一焊线来将所述衬底的所述第一金属导体耦接到所述裸芯的所述第一金属导体。
15.如权利要求14所述的方法，其特征在于，还包含 提供多条第二焊线；以及 利用所述多条第二焊线来将至少一焊垫耦接于至少一电源球； 其中所述焊垫并未耦接到所述裸芯的所述第一金属导体，以及所述电源球并未耦接到所述衬底的所述第一金属导体。
16.如权利要求13所述的方法，其特征在于，所述裸芯的所述第一金属导体及所述衬底的所述第一金属导体是所述半导体封装的一共用接地参考。
17.如权利要求13所述的方法，其特征在于，所述裸芯的所述第一金属导体及所述衬底的所述第一金属导体是所述半导体封装的一共用电源参考。
18.如权利要求13所述的方法，其特征在于，还包含 在所述衬底的所述第二表面镀上一第二金属导体； 形成至少一通孔，其中所述通孔将一电源球耦接到所述衬底的所述第二金属导体； 在所述裸芯的所述第二表面镀上一第二金属导体； 形成至少一通孔，其中所述通孔将一焊垫耦接到所述裸芯的所述第二金属导体；以及 将所述衬底的所述第二金属导体耦接到所述裸芯的所述第二金属导体； 其中所述多个第一金属导体与所述多个第二金属导体是相异的多个电源。
19.如权利要求18所述的方法，其特征在于，所述多个第一金属导体是所述半导体封装的一共用接地参考，以及所述多个第二金属导体是所述半导体封装的一共用电源参考。
20.如权利要求18所述的方法，其特征在于，将所述衬底的所述第二金属导体耦接到所述裸芯的所述第二金属导体的步骤包含 提供多条第三焊线；以及 利用所述多条第三焊线来将所述衬底的所述第二金属导体耦接到所述裸芯的所述第二金属导体。
全文摘要
本发明公开了一种半导体封装和形成一半导体封装的方法。所述半导体封装包含衬底、裸芯以及多条第一焊线。所述衬底包含多个电源球，位于所述衬底的第一表面上；第一金属导体，位于所述衬底的第二表面上；以及至少一通孔，用以将电源球耦接到所述衬底的所述第一金属导体。所述裸芯包含多个焊垫，位于所述裸芯的第一表面上；第一金属导体，位于所述裸芯的第二表面上；以及至少一通孔，用以将焊垫耦接到所述裸芯的所述第一金属导体。所述多条第一焊线用以将所述衬底的所述第一金属导体耦接到所述裸芯的所述第一金属导体。所述半导体封装封装可降低电感量并可提供较大的表面区域以供接合。
文档编号H01L23/50GK102931166SQ20121017042
公开日2013年2月13日 申请日期2012年5月29日 优先权日2011年8月12日
发明者亚伦·威利, 马炎涛 申请人:南亚科技股份有限公司