制造非易失性存储器件的方法与流程

本申请要求2012年5月15日提交的申请号为10-2012-0051567的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种制造非易失性存储器件的方法，更具体而言，涉及一种制造包括垂直层叠在衬底之上的多个存储器单元的非易失性存储器件的方法。

背景技术：

非易失性存储器件是即使在切断电源的情况下也能维持储存在其中的数据的存储器件。目前，广泛地使用了各种非易失性存储器件，例如NAND快闪存储器件等。

近来，随着具有2D结构的非易失性存储器件（其中存储器单元在半导体衬底之上形成为单层）的集成度接近极限，提出了具有3D结构的非易失性存储器件（其中多个存储器单元垂直层叠在硅衬底之上）。

可以通过以下一系列步骤来制造3D非易失性存储器件：在衬底之上交替地层叠多个层间电介质层和多个牺牲层；选择性地刻蚀层叠结构以形成穿通层叠结构的沟道孔；在沟道孔中形成存储器层和沟道；以及用栅电极层来替换牺牲层。替代地，可以通过以下一系列步骤来制造3D非易失性存储器件：在衬底之上交替地层叠多个层间电介质层和多个栅电极层；选择性地刻蚀层叠结构以形成穿通层叠结构的沟道孔；以及在沟道孔中形成存储器层和沟道。此时，一个栅电极层和与所述栅电极层接触的存储器层和沟道形成单位存储器单元。

这里，沟道孔无论高度如何都可以具有恒定的直径。换言之，沟道孔的侧壁可以具有垂直轮廓。这是因为沟道孔必须具有恒定的直径以一致地保证存储器单元的特性。

然而，在对层间电介质层和牺牲层的层叠结构或层间电介质层和栅电极层的层叠结构进行刻蚀以形成沟道孔时，可能难以形成具有垂直轮廓的沟道孔。这是因为层间电介质层和牺牲层或者层间电介质层和栅电极层是由刻蚀速率彼此不同的材料形成的。随着层叠结构的高度增加以改善器件的集成度，这个问题可能变得更加严重。

技术实现要素：

本发明的一个实施例针对一种制造非易失性存储器件的方法，所述方法能够经由工艺改进来一致地保证多个存储器单元的特性。

根据本发明的一个实施例，一种制造非易失性存储器件的方法包括以下步骤：形成多个层间电介质层和多个牺牲层交替地层叠在衬底之上的层叠结构；通过选择性地刻蚀层叠结构来形成暴露出衬底的第一孔；在第一孔中形成第一绝缘层；通过选择性地刻蚀第一绝缘层来形成暴露出衬底的第二孔；在第二孔中形成沟道层；形成缝隙以暴露出层叠结构中的多个牺牲层；去除暴露出的牺牲层；通过将去除牺牲层而暴露出的第一绝缘层去除直到暴露出第二孔的侧壁来形成凹槽；以及形成掩埋在凹槽中并与沟道层接触的栅电极层，存储器层插入在栅电极层与沟道层之间。

根据本发明的另一个实施例，一种制造非易失性存储器件的方法包括以下步骤：形成多个层间电介质层和多个牺牲层交替地层叠在衬底之上的层叠结构，其中，牺牲层的厚度由下到上减小；通过选择性地刻蚀层叠结构来形成第一孔，所述第一孔暴露出衬底并且具有由下到上增大的直径；在第一孔中形成第一绝缘层；通过选择性地刻蚀第一绝缘层来形成第二孔，所述第二孔暴露出衬底并具有比第一孔更小的侧壁斜率；在第二孔中形成沟道层；形成缝隙以暴露出层叠结构中的多个牺牲层；去除暴露出的牺牲层；通过将去除牺牲层而暴露出的第一绝缘层和层间电介质层去除直到暴露出第二孔的侧壁来形成凹槽；以及形成掩埋在凹槽中并与沟道层接触的栅电极层，存储器层插入在栅电极层与沟道层之间。

根据本发明的另一个实施例，一种制造非易失性存储器件的方法包括以下步骤：形成具有多个层间电介质层和多个牺牲层的层叠结构，其中，层间电介质层和牺牲层交替地层叠在衬底之上；通过选择性地刻蚀层叠结构来形成暴露出衬底的第一孔；在第一孔中形成第一绝缘层；通过选择性地刻蚀第一绝缘层来形成暴露出衬底的第二孔；以及在第二孔中形成沟道层。

附图说明

图1至图7是说明根据本发明的一个实施例的制造非易失性存储器件的方法的截面图。

图8是在图2和图4所示的工艺期间使用的掩模图案的平面图。

图9至图11是说明根据本发明的另一个实施例的制造非易失性存储器件的方法的截面图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为局限于本发明所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。

附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。

在下文中，参见图1至图8，将描述根据本发明的一个实施例的制造非易失性存储器件的方法。图1至图7是说明根据本发明的本实施例的制造非易失性存储器件的方法的截面图。图8是在图2和图4的工艺期间使用的掩模图案的平面图。

参见图1，制备衬底10。衬底10可以由诸如单晶硅的半导体材料形成，并且可以包括所需的预定结构，例如源极区（未示出）。

随后，在衬底10上沿垂直方向交替地层叠多个层间电介质层11和多个牺牲层12。这里，牺牲层12用于提供要形成存储器单元的栅电极（在下文中，称作单元栅电极）的空间，并且可以由与层间电介质层11具有刻蚀选择性的材料形成，例如由氮化物形成。层间电介质层11用于将单元栅电极彼此隔离，并且可以由例如氧化物形成。

在本发明的本实施例中，牺牲层12的厚度tn可以由下到上减小。这是为了不断地控制垂直宽度，即单元栅电极的厚度。此外，层间电介质层11的厚度to可以由下到上增大。这是为了不断地控制单元栅电极之间的垂直距离。以下将更详细地描述。然而，本发明不局限于此，而是可以用与本发明的本实施例不同的方式来控制牺牲层12的厚度tn和层间电介质层11的厚度to。

参见图2，选择性地刻蚀层间电介质层11和牺牲层12的层叠结构以形成暴露出衬底10的一部分的第一孔H1。可以利用第一掩模图案M1（参见图8）作为刻蚀掩模来形成第一孔H1。第一掩模图案M1暴露出要形成沟道孔的区域并且具有比沟道孔的水平宽度更大的宽度。此外，用于形成第一孔H1的刻蚀工艺可以包括干法刻蚀工艺，在所述干法刻蚀工艺中，交替地使用能够刻蚀层间电介质层11的刻蚀气体和能够刻蚀牺牲层12的刻蚀气体。

此时，因为层间电介质层11和牺牲层12由相互具有刻蚀选择性的材料形成，所以难以形成使得第一孔H1的侧壁具有垂直轮廓的第一孔H1。此外，由于刻蚀工艺的特性，第一孔H1可能具有倾斜的轮廓，其中水平宽度即第一孔H1的直径由下到上增大，如图2所示。

参见图3，形成第一绝缘层13以填充第一孔H1。可以通过执行以下的工艺来形成第一绝缘层13：在形成有第一孔H1的整个所得结构上沉积绝缘材料以达到充分填充第一孔H1的厚度，并且执行平坦化工艺（例如化学机械抛光（CMP））直到暴露出最上层的层间电介质层11。

此时，第一层间电介质层13可以由刻蚀速率与层间电介质层11基本相同的材料形成。第一层间电介质层13可以由与层间电介质层11相同的材料形成，例如由氧化物形成。这是为了不断地控制垂直宽度，即单元栅电极之间的厚度。以下将更加详细地描述。

参见图4，选择性地刻蚀掩埋在第一孔H1中的第一绝缘层13，以形成暴露出衬底10的一部分的第二孔H2。可以利用第二掩模图案M2（参见图8）作为刻蚀掩模来形成第二孔H2。第二掩模图案M2暴露出要形成沟道孔的区域。即，第二孔H2实质地用作沟道孔。此外，用于形成第二孔H2的刻蚀工艺可以包括干法刻蚀工艺。

此时，由于第二孔H2是通过刻蚀由单一材料形成的第一绝缘层13而形成的，所以可以容易地并简单地执行刻蚀工艺。此外，第二孔H2的侧壁斜率可以比第一孔H1的侧壁斜率小，第二孔H2可以大体具有垂直轮廓。当第二孔H2具有小的侧壁斜率时，具体而言具有垂直侧壁时，无论高度如何，孔H2的直径都被控制成基本上相同的值。因此，可以一致地保证存储器单元的特性。

参见图5，在第二孔H2的侧壁上形成存储器层14，在存储器层14上形成沟道层15，以及用绝缘材料16来填充在第二孔H2中剩余的空间。

存储器层14可以通过顺序地沉积电荷阻挡层、电荷存储层以及隧道绝缘层来形成。电荷阻挡层可以由氧化物形成，电荷存储层可以由氮化物形成，隧道绝缘层可以由氧化物形成。

沟道层15可以由掺入杂质的半导体材料或未掺入杂质的半导体材料形成。在本发明的本实施例中，沟道层15具有不完全填充第二孔H2的厚度，但是本发明不局限于此。在另一个实施例中，沟道层15可以具有完全填充第二孔H2的厚度。在这种情况下，省略形成绝缘材料16。

参见图6，在未形成第一孔H1和第二孔H2的区域中形成穿通层间电介质层11和牺牲层12的层叠结构的缝隙S。

缝隙S用于提供可以渗透湿法刻蚀剂以去除牺牲层12的空间。在本发明的本实施例中，缝隙S具有穿通层叠结构的深度，但是本发明不局限于此。缝隙S可以具有到达最下层的牺牲层12的底部的深度。

然后，去除被缝隙S暴露出的牺牲层12以暴露出第一绝缘层13，并且进一步地去除暴露出的第一绝缘层13直到暴露出形成在第二孔H2的侧壁上的存储器层14，由此形成凹槽G。可以通过湿法刻蚀工艺来去除牺牲层12和第一绝缘层13。

此时，为了暴露出存储器层14，可以将与位于相对较上部的牺牲层12相对应的区域中的第一绝缘层13去除地比与位于相对较下部的牺牲层12相对应的区域中的第一绝缘层13更多。此外，第一绝缘层13可以由刻蚀速率与层间电介质层11基本相同的材料形成。在这种情况下，在去除第一绝缘层13时，可以在去除了牺牲层12的空间之上和之下将层间电介质层11去除至预定厚度。此时，由于第一绝缘层13的去除量向上增大，所以层间电介质层11的去除量也向上增大。通过此工艺被去除至预定厚度的层间电介质层11称作层间电介质层图案11’。

在本发明的本实施例中，虽然牺牲层12的厚度tn由下到上减小，但是层间电介质层11的去除量由下到上增大。因此，可以恒定地控制凹槽G的垂直宽度tn’。当恒定地控制了凹槽G的垂直宽度tn’时，意味着以下将要描述的单元栅电极具有恒定的厚度。因此，可以进一步地改善存储器单元的一致性。

此外，虽然层间电介质层11的厚度由下到上增大，但是层间电介质层11的去除量也由下到上增大，因此，可以恒定地控制层间电介质层图案11’的厚度to’。当恒定地控制了层间电介质层图案11’的厚度时，意味着以下将要描述的单元栅电极之间的距离是恒定的。因此，可以进一步地改善存储器单元的一致性。

参见图7，在凹槽G中掩埋导电材料以形成单元栅电极层17。可以通过以下工艺来形成单元栅电极层17：形成导电材料以覆盖形成有凹槽G的所得结构，然后执行毯式刻蚀工艺（blanket etching process）。单元栅电极层17可以由掺入杂质的多晶硅或金属形成。

此外，尽管未示出，但是可以在形成单元栅电极层17之前沿着凹槽G的内壁额外地形成用于电荷阻挡层的材料层，例如氧化物层。该材料层用于补偿在去除第一绝缘层13以形成凹槽G时对位于存储器层14的最外侧的电荷阻挡层的破坏。

作为此工艺的结果，形成了多个单位存储器单元，每个单位存储器单元包括一个单元栅电极层17、与单元栅电极层17接触的存储器层14、以及沟道层15。

尽管未示出，但是可以执行已知的后续工艺，诸如形成与沟道层15的顶部连接的位线的工艺。然而，由于对于本领域技术人员而言后续工艺是公知的，所以本文省略了对后续工艺的详细描述。

在根据本发明的本实施例的制造非易失性存储器件的方法中，由于恒定地控制了沟道孔H2的直径，所以可以保证存储器单元的一致性。此外，可以控制牺牲层12和/或层间电介质层11的厚度以恒定地保持单元栅电极层17的厚度和/或单元栅电极层17之间的距离。因此，可以进一步地提高存储器单元的一致性。

此外，可以采用不同的方式来修改上述制造非易失性存储器件的方法。在下文中，参照图9至图11，将详细地描述一种修改方式。

图9至图11是说明根据本发明的另一个实施例的制造非易失性存储器件的方法的截面图。对根据本发明的本实施例的制造非易失性存储器件的方法的描述将集中于与本发明的上述实施例的不同之处。

首先，执行上述图1至图4的工艺。

然后，参见图9，在第二孔H2的侧壁上形成沟道层15，并且将绝缘材料16掩埋在第二孔H2的剩余空间中。即，与本发明的上述实施例不同的是，可以省略形成存储器层14的工艺。

参见图10，形成缝隙S以穿通层间电介质层11和牺牲层12的层叠结构。

去除经由缝隙S而暴露出的牺牲层12以暴露出第一绝缘层13，并且去除暴露出的第一绝缘层13直到暴露出沟道层15，由此形成凹槽G。

参见图11，通过沿着凹槽G的内壁顺序地沉积隧道绝缘层、电荷存储层以及电荷阻挡层来形成存储器层21，并且将导电材料掩埋在凹槽G的剩余空间中以形成单元栅电极层22。

本发明的本实施例与本发明的上述实施例的不同之处在于存储器层21是沿着凹槽G的内壁形成的而不是沿着第二孔H2的内壁形成的。存储器层21可以具有任意形状，只要存储器层21插入在单元栅电极层22和沟道层15之间。因此，可以采用不同的方式来改变形成顺序。

根据本发明的本实施例，可以通过工艺改进来一致地保证多个存储器单元的特性。

尽管已经参照具体的实施例描述了本发明，但是对于本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。