专利名称：沟槽栅极功率半导体装置及其制造方法
技术领域：
本发明涉及一种沟槽栅极功率半导体装置及其制造方法。
背景技术：
以往，沟槽栅极功率MOSFET被广泛应用于DC-DC转换器等各种电源装置(例如，参照专利文献I。)。图12是表示以往的沟槽栅极功率M0SFET900的说明图。以往的沟槽栅极功率M0SFET900，如图12所示，具有:n+型漏极层912 ;位于漏极层912上的n_型漂移层914 ;位于漂移层914上的p型体层920 ;将体层920开口，达到漂移层914而形成的沟924 ;配置在体层920内，同时至少一部分在沟924的内周面露出而形成的n+型源极区域932 ;形成在沟924的内周面的栅绝缘膜926 ;形成在栅绝缘膜926的内周面的栅极电极层928 ;与栅极电极层928绝缘，同时与源极区域932相接而形成的源极电极层(图中未标示。)。而且，在以往的沟槽栅极功率M0SFET900中，漂移层914的在邻接的沟924之间的区域上，设有比沟更深的、延伸存在的P+型埋入区域940，被形成为从体层920向下方突出。另外，在图12中，符号934表示P+型接触区域。通过以往的沟槽栅极功率M0SFET900，与通常的平面栅功率MOSFET相比，可以缩小单位单元面积，因而可以比通常的平面栅功率MOSFET降低导通阻抗。另外，通过以往的沟槽栅极功率M0SFET900，漂移层914的在邻接的沟924之间的区域上，设有比沟更深的、延伸存在的P+型埋入区域940，被形成为从体层920向下方突出，因而在逆偏压时，可以缓和沟924的底面附近的电场，提高逆向耐压。先行技术文献专利文献专利文献I美国专利第5072266号说明书
发明内容
发明要解决的课题但是，在以往的沟槽栅极功率M0SFET900中，由于p+型埋入区域940的存在，会导致顺偏压时导通电流流通的区域变窄，因而存在难以进一步降低导通阻抗的问题。另外，这样的问题，在将P和η反置的沟槽栅极功率MOSFET中也同样存在。而且，这样的问题不仅在沟槽栅极功率MOSFET中存在，在沟槽栅极IGBT等其他沟槽栅极功率半导体装置整体也同样存在。因此，为了解决上述问题，本发明的目的在于，提供一种具有较高的逆向耐压，同时可以进一步降低导通阻抗的沟槽栅极功率半导体装置。发明要解决的课题[I]本发明的沟槽栅极功率半导体装置，具有:第I导电型的漂移层；位于所述漂移层上，与所述第I导电型相反的第2 导电型的体层；将所述体层开口，达到所述漂移层而形成的沟；被配置在所述体层内，同时使至少一部分在所述沟的内周面露出而形成的第I导电型的第I半导体区域；形成在所述沟的内周面的栅绝缘膜；形成在所述栅绝缘膜的内周面的栅电极膜；与所述栅电极膜绝缘，同时与所述第I半导体区域相接而形成的第I电极层，其中，所述漂移层的在邻接的所述沟之间的区域，设有比所述沟更深的、延伸存在的第2导电型的埋入区域，被形成为与所述体层相接，所述埋入区域中第2导电型杂质显示为最大浓度的深度位置，位于比所述体层的底面与所述埋入区域的底面的中间的深度位置更深的位置。[2]在本发明的沟槽栅极功率半导体装置中，在所述漂移层的所述埋入区域的周围，形成有覆盖所述埋入区域的、含有比所述漂移层更高浓度的第I导电型杂质的高浓度第I导电型半导体区域。[3]在本发明的沟槽栅极功率半导体装置中，所述沟的底面的深度位置，位于比所述体层的底面和所述漂移层的底面中间的深度位置更深的位置。
[4]在本发明的沟槽栅极功率半导体装置中，所述沟槽栅极功率半导体装置是沟槽栅极功率M0SFET，所述第I半导体区域是源极区域，所述第I电极层是源极电极层，所述第I导电型的漂移层被配置在第I导电型的漏极层上。[5]在本发明的沟槽栅极功率半导体装置中，所述沟槽栅极功率半导体装置是沟槽栅极IGBT，所述第I半导体区域是发射极区域，所述第I电极层是发射极电极层，所述第I导电型的漂移层被配置在第2导电型的集电极层上。[6]本发明的沟槽栅极功率半导体装置的制造方法，是制造本发明的沟槽栅极功率半导体装置(上述[I] [5]任一项所述的沟槽栅极功率半导体装置)的沟槽栅极功率半导体装置的制造方法，通过使用高能量离子注入装置的多阶段离子注入法，在所述漂移层的预定区域进行第2导电型杂质的离子注入，形成所述埋入区域。[7]本发明的沟槽栅极功率半导体装置的制造方法，是制造本发明的沟槽栅极功率半导体装置(上述[2]所述的沟槽栅极功率半导体装置)的沟槽栅极功率半导体装置的制造方法，通过使用高能量离子注入装置的离子注入法，在所述漂移层的预定区域进行第I导电型杂质的离子注入，同时，通过使用高能量离子注入装置的多阶段离子注入法，在所述漂移层的预定区域进行第2导电型杂质的离子注入，形成所述高浓度第I导电型半导体区域及所述埋入区域。发明效果通过本发明的沟槽栅极功率半导体装置，由于埋入区域的第2导电型杂质显示为最大浓度的深度位置，位于比体层的底面和埋入区域的底面中间的深度位置更深的位置，因而如后述的图2所示，在逆偏压时沟的底面附近的电场得到进一步缓和，与以往的沟槽栅极功率M0SFET900相比，可以进一步提高逆向耐压。因此，可以在维持逆向耐压的状态下提高漂移区域的杂质浓度，因而与以往的沟槽栅极功率MOSFET相比，可以进一步降低导通阻抗。因而，本发明的沟槽栅极功率半导体装置，是具有较高的逆向耐压，同时可以进一步降低导通阻抗的沟槽栅极功率半导体装置。通过本发明的沟槽栅极功率半导体装置的制造方法(上述[6]所述的沟槽栅极功率半导体装置的制造方法)，可以制造本发明的沟槽栅极功率半导体装置(上述[I] [5]任一项所述的沟槽栅极功率半导体装置)。通过本发明的沟槽栅极功率半导体装置的制造方法(上述[7]所述的沟槽栅极功率半导体装置的制造方法)，可以制造本发明的沟槽栅极功率半导体装置(上述[2]所述的沟槽栅极功率半导体装置)。
图1是表示实施方式一的沟槽栅极功率半导体装置100的说明图；图2是表示逆偏压时的电位分布的模拟图；图3是表示制造实施方式一的沟槽栅极功率半导体装置100的方法的说明图；图4是表示制造实施方式一的沟槽栅极功率半导体装置100的方法的说明图；图5是表示制造实施方式一的沟槽栅极功率半导体装置100的方法的说明图；图6是表示制造实施方式一的沟槽栅极功率半导体装置100的方法的说明图；图7是表示制造实施方式一的沟槽栅极功率半导体装置100的方法的说明图；图8是表示实施方式二的沟槽栅极功率半导体装置102的说明图；图9是表示制造实施方式二的沟槽栅极功率半导体装置102的方法的说明图；图10是表示实施方式三的沟槽栅极功率半导体装置104的断面图；图11是表示变形例的沟槽栅极功率半导体装置200的断面
图12是表示以往的沟槽栅极功率M0SFET900的说明图。
具体实施例方式下面基于附图所示的实施方式，对本发明的沟槽栅极功率半导体装置及其制造方法进行说明。实施方式一1.实施方式一的沟槽栅极功率半导体装置100图1是表示实施方式一的沟槽栅极功率半导体装置100的说明图。图1 (a)是表示沟槽栅极功率半导体装置100的断面图，图1 (b)是表示沟槽栅极功率半导体装置100中P型杂质及η型杂质的浓度分布的示意图。如图1 (a)所示，实施方式一的沟槽栅极功率半导体装置100，是沟槽栅极功率M0SFET，具有:η_型漂移层114 ;位于漂移层114上的ρ型体层120 ;将体层120开口，达到漂移层114而形成的沟124 ;配置在体层120内，同时将至少一部分在沟124的内周面露出形成的η+型源极区域(第I半导体区域)132 ;形成在沟124的内周面的栅绝缘膜126 ;形成在栅绝缘膜126的内周面的栅电极膜128 ;与栅电极膜128绝缘，同时与源极区域132相接形成的源极电极层(第I电极层)136。在实施方式一的沟槽栅极功率半导体装置100中，漂移层114的在邻接的沟124之间的区域，设有比沟124更深的、延伸存在的ρ型埋入区域140，被形成为与体层120相接，如图1 (a)及图1 (b)所示，埋入区域140中ρ型杂质显示最大浓度的深度位置P，位于比体层120的底面P2和埋入区域140的底面P3中间的位置更深的位置。另外，在图1(a)中，符号110表示半导体基体，符号130表示保护绝缘膜，符号134表示p+型接触区域，符号112表不n+型漏极层,符号138表不漏极电极层。漏极层112的厚度例如为300 μ m，漏极层112的杂质浓度例如为2X 1019cm_3。另夕卜，漂移层114的厚度例如为20 μ m，漂移层114的杂质浓度例如为I X 1015cm_3。另外，体层120的厚度例如为1.5iim，体层120的杂质浓度，在表面例如为lX1017cm_3。沟的深度例如为2 ii m。源极区域132的深度例如为0.3 ii m，源极区域132的杂质浓度例如为2X 1019cm_3。接触区域134的深度例如为I U m，接触区域134的杂质浓度例如为2X 1019cm_3。栅绝缘膜126的厚度例如为0.1 y m。栅极电极层128由例如掺杂了磷的多晶硅构成。源极电极层136由例如铝构成，厚度例如为5 iim。源极电极层136通过保护绝缘膜130与栅极电极层128绝缘。漏极电极层138由例如镍构成，厚度例如为2 iim。埋入区域140的底面P3的深度位置，位于从体层120的底面P2起深5 ii m的位置。而且，埋入区域140中p型杂质显示最大浓度的深度位置P，位置从体层120的底面P2起深3 U m的深度位置。因而，埋入区域140中p型杂质显示最大浓度的深度位置P，位于比体层120的底面P2和埋入区域140的底面P3中间的深度位置更深的位置。2.实施方式一的沟槽栅极功率半导体装置100的效果图2是表示逆偏压时的电位分布的模拟图。图2 (a)是表示实施方式一的沟槽栅极功率半导体装置100在逆偏压时的电位分布的模拟图，图2 (b)是表示比较例的沟槽栅极功率半导体装置IOOa在逆偏压时的电位分布的模拟图。实施方式一的沟槽栅极功率半导体装置100，通过后述的“制造实施方式一的沟槽栅极功率半导体装置100的方法”进行制造。另外，比较例的沟槽栅极功率半导体装置100a，通过后述的“制造比较例的沟槽栅极功率半导体装置IOOa的方法”进行制造。另外，在图2中，等电位线以虚线表示。通过实施方式一的沟槽栅极功率半导体装置100，如图1 (b)所示，埋入区域140中P型杂质显示最大 浓度的深度位置P，位于比体层120的底面P2和埋入区域140的底面中间的深度位置更深的位置，因而如图2所示，在逆偏压时，沟124的底面附近的电场进一步缓和，与以往的沟槽栅极功率M0SFET900相比，可以进一步提高逆向耐压。因此，通过实施方式一的沟槽栅极功率半导体装置100，由于可以在维持逆向耐压的状态下提高漂移区域的杂质浓度，因而与以往的沟槽栅极功率MOSFET相比，可以进一步降低导通阻抗。因此，实施方式一的沟槽栅极功率半导体装置100，是具有较高的逆向耐压、且可以进一步降低导通阻抗的沟槽栅极功率半导体装置。3.制造实施方式一的沟槽栅极功率半导体装置100的方法实施方式一的沟槽栅极功率半导体装置100，可以通过以下的方法进行制造。图3 图7是表示实施方式一的沟槽栅极功率半导体装置的制造方法的说明图。图3 (a) 图3 (C)、图4 (a) 图4 (C)、图5 (a) 图5 (C)、图6 (a) 图6 (C)、以及图7 (a) 图7 (C)为各工程图。( I)半导体基体准备工程如图3 (a)所示，准备具有由作为漏极层112的n+型半导体基板、作为漂移层114及体层120的rT型外延层113积层的结构的半导体基体110。(2)沟形成工程随后，如图3 (b)所示，从IT型外延层113的表面形成预定深度的沟124。沟的深度例如为2 ii m。(3)栅绝缘膜形成工程随后，在氧化性氛围下对半导体基体110实施热处理，如图3 (C)所示，在rT型外延层113的表面及沟124的内周面(底面及侧面)形成热氧化膜126、126’。在该热氧化膜126、126’中，在沟124的内周面(底面及侧面)形成的热氧化膜126即栅绝缘膜126。(4)栅极电极层形成工程随后，如图4 (a)所示，从n_型外延层113的表面侧形成掺杂多晶硅膜128’，将沟124填埋。随后，如图4 (b)所示，进行多晶硅膜128’的深腐蚀，在仅沟124的内部残留多晶硅膜128’的状态下除去多晶硅膜128’。这样，即在沟124的内周面形成栅极电极层128。(5) p型体层形成工程随后，如图4 (C)所示，通过离子注入法从n_型外延层113的表面侧进行p型杂质(例如硼离子)的离子注入。离子注入是在比较低的加速电压(例如IOOeV)且比较低的剂量(例如IXlO13cnT2)的条件下进行。随后，对半导体基体110实施热处理(例如1000°C、1小时)，使P型杂质扩散及活性化，从而如图5 (a)所示，形成体层120。(6)用于形成埋入层的离子注入工程随后，在体层120的表面的预定区域形成掩膜Ml之后，如图5 (b)、图5 (C)及图
6(a)所示，介于该掩膜，从n_型外延层113的表面侧通过多阶段离子注入法进行p型杂质(例如硼离子)的离子注入。在该工程中，首先在第I加速电压(例如600keV)且第I剂量(例如IX IO13CnT2)的条件下注入硼离子，随后在2加速电压(例如550keV)且第2剂量(例如3X IO12CnT2)的条件下注入硼离子，随后在3加速电压(例如500keV)且第2剂量(例如
IX IO12Cn T2)的条件下注入硼离子。(7)用于形成接触区域的离子注入工程随后，如图6 (b)所示，在涂有掩膜Ml的状态下，介于该掩膜Ml进行p型杂质(例如硼离子)的离子注入。该工程是在比较低的加速电压(例如50keV)且比较高的剂量(例如5X IO1W2)的条件下进行硼离子的注入。(8)用于形成源极区域的离子注入工程随后，如图6 (C)所示，从体层120的表面除去掩膜M1，在体层120表面的预定区域形成掩膜M2后，介于该掩膜M2，进行n型杂质(例如砷离子)的离子注入。该工程是在比较低的加速电压(例如50keV)且比较高的剂量(例如I X IO15CnT2)的条件下进行砷离子的注入。(9)杂质离子活性化工程随后，对半导体基体110实施热处理，使n型杂质及p型杂质活性化。这样,如图
7Ca)所示，在体层120内形成源极区域132及接触区域134，同时在漂移层114内形成如图1 (b)所示的具有浓度分布的埋入区域140。( 10)保护绝缘膜形成工程随后，除去体层120的表面的热氧化膜126’之后，对半导体基体110实施热处理，在体层120的表面及沟124上部的内周面上形成硅的热氧化膜，随后，通过使用气相法从体层120的表面侧形成PSG膜来形成积层膜，再之后，通过蚀刻除去除栅极电极层128的上部以外的积层膜。这样，即如图7 (b)所示，在栅极电极层128的上部形成保护绝缘膜130。(11)源极电极层形成工程及漏极电极层形成工程随后，如图7 (C)所示，形成源极电极层136覆盖体层120及保护绝缘膜130，在n+型漏极层112的表面形成漏极电极层138。如上所述，即可以制造实施方式一的沟槽栅极功率半导体装置100。4.制造比较例的沟槽栅极功率半导体装置IOOa的方法比较例的沟槽栅极功率半导体装置100a，除“用于形成埋入层的离子注入工程”以外的工程，可以通过与制造实施方式一的沟槽栅极功率半导体装置100的方法同样的方法进行制造。另外，“用于形成埋入层的离子注入工程”按下述方式进行。(6’)用于形成埋入层的离子注入工程随后，在体层120表面的预定区域形成掩膜Ml后，介于该掩膜，通过多阶段离子注入法从n_型外延层113的表面侧进行p型杂质(例如硼离子)的离子注入。在该工程中，首先在第I加速电压(例如600keV)及预定的剂量(例如3X IO12cnT2)的条件下注入硼离子，随后，在第2加速电压(例如550keV)及上述预定的剂量(例如3X IO12CnT2)的条件下注入硼离子，随后，在第3加整电压(例如500keV)及上述预定的剂量(例如3X IO12CnT2)的条件下注入硼离子。实施方式二 图8是表示实施方式二的沟槽栅极功率半导体装置102的说明图。图8 (a)是表示沟槽栅极功率半导体装置102的断面图，图8 (b)是表示沟槽栅极功率半导体装置102的P型杂质及n型杂质的浓度分布的示意图。图9是表示实施方式二的沟槽栅极功率半导体装置102的制造方法的说明图。图9 (a) 图9 (c)是表示主要工程的示意图。另外，图9 (a)是与图5 (a)对应的图，图9 (C)是与图5 (b)对应的图。实施方式二的沟槽栅极功率半导体装置102，基本上具有与实施方式一的沟槽栅极功率半导体装置100相同的结构，但如图8所示，在漂移层114的埋入区域140的周围，形成有覆盖埋入区域140的、含有比漂移层114更高浓度的n型杂质的n+型半导体层142，这一点与实施方式一的沟槽栅极功率半导体装置100不同。这样，实施方式二的沟槽栅极功率半导体装置102，虽然在形成有n+型半导体层142这一点与实施方式一的沟槽栅极功率半导体装置100不同,但与实施方式一的沟槽栅极功率半导体装置100同样，由于具有上述结构的埋入区域140，因而是具有较高的逆向耐压、且可以进一步降低导通阻抗的沟槽栅极功率半导体装置。另外，通过实施方式二的沟槽栅极功率半导体装置102，由于形成有覆盖埋入区域140的n+型半导体层142，因而在漂移层114中导通电流流通的区域，p型杂质的扩散被极力抑制，因而可以进一步降低导通阻抗。另外，实施方式二的沟槽栅极功率半导体装置102，除了形成有覆盖埋入区域140的n+型半导体层142以外，具有与实施方式一的沟槽栅极功率半导体装置100相同的结构，因而具有与实施方式一的沟槽栅极功率半导体装置100中所述相同结构对应的相同效果。实施方式二的沟槽栅极功率半导体装置102，可以通过与实施方式一的沟槽栅极功率半导体装置100的制造方法几乎同样的工程进行制造。但如图9所示，在P型体层形成工程和用于形成埋入层的离子注入工程之间，还具有用于在覆盖埋入区域140的区域(t匕埋入区域140大一些的区域)形成n+型半导体区域的离子注入工程。该离子注入工程可以使用高能量离子注入装置进行。这样，就可以制造图8所示的实施方式二的沟槽栅极功率半导体装置102。
实施方式三 图10是表示实施方式三的沟槽栅极功率半导体装置104的断面图。实施方式三的沟槽栅极功率半导体装置104，基本上具有与实施方式一的沟槽栅极功率半导体装置100相同的结构，但沟124的底面的深度位置与实施方式一的沟槽栅极功率半导体装置100不同。即，在实施方式三的沟槽栅极功率半导体装置104中，如图10所示，沟124的底面的深度位置，位于比体层120的底面和漂移层114的底面中间的深度位置更深的位置。这样，实施方式三的沟槽栅极功率半导体装置104，虽然沟124的底面的深度位置与实施方式一的沟槽栅极功率半导体装置100不同，但与实施方式一的沟槽栅极功率半导体装置100同样，由于具有上述结构的埋入区域140，因而是具有较高的逆向耐压，且可以进一步降低导通阻抗的沟槽栅极功率半导体装置。另外，通过实施方式三的沟槽栅极功率半导体装置104，由于沟124的底面的深度位置位于比体层120的底面和漂移层114的底面中间的深度位置更深的位置，因而与实施方式一的沟槽栅极功率半导体装置100同样，与以往相比，可以进一步降低导通阻抗。另外，在实施方式三的沟槽栅极功率半导体装置104中，可以与实施方式二的沟槽栅极功率半导体装置102同样，在漂移层114的埋入区域140的周围，形成覆盖埋入区域140的、含有比漂移层114更高浓度的n型杂质的n+型半导体层142。这时，即使将沟124的底面的深度位置设在比体层120的底面和漂移层114的底面中间的深度位置更深的位置，也不会降低逆向耐压。另外，实施方式三的沟槽栅极功率半导体装置104，除了沟124的底面的深度位置以外，具有与实施方式一的沟槽栅极功率半导体装置100相同的结构，因而具有与实施方式一的沟槽栅极功率半导体装置100中所述相同结构对应的效果。以上基于上述实施方式对本发明的沟槽栅极功率半导体装置进行了说明，但本发明并不以此为限，只要在不脱离其主旨的范围均可实施，例如，还可以是如下变形。(I)在上述实施方式一中，是通过3阶段的离子注入进行的多阶段离子注入法，但本发明并不以此为限。可以通过2阶段的离子注入进行多阶段离子注入法，也可以通过4阶段以上的离子注入进行多阶段离子注入法。(2)在上述各实施方式中，是以沟槽栅极功率MOSFET为例对本发明的沟槽栅极功率半导体装置进行的说明，但本发明并不以此为限。图11是表示变形例的沟槽栅极功率半导体装置200的断面图。如图11所示，本发明还可适用于例如沟槽栅极IGBT。(3)在上述各实施方式中，是将第I导电型设为n型、将第2导电型设为p型对本发明的半导体装置进行的说明，但本发明并不以此为限。例如，还可以将第I导电型设为P型、将第2导电型设为n型。符号说明100, 102，104, 200...沟槽栅极功率半导体装置、110，210，910…半导体基体、112，912…漏极层、113…rT型外延层、114，214，914…漂移层、120，220，920…体层、124，224,924…沟、126，226,926…栅绝缘膜、126’…硅氧化膜、128’...多晶硅层、128，228，928…栅极电极层、130，230，930…保护绝缘膜、132，932...源极区域、134，234，9 34…接触区域、136，936…源电极层、138，938…漏电极层、140，240…埋入区域、142…n+型半导体区域、212…集电极层、232…发射区域、236…发射电极层、238…集电电极层、900…沟槽栅极功 率M OSFET
权利要求
1.一种沟槽栅极功率半导体装置，其特征在于: 具有: 第I导电型的漂移层； 位于所述漂移层上，与所述第I导电型相反的第2导电型的体层； 将所述体层开口，达到所述漂移层而形成的沟； 被配置在所述体层内，同时使至少一部分在所述沟的内周面露出而形成的第I导电型的第I半导体区域； 形成在所述沟的内周面的栅绝缘膜； 形成在所述栅绝缘膜的内周面的栅电极膜； 与所述栅电极膜绝缘，同时与所述第I半导体区域相接形成的第I电极层， 其中， 所述漂移层的在邻接的所述沟之间的区域，设有比所述沟更深的、延伸存在的第2导电型的埋入区域，被形成为与所述体层相接， 所述埋入区域中第2导电型杂质显示为最大浓度的深度位置，位于比所述体层的底面与所述埋入区域的底面的中间的深度位置更深的位置。
2.根据 权利要求1所述的沟槽栅极功率半导体装置，其特征在于: 其中，在所述漂移层的所述埋入区域的周围，形成有覆盖所述埋入区域的、含有比所述漂移层更高浓度的第I导电型杂质的高浓度第I导电型半导体区域。
3.根据权利要求1或权利要求2所述的沟槽栅极功率半导体装置，其特征在于: 其中，所述沟的底面的深度位置，位于比所述体层的底面和所述漂移层的底面中间的深度位置更深的位置。
4.根据权利要求1 3任一项所述的沟槽栅极功率半导体装置，其特征在于: 其中， 所述沟槽栅极功率半导体装置是沟槽栅极功率MOSFET， 所述第I半导体区域是源极区域， 所述第I电极层是源极电极层， 所述第I导电型的漂移层被配置在第I导电型的漏极层上。
5.根据权利要求1 3任一项所述的沟槽栅极功率半导体装置，其特征在于: 其中， 所述沟槽栅极功率半导体装置是沟槽栅极IGBT， 所述第I半导体区域是发射极区域， 所述第I电极层是发射极电极层， 所述第I导电型的漂移层被配置在第2导电型的集电极层上。
6.一种用于制造权利要求1 5任一项所述的沟槽栅极功率半导体装置的沟槽栅极功率半导体装置的制造方法，其特征在于: 通过使用高能量离子注入装置的多阶段离子注入法，在所述漂移层的预定区域进行第2导电型杂质的离子注入，形成所述埋入区域。
7.一种用于制造权利要求2所述的沟槽栅极功率半导体装置的沟槽栅极功率半导体装置的制造方法，其特征在于:通过使用高能量离子注入装置的离子注入法，在所述漂移层的预定区域进行第I导电型杂质的离子注入，同时，通过使用高能量离子注入装置的多阶段离子注入法，在所述漂移层的预定区域进行第2导电型杂质的离子注入，形成所述高浓度第I导电型半导体区域及所述埋入区域。·
全文摘要
本发明的沟槽栅极功率半导体装置100，具有n-型漂移层114；p型体层120；沟124；n+型源极区域132；形成在沟124的内周面的栅绝缘膜126；形成在栅绝缘膜126的内周面的栅电极膜128；与栅电极膜128绝缘，同时与源极区域132相接形成的源极电极层136，其中，漂移层114的在邻接的沟124之间的区域，设有比沟124更深的、延伸存在的p型埋入区域140，其与体层120相接，埋入区域140的p型杂质显示最大浓度的深度位置，比位于体层120底面P2和埋入区域140底面P3中间的深度位置更深。本发明的沟槽栅极功率半导体装置100，在具有较高的逆向耐压的同时，可以进一步降低导通阻抗。
文档编号H01L21/336GK103250254SQ201280001820
公开日2013年8月14日 申请日期2012年5月25日 优先权日2011年5月27日
发明者渡辺祐司, 岸雅人, 佐藤広輝, 竹森俊之, 丸岡道明 申请人:新电元工业株式会社