非易失性存储器件及其制造方法
【专利摘要】本发明提供一种非易失性存储器件及其制造方法，所述非易失性存储器件可以包括：多个沟道层，在具有阱区的衬底之上大体垂直地突出；结构，被构造为具有沿着多个沟道层中的每个交替层叠的多个层间绝缘层和多个栅电极；多个存储器层，分别插入在多个沟道层中的每个与多个栅电极中的每个之间；源极线，形成在多个结构之间的衬底中；多个源极接触插塞，位于多个结构之间并且与源极线连接；以及阱拾取接触插塞，位于多个结构之间并且与阱区连接。
【专利说明】非易失性存储器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2012年8月13日提交的韩国专利申请N0.10-2012-0088485的优先权,其全部内容通过引用并入本文。
【技术领域】
[0003]本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体地，涉及一种多个存储器单元沿大体垂直的方向层叠在衬底之上的三维(3D)结构的非易失性存储器件及其制造方法。
【背景技术】
[0004]非易失性存储器件即使在供电中断的情况下也保留储存的数据。诸如快闪存储器的各种非易失性存储器件被广泛地使用。
[0005]由于二维(2D)结构的非易失性存储器件的集成度的提高已经到达极限，已经提出了 3D结构的非易失性存储器件，其中多个存储器单元沿着沟道层而沿大体垂直的方向形成在半导体衬底之上。更具体地，3D结构的非易失性存储器件主要分成具有直线型沟道层的结构和具有U形沟道层的结构。
[0006]制造具有直线型沟道层的结构的方法相对简单和容易，但是具有直线型沟道层的结构可能产生一些问题，即在通过将杂质掺入到硅衬底中而形成源极线时源极电阻增大。因此，有必要开发一种能够解决以上问题的结构。
【发明内容】
[0007]本发明的示例性实施例针对一种非易失性存储器件及其制造方法，所述非易失性存储器件通过在每个都为栅电极沿着在衬底之上垂直突出的沟道层而层叠的结构之间形成多个源极接触插塞和阱拾取接触插塞而具有减小的源极电阻和阱拾取接触电阻。
[0008]根据本发明的一个实施例，一种非易失性存储器件可以包括:多个沟道层，所述多个沟道层在具有阱区的衬底之上大体垂直地突出；结构，所述结构被构造为具有沿着多个沟道层中的每个交替层叠的多个层间绝缘层和多个栅电极；多个存储器层，所述多个存储器层分别插入多个沟道层中的每个与多个栅电极中的每个之间；源极线，所述源极线形成在多个结构之间的衬底中；多个源极接触插塞，所述多个源极接触插塞位于多个结构之间并且与源极线连接；以及阱拾取接触插塞，所述阱拾取接触插塞位于多个结构之间并且与阱区连接。
[0009]根据本发明的另一个实施例，一种制造非易失性存储器件的方法可以包括以下步骤:在包括阱区的衬底之上交替层叠多个层间绝缘层和多个牺牲层；形成穿通层间绝缘层和牺牲层与衬底连接的沟道层；形成沟槽，所述沟槽被构造为在沟道层的两侧穿过多个层间绝缘层和多个牺牲层，并通过沟槽暴露出衬底；去除通过沟槽而暴露出的牺牲层；在去除了牺牲层的空间中顺序地形成存储器层和栅电极；在通过沟槽而暴露出的衬底中形成源极线；形成填充沟槽的绝缘层；以及形成与源极线连接的多个源极接触插塞和与阱区连接的阱拾取接触插塞。
【专利附图】
【附图说明】
[0010] 图1至图7是示出根据本发明一个实施例的非易失性存储器件及其制造方法的立体图。
【具体实施方式】
[0011]以下将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的形式实施并且不应该解释为局限于本文阐述的实施例。更确切地，提供这些实施例以便本公开是详尽的和完整的，并且将向本领域技术人员充分传达本发明的范围。在本公开中，相同的附图标记在本发明的不同附图和实施例中表示相同的部件。
[0012]附图不一定按比例绘制，并且在一些情况下，比例可以被放大以便清楚地示出实施例的特征。应该容易理解，本公开中的“在…上”和“在…之上”应该以最广义的方式来解释，使得“在…上”不仅意味着“直接在某物上”，而且包括在具有中间特征或中间层的情况下“在某物上”的意思，以及“在…之上”不仅意味着“在某物之上”的意思，还可以包括在不具有中间特征或中间层的情况下“在某物之上”的意思(即直接在某物上)。
[0013]图1至图7是示出根据本发明一个实施例的非易失性存储器件及其制造方法的立体图。更具体而言，图7是根据本发明一个实施例的非易失性存储器件的立体图，以及图1至图6是示出制造图7的非易失性存储器件的中间工艺步骤的一个实例的立体图。
[0014]参见图1，在衬底100之上交替地层叠多个层间绝缘层110和多个牺牲层120，衬底100包括特定的底层结构(未示出)。衬底100可以是半导体衬底，例如单晶硅。衬底100可以包括在衬底100之上的具有不同导电类型的阱区。多个层间绝缘层110和多个牺牲层120交替层叠的结构在下文中称为层叠结构，以便于描述。
[0015]层间绝缘层110可以设置在层叠结构的顶部和底部，并且层间绝缘层110可以具有基于氧化物的材料。而且，牺牲层120在后续工艺中被去除，由此为要形成的栅电极提供空间。牺牲层120可以具有刻蚀速率与层间绝缘层110的刻蚀速率不同的材料，例如基于氮化物的材料。尤其，设置在层叠结构的底部和顶部的每个牺牲层120可以比设置在这些牺牲层120之间的牺牲层120更厚。同时，此横截面示出为仅包括6个牺牲层120，但是这仅仅是说明性的。牺牲层120的数量可以比6个更多或更少。
[0016]参见图2，通过选择性地刻蚀层叠结构而形成暴露出衬底100的沟道H1。当从平行于衬底100的平面观察时，沟道孔Hl可以是圆形或椭圆形形状，并且多个沟道孔Hl可以布置成矩阵形式。尤其，如果层叠结构是通过交替地层叠氧化物层和氮化物层而形成的，则层叠结构可以被容易地刻蚀成使得所述层叠结构与交替地层叠氧化物层和多晶硅的现有方法相比而具有垂直的刻蚀轮廓。
[0017]在沟道孔Hl中形成沟道层130。沟道层130可以具有与衬底100连接的底部，并且沟道层130可以通过用诸如硅(Si)的半导体材料填充沟道孔Hl来形成。为了形成沟道层130，可以执行诸如激光诱导外延生长(LEG)的外延生长工艺，或者执行沉积工艺。同时，在本实施例中，沟道层130示出为形成到完全填充沟道孔Hl的厚度，但是本发明不局限于此。在另一个实施例中，沟道层130可以形成到不完全填充沟道孔Hl的厚度。
[0018]参见图3，通过选择性地刻蚀层叠结构而形成沟槽T，通过沟槽T而暴露出沟道层 130两侧的衬底100。沿一个方向延伸的多个沟槽T可以平行地布置。沟槽T可以以线的 形式将层间绝缘层110和牺牲层120分隔开。同时，由于此工艺而分隔开的层间绝缘层110 和牺牲层120称为层间绝缘层图案IlOA和牺牲层图案120A。
[0019]参见图4，去除通过沟槽T而暴露出的牺牲层图案120A。为了去除牺牲层图案 120A，可以执行利用与层间绝缘层图案IlOA的刻蚀选择性的为浸出法的湿法刻蚀工艺。同 时，作为该工艺的结果，暴露出沟道层130的侧面的一部分。
[0020]参见图5，在通过沟槽T而去除了牺牲层图案120A的空间的内壁上形成存储器层 140。每个存储器层140可以通过顺序地沉积隧道绝缘层、电荷陷阱层和电荷阻挡层来形 成。
[0021]这里，隧道绝缘层用于电荷隧穿，并且可以包括例如氧化物层。电荷陷阱层起到通 过捕获电荷来储存数据的作用，并且电荷陷阱层可以包括例如氮化物层。电荷阻挡层起到 防止电荷陷阱层中的电荷向外移动的作用，并且电荷阻挡层可以包括例如氧化物层。也就 是，存储器层140可以具有氧化物-氮化物-氧化物(ONO)的三层结构。
[0022]接着，在去除了牺牲层图案120A的相应空间中形成栅电极150。栅电极150可以 通过以下工艺形成。首先，通过利用化学气相沉积(CVD)或原子层沉积(ALD)方法在存储器 层140上沉积导电材料(例如金属或金属氮化物)而将用于栅电极的导电层(未示出)形成 到填充去除了牺牲层图案120A的空间的厚度。刻蚀用于栅电极的导电层，直至暴露出层间 绝缘层图案IlOA的侧面，结果是导电层的每层都被分隔开并且在层间绝缘层图案IlOA之 间形成了栅电极150。同时，作为该工艺的结果，存储器层140也可以每层都被分隔开。
[0023]参见图6，在通过沟槽T而暴露出的衬底100中形成源极线160。可以通过利用离 子注入将杂质掺入到衬底100中而形成源极线160，并且源极线160可以沿与栅电极150相 同的方向延伸。
[0024]接着，形成填充沟槽T的绝缘层170。可以通过将基于氧化物或者基于氮化物的材 料沉积到填充沟槽T的厚度、然后执行诸如化学机械抛光(CMP)的抛光工艺直至暴露出沟 道层130的顶表面来形成绝缘层170。
[0025]参见图7，通过选择性地刻蚀绝缘层170而形成源极接触孔H2，通过源极接触孔H2 而暴露出源极线160。当从平行于衬底100的平面观察时，源极接触孔H2可以具有圆形或 椭圆形形状，并且多个源极接触孔H2可以沿着源极线160成直线布置。
[0026]通过选择性地刻蚀绝缘层170和源极线160而形成阱拾取接触孔(well pickup contact hole) H3,通过讲拾取接触孔H3而暴露出衬底100的特定区域,例如讲区(未示 出)。当从平行于衬底100的平面观察时，阱拾取接触孔H3可以具有圆形或椭圆形形状。阱 拾取接触孔H3可以形成在多个源极接触孔H2之间。接着，可以通过离子注入将杂质掺入 到通过阱拾取接触孔H3而暴露出的阱区中，使得阱区的表面具有与阱区的下部不同的导 电类型。
[0027]接着，在源极接触孔H2和阱拾取接触孔H3的侧壁上形成间隔件层180。间隔件 层180可以防止与栅电极150短路，并且间隔件层180可以通过沉积例如基于氮化物的材 料来形成。随后，形成填充源极接触孔H2的源极接触插塞190和填充阱拾取接触孔H3的阱拾取接触插塞200。
[0028]源极接触插塞190和阱拾取接触插塞200可以分别与源极线160和衬底100的阱区连接。源极接触插塞190和阱拾取接触插塞200可以通过用导电材料填充源极接触孔H2和阱拾取接触孔H3来形成。例如，源极接触插塞190和阱拾取接触插塞200可以采用如下方式形成:即可以通过在源极接触孔H2和阱拾取接触孔H3的内壁上沉积钛(Ti)或氮化钛(TiN)来形成阻挡金属层，然后可以沉积诸如钨(W)的金属。
[0029]根据以上描述的制造方法，制造了诸如图7所示的根据本发明一个实施例的非易失性存储器件。
[0030]如图7所示，根据本发明的本实施例的非易失性存储器件可以包括:沟道层130，所述沟道层130在具有阱区的衬底100之上垂直地突出；层叠结构，所述层叠结构被构造为具有沿着沟道层130交替层叠的多个层间绝缘层图案IlOA和多个栅电极150 ;存储器层140，所述存储器层140设置在沟道层130和栅电极150之间以及层间绝缘图案IlOA和栅电极150之间；源极线160，所述源极线160形成在层叠结构之间的衬底100中；多个源极接触插塞190，所述多个源极接触插塞190位于层叠结构之间并与源极线160连接；阱拾取接触插塞200，所述阱拾取接触插塞200位于层叠结构之间并与阱区连接；以及间隔件层180，所述间隔件层180被构造为包围源极接触插塞190和阱拾取接触插塞200的侧面。
[0031]源极接触插塞190和阱拾取接触插塞200可以沿与沟道层130基本相同的方向延伸，并且阱拾取接触插塞200可以位于多个源极接触插塞190之间。同时，栅电极150可以沿一个方向延伸同时包围沟道层130的侧面。尤其，设置在层叠结构的底部和顶部的栅电极150可以形成选择晶体管，并且设置在位于层叠结构的底部和顶部的栅电极150之间的栅电极150可以分别形成存储器单元晶体管。
[0032]根据本发明的实施例的非易失性存储器件及其制造方法，多个源极接触插塞和阱拾取接触插塞形成在层叠结构之间，在每个层叠结构中栅电极沿着在衬底之上垂直突出的沟道层而层叠。因此，可以减小源极电阻和阱拾取接触电阻，并且还可以减小芯片尺寸。
[0033]虽然已经参照具体实施例描述了本发明，但是对于本领域技术人员明显地，在不脱离所附权利要求书所限定的本发明的精神和范围的情况下可以进行各种改变和修改。
【权利要求】
1.一种非易失性存储器件，包括: 多个沟道层，所述多个沟道层在具有阱区的衬底之上大体垂直地突出； 结构，所述结构被构造为具有沿着所述多个沟道层中的每个交替层叠的多个层间绝缘层和多个栅电极； 多个存储器层，所述多个存储器层分别插入在所述多个沟道层中的每个与所述多个栅电极中的每个之间； 源极线，所述源极线形成在多个所述结构之间的衬底中； 多个源极接触插塞，所述多个源极接触插塞位于所述多个结构之间并与所述源极线连接；以及 阱拾取接触插塞，所述阱拾取接触插塞位于所述多个结构之间并与所述阱区连接。
2.如权利要求1所述的非易失性存储器件，其中，所述阱拾取接触插塞位于所述多个源极接触插塞之间。
3.如权利要求1所述的非易失性存储器件，其中，所述源极接触插塞和所述阱拾取接触插塞沿与所述沟道层的方向基本相同的方向延伸。
4.如权利要求1所述的非易失性存储器件，其中，所述栅电极包围所述沟道层的侧面并且沿一个方向延伸。
5.如权利要求1所述的非易失性存储器件，还包括间隔件层，所述间隔件层被构造为包围所述源极接触插塞和所述阱拾取接触插塞中的每个的侧面。·
6.一种制造非易失性存储器件的方法，包括以下步骤: 在包括阱区的衬底之上交替地层叠多个层间绝缘层和多个牺牲层； 形成穿通所述层间绝缘层和所述牺牲层与所述衬底连接的沟道层； 形成沟槽，所述沟槽被构造为在所述沟道层的两侧穿过所述多个层间绝缘层和所述多个牺牲层，并通过所述沟槽而暴露出所述衬底； 去除通过所述沟槽而暴露出的所述牺牲层； 在去除了所述牺牲层的空间中顺序地形成存储器层和栅电极； 在通过所述沟槽而暴露出的所述衬底中形成源极线； 形成填充所述沟槽的绝缘层；以及 形成与所述源极线连接的多个源极接触插塞以及与所述阱区连接的阱拾取接触插塞。
7.如权利要求6所述的方法，其中，在所述多个源极接触插塞之间形成所述阱拾取接触插塞。
8.如权利要求6所述的方法，其中，所述多个牺牲层包括刻蚀速率与所述层间绝缘层的刻蚀速率不同的材料。
9.如权利要求6所述的方法，其中，形成所述沟道层的步骤包括以下步骤: 通过选择性地刻蚀所述多个层间绝缘层和所述多个牺牲层而形成暴露出所述衬底的沟道孔；以及 用半导体材料填充所述沟道孔。
10.如权利要求6所述的方法，其中，通过外延生长工艺形成所述沟道层。
11.如权利要求6所述的方法，其中，在去除了所述多个牺牲层的空间的内壁上形成所述存储器层。
12.如权利要求6所述的方法，其中，通过将杂质掺入到所述衬底中而形成所述源极线。
13.如权利要求6所述的方法，其中，形成所述源极接触插塞和所述阱拾取接触插塞的步骤包括以下步骤:通过选择性地刻蚀所述绝缘层而形成暴露出所述源极线的源极接触孔；通过选择性地刻蚀所述绝缘层和所述源极线而形成暴露出所述阱区的阱拾取接触孔；以及用导电材料填充所述源极接触孔和所述阱拾取接触孔。
14.如权利要求13所述的方法，还包括以下步骤:在形成所述阱拾取接触孔之后，将杂质掺入到通过所述阱拾取接触孔而暴露出的所述阱区。
15.如权利要求13所述的方法，还包括以下步骤:在形成所述源极接触孔和所述阱拾取接触孔之后，在所述源极接触孔和所述阱拾取接触孔的侧壁上形成间隔 件层。
【文档编号】H01L27/115GK103594473SQ201310004786
【公开日】2014年2月19日 申请日期:2013年1月7日 优先权日:2012年8月13日
【发明者】李仁惠 申请人:爱思开海力士有限公司