专利名称：具有隔离结构的半导体衬底及其制备方法
技术领域：
本发明涉及一种实现集成电路隔离的方法，更确切的说，本发明旨在提供一种具有隔离结构的半导体衬底及其制备方法。
背景技术：
集成电路(Integratedcircuit)是一种微型电子系统,它采用微图形加工技术，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在半导体晶片或介质基片上从而实现特定的功能。本发明所指的集成电路特指硅基集成电路。当前硅基集成电路工艺典型的主要包括了双极工艺(Bipolar)和互补金属-氧化物-半导体工艺(ComplementaryMetal-Oxide-Semiconductor,简称 CMOS),以及双极-互补金属-氧化物-半导体工艺(Bipolar-CMOS，简称BiCMOS)，还有双极-互补金属-氧化物-半导体-双扩散 MOS 工艺(Bipolar-CMOS-DMOS，简称 BCD)等。利用该等工艺制作的电路要实现正确的功能，集成电路内部各个器件之间必须相互隔离，以使各个单个器件能独立地工作，从而保证整个集成电路的正常工作。常用的隔离方法有两类:其一是反偏PN结隔离和沟槽全介质隔离，主要作用是防止相邻器件的电极短路和寄生双极器件的开启，其二是局部场氧化(L0C0S)和浅槽隔离(STI)用于防止相邻隔离岛之间寄生MOS场效应管的开启。例如当前已有的反偏PN结隔离工艺的先后顺序如下(以P-硅衬底双极工艺为例):
(l)、p-硅衬底投片；(2)N+埋层形成；(3)P+下隔离埋层形成；(4)N-外延层生长；(5)P+上隔离形成；(6)与P+下隔离埋层形成对通隔离。然后利用形成的隔离结构来提供后续集成电路各元器件间的阻隔。用于防止相邻器件电极短路和寄生双极器件开启的两种隔离方法，都有其固有的缺陷。反偏PN结隔离占用芯片面积很大，相应的寄生电容也较大，为了节省面积，通常需要增加一块光刻版以便采用对通隔离的方法，但是节省面积的效果仍有限，尤其是对于高压工艺，反偏PN结隔离方法会占用大量芯片面积。全介质隔离虽然节省了芯片面积，但是需要应用价格昂贵的绝缘层上硅衬底片(S0I)，而且没法实现衬底接地，从而带来高噪声和损害电路的抗ESD性能。本发明综合了反偏PN结隔离和介质隔离两者的结构以及性能的优点，既节省了芯片面积、简化了工艺，又避免了使用昂贵衬底片，而且实现了可靠的衬底接地，因此能在缩小芯片尺寸的同时，极大提高电路性能和可靠性。本发明正是基于以上缺陷，提出了各种实施方式。
发明内容
本发明提供了一种具有隔离结构的半导体衬底，该半导体衬底包括一底部衬底和一位于底部衬底上方的外延层，包括:形成在半导体衬底中的一个或多个环形沟槽；内衬于沟槽侧壁和底部的介质层；开设于沟槽底部的所述介质层上的开口 ；填充在所述沟槽内的并掺杂有高浓度掺杂物的填充材料；由所述掺杂物从所述填充材料中透过所述开口扩散至沟槽底部附近的半导体衬底内所形成的围绕在沟槽底部的扩散区；所述隔离结构包含所述填充材料及介质层和所述扩散区，被包围在环形沟槽内侧的所述外延层藉此被隔离结构隔离成一个孤立的外延岛区。在一种实施方式中，上述的具有隔离结构的半导体衬底，所述沟槽的深度大于外延层的厚度，沟槽贯穿外延层并向下延伸至所述底部衬底内。在一种实施方式中，上述的具有隔离结构的半导体衬底，掺杂物扩散至所述底部衬底位于沟槽底部附近的一部分区域内，形成位于底部衬底内的所述扩散区。在一种实施方式中，上述的具有隔离结构的半导体衬底，掺杂物扩散至底部衬底、外延层各自位于沟槽底部附近的一部分区域内，形成所述的扩散区，扩散区的一部分位于外延层内而另一部分位于底部衬底内。在一种实施方式中，上述的具有隔离结构的半导体衬底，沟槽的深度等于外延层的厚度，沟槽贯穿外延层并终止在底部衬底的上表面，掺杂物扩散至底部衬底、外延层各自位于沟槽底部附近的一部分区域内，形成所述的扩散区，扩散区的一部分位于外延层内而另一部分位于底部衬底内。在一种实施方式中，上述的具有隔离结构的半导体衬底，沟槽的深度小于外延层的厚度，沟槽从外延层向下延伸并终止在外延层内；以及掺杂物依次扩散至外延层位于沟槽底部附近的一部分区域内和底部衬底隔着外延层位于沟槽下方的一部分区域内，形成所述的扩散区，其一部分位于外延层内而另一部分位于底部衬底内。在一种实施方式中，上述的具有隔离结构的半导体衬底，掺杂物的掺杂类型与外延层相反，在所述隔离结构中，所述扩散区位于外延层内的所述一部分与外延层之间以构成PN结的方式，将外延岛区的下部与环形沟槽外侧的外延层实施隔离。上述的具有隔离结构的半导体衬底，还包括位于所述外延岛区和底部衬底之间的一个掩埋层。在一种实施方式中，底部衬底、掺杂物为第一导电类型，掩埋层、外延层为与第一导电类型相反的第二导电类型，即当第一导电类型为N型时第二导电类型为P型，或当第一导电类型为P型时第二导电类型为N型。上述的具有隔离结构的半导体衬底，所述介质层为氧化硅或氮化硅。上述的具有隔离结构的半导体衬底，所述填充材料为多晶硅或单晶硅或锗硅合金。上述的具有隔离结构的半导体衬底，所述环形沟槽内侧的外延岛区的水平横截面呈方形、圆形、椭圆形或多边形。在一种实施方式中，本发明提供一种在半导体衬底中制备隔离结构的方法，包括以下步骤:S1、提供一半导体衬底，包括一底部衬底和在其上方生长的一外延层；S2、对半导体衬底进行刻蚀，形成位于半导体衬底中的一个或多个环形沟槽；S3、在所述沟槽的侧壁及底部衬垫一介质层；S4、在位于沟槽底部的所述介质层上刻蚀出开口 ；S5、向沟槽内置入填充材料并在填充材料内植入掺杂物；S6、通过高温热处理，使所述掺杂物从所述填充材料中透过所述开口扩散至沟槽底部附近的半导体衬底内，以形成围绕在沟槽底部的扩散区；其中，所述隔离结构包含所述填充材料及介质层和所述扩散区，用该隔离结构将包围在环形沟槽内侧的所述外延层隔离成一个孤立的外延岛区。上述的方法，在步骤SI中，在所述底部衬底上方生长所述外延层之前，先在所述底部衬底顶部的局部区域通过掺杂的方式植入掩埋层，并在形成外延层之后，所述掩埋层位于底部衬底和外延层之间。上述的方法，在步骤S2中，在形成所述沟槽的步骤中，所述掩埋层位于被包围在环形沟槽内侧的所述外延层与其下方的底部衬底之间。上述的方法，在步骤S3之前，即形成所述介质层之前，先在沟槽的侧壁及底部通过热氧化法生长一层牺牲氧化层，其后通过湿法腐蚀将该牺牲氧化层移除。上述的方法，在步骤S3中，所述介质层通过热氧化法或化学气相淀积法或物理气相淀积法制备。上述的方法，在步骤S4中，先于沟槽侧壁和底部的介质层上形成聚合物，并利用干法刻蚀，进行垂直单向性的回刻蚀，将沟槽底部的介质层上所覆盖的所述聚合物移除，而保留附着于沟槽侧壁的介质层上的聚合物；以及进一步对位于沟槽底部的所述介质层进行刻蚀，以在沟槽底部的介质层上刻蚀出贯穿介质层的开口。上述的方法，在形成开口后，包括将附着于沟槽侧壁的介质层上的聚合物去除的步骤。上述的方法，在步骤S5中，填充材料通过化学气相沉积或外延生长或物理气相沉积的方式填充在所述沟槽内。上述的方法，在步骤S2中，所述沟槽向下刻蚀的深度大于外延层的厚度，使沟槽贯穿外延层并向下延伸至所述底部衬底内。上述的方法，在一种实施方式中，在步骤S6中，使掺杂物扩散至所述底部衬底位于沟槽底部附近的一部分区域内，以形成位于底部衬底内的所述扩散区。上述的方法，在一种实施方式中，在步骤S6中，使掺杂物扩散至底部衬底、外延层各自位于沟槽底部附近的一部分区域内，以形成所述的扩散区，扩散区的一部分位于外延层内而另一部分位于底部衬底内。上述的方法，在步骤S2中，所述沟槽的刻蚀深度等于外延层的厚度，使沟槽向下延伸贯穿外延层但终止在底部衬底的上表面，在步骤S6中使掺杂物扩散至底部衬底、外延层各自位于沟槽底部附近的一部分区域内，以形成所述的扩散区，扩散区的一部分位于外延层内而另一部分位于底部衬底内。上述的方法，在步骤S2中，所述沟槽的刻蚀深度小于外延层的厚度，使沟槽从外延层向下延伸并终止在外延层内；以及在步骤S6中，使掺杂物依次扩散至外延层位于沟槽底部附近的一部分区域内和底部衬底隔着外延层位于沟槽下方的一部分区域内，形成所述的扩散区，其一部分位于外延层内而另一部分位于底部衬底内。上述的方法，所述底部衬底、掺杂物为第一导电类型，所述掩埋层、外延层为与第一导电类型相反的第二导电类型，即当第一导电类型为N型时第二导电类型为P型，或当第一导电类型为P型时第二导电类型为N型。
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。 图1A 11是本发明的方法流程示意图。图2A 2B是展示沟槽延伸至底部衬底表面或底部衬底内而具有不同深度的实施方式的剖面图。图3A 3B是以俯视的方式观察为方形和正六边形的环形沟槽的示意图。图4A 4B是沟槽终止在外延层内的剖面示意图。
图4B 4C是在沟槽内填充填充物后的剖面示意图。
图4C 4D是填充物渗透至衬底的剖面示意图。
具体实施例方式参见图1A，利用图中未示意出的带有开口图形的硬掩膜覆盖在底部衬底100的上表面，作为一个掺杂掩蔽层，通过硬掩膜上面的开口，在一底部衬底100的顶部的局部区域，以离子注入的方法(或其他可选的有源掺杂方式)，形成一掩埋层101，其掺杂浓度在IO1Vcm3至IO1Vcm3之间，其厚度在50纳米至4微米之间，而作为离子注入掩蔽层的硬掩膜往往会在形成该掩埋层之后被移除。之后可通过高温退火的步骤，来消除由于离子注入带来的晶格损伤等缺陷。然后如图1B在底部衬底100上生长一层硅的外延层102，外延层
102的厚度在3 30微米之间，并且掺杂浓度在IO1Vcm3 1016/cm3之间。因此掩埋层101就位于底部衬底100和外延层102之间，掩埋层101通常会略微扩散至外延层102中，所以掩埋层101最终的状态是一部分位于外延层102内，而余下的另一部分位于底部衬底100内。半导体衬底150就包含了外延层102和承载该外延层102的底部衬底100。为了叙述的方便，定义底部衬底100为P型，而掩埋层101为N+型，以及外延层为N-型。参见图1C，在外延层102的上表面覆盖一层掩膜200，例如利用沉积或热氧化等方法来形成的Si02，其厚度可达500 30000埃，当然也可以通过热氧化作用和低温氧化物沉积或高密度等离子(HDP)相结合制备氧化物。注意这里掩膜200采用Si02仅仅是作为示范，其实掩膜200还可以是氮化硅等薄膜。之后用图中未示意出的一光阻层涂覆于掩膜200之上，通过光刻技术的曝光显影来将一光刻掩模板上的沟槽图案转移至光阻层中，并以带有沟槽图案的光阻层作为一个刻蚀屏蔽层来刻蚀掩膜200，从而在掩膜200中形成带有沟槽图案的开口图形201，由于这些技术已经被本领域的技术人员所熟知，所以不再赘述。以掩膜200作为一个硬掩膜，以各向异性的方式刻蚀半导体衬底150,形成若干个沟槽103,从图3A的俯视图来观察，沟槽103其实是一个闭合的环形沟槽，这在后续内容中将会详细描述。此时，掩埋层101就刚好位于被包围在环形沟槽103内侧的外延层102与该部分被包围的外延层102下方的底部衬底100之间。因为沟槽103的深度并非是固定不变的，可以人为调节，所以我们先以沟槽103贯穿外延层102并向下延伸至底部衬底100内为例进行说明，另一些不同深度的方式将在后续的内容中逐步详细介绍。在一些实施方式中，可利用各向同性的刻蚀方式来形成沟槽103的底部，改善其底部拐角处的圆滑程度，将其刻蚀至接近圆角。在一些实施方式中，刻蚀沟槽103的深度Dt在3微米至60微米之间，优选3 40微米，而沟槽103的宽度Wt在0.5微米至3微米之间。在一些实施方式中，为了提供一光滑表面给沟槽103，并降低沟槽103表面的物理损伤和各种缺陷，在沟槽103的底部和侧壁生长一层牺牲氧化层202，如图1D，例如可以在850摄氏度的水汽氧化80分钟，因为牺牲氧化层202只是一过渡层，之后需要移除，所以这里可以采用热预算小并且耗时短的湿氧生长法。接着可以用HF和氟化铵等混合溶液以湿法的方式腐蚀掉牺牲氧化层202。参见图1E，生成介质层104并将其覆盖在沟槽103的侧壁和底部，介质层104往往需要是致密性较好的薄膜，例如可以是热氧化法生成的一二氧化硅层，譬如1000摄氏度的干氧氧化81分钟。注意这里介质层104采用Si02仅仅是作为示范，其实掩膜200还可以是氮化硅等绝缘薄膜，其制备方式除了热氧化法，还有化学气相淀积或物理气相淀积等方法来形成。介质层104的厚度在50纳米至1500纳米之间。参见图1F，可以先行在掩膜200的上方以及沟槽103的侧壁和底部生成和覆盖一层聚合物，并利用干法刻蚀，进行垂直单向性的回刻蚀，将沟槽103底部的介质层104上所覆盖的聚合物移除，同时也将掩膜200上覆盖的聚合物移除，而保留附着于沟槽103侧壁的介质层104上的聚合物204。然后利用聚合物204作为刻蚀遮罩，进一步对位于沟槽103底部的介质层104进行刻蚀，以在沟槽103底部的介质层104上刻蚀出贯穿介质层104的开口 104a，聚合物204可保障沟槽103侧壁的介质层104不受刻蚀的影响。例如，在惰性气体存在或不存在的条件下，通过含氟碳气体(如CHF3、C4F8, C2F4)形成气体等离子体沉积，在后续的刻蚀步骤中，气体等离子体变成SF6/Ar，这样沉积在沟槽103底部的介质层104上和掩膜200上的聚合物被快速破坏，仅仅是沟槽103侧壁的介质层104上的聚合物204被保留，这之后可以用干法刻蚀来形成介质层104上的开口 104a。在形成开口 104a之后，还需要将附着于沟槽103侧壁的介质层104上的聚合物204去除，例如用稀释的氢氟酸腐蚀聚合物204或者O2等离子体来灰化处理聚合物204等方式，都是可选择的方法。参见图1G，将填充材料115填充在沟槽103内和沉积在掩膜200上，可通过化学气相沉积(CVD)或外延生长或物理气相沉积的等方式实现，此步骤中需要向填充材料115中掺杂一些掺杂物，其掺杂类型和底部衬底100相同，例如重掺杂的P+型，掺杂方式既可以原位掺杂又可先沉积后掺杂，填充材料115中掺杂物的掺杂浓度可以调节，一般要求在lel5/cm3 5e21/cm3之间。这之后，需要移除掉位于掩膜200上的填充材料115而保留位于沟槽103中的填充材料115，典型的如对填充材料115实施化学机械研磨(CMP)或者干法回蚀均可，并且在之后将掩膜200也刻蚀掉，刻蚀终点在外延层102的上表面，形成如图1H所示的剖面结构。其中，填充材料115有多种选择，如多晶硅或单晶硅或锗硅合金或其他高导电材料。参见图1I，通过适当条件下的高温热处理，使得掺杂于填充材料115内的掺杂物受热后穿透开口 104a，扩散至沟槽103底部附近的半导体衬底150内，形成围绕在沟槽103底部的扩散区125。典型的高温热处理如温度控制在950°C 1250°C之间，处理时间控制在10分钟 10个小时之间等，鉴于半导体衬底150在后续的步骤中会多次遭遇高温热处理的制程，所以该使填充材料115内的掺杂物扩散至半导体衬底150内的高温热处理步骤可以是一个单独的步骤，也可以选择和后续的其他高温热处理步骤进行合并。在图1I中，假设沟槽103贯穿外延层102，延伸到底部衬底100内足够深(但不穿透底部衬底)，也即认为其底部相对而言远离外延层102和底部衬底100之间的边界，那么填充材料115内的掺杂物就不足以从沟槽103的开口 104a处，扩散至围绕着沟槽103并靠近外延层102和底部衬底100之间边界处的外延层102内。统一设定图11、图2A 2B、图4D中掺杂物具有相同的掺杂浓度，这里预设掺杂物的掺杂浓度值，是为了叙述的方便和不产生歧义，因为实际上在相同的沟槽深度条件下，提高掺杂物的掺杂浓度及改变一些其他的相关参数仍然是可以使掺杂物从沟槽103的开口104a处扩散至足够远，例如从底部衬底100内扩散至外延层102内，或者从外延层102内扩散至底部衬底100内。所以我们在讨论沟槽深度时，一般设定填充材料115内的掺杂物的掺杂浓度是一个明确不变的值。在这种情况下，在中图1I中，通过高温热处理使掺杂物扩散至沟槽103底部附近的底部衬底100内，以形成位于底部衬底100内的扩散区125。隔离结构就包含了沟槽103内的填充材料115及介质层104和扩散区125，被包围在环形沟槽103内侧的外延层102藉此就被隔离结构隔离成一个孤立的外延岛区1020，外延岛区1020通过隔离结构，与环形沟槽103外侧的外延层102实现隔离。此时填充材料115及介质层104起到物理隔绝的作用，而重掺杂的扩散区125则影响沟槽103底部附近的电场分布，基于提高了沟槽103底部附近的底部衬底100的掺杂浓度，并且其掺杂类型与外延层102相反，相当于作为一个掩埋的隔离单元，可以阻止沟槽103内侧、外侧的外延层102产生短接或产生寄生双极晶体管。区别于图1I的方式，在图2A中，尽管沟槽103也贯穿外延层102并延伸到底部衬底100内，但相对图1I而言，此时的沟槽103要浅得多，可认为其底部相对而言是靠近外延层102和底部衬底100之间的边界。并且设定掺杂物的掺杂浓度不变的条件下(即与图1I的情况相同)，那么热处理不仅使掺杂物扩散至沟槽103底部附近的底部衬底100内，还使掺杂物穿过底部衬底100，扩散至围绕着沟槽103并靠近外延层102和底部衬底100之间边界处的外延层102内。正是因为沟槽的底部靠近外延层102和底部衬底100之间的边界，则认为掺杂物不仅扩散至沟槽103底部附近的底部衬底100内，还进一步扩散至沟槽103底部附近的外延层102内，以形成扩散区225，显然，扩散区225的一部分位于外延层102内而另一部分则位于底部衬底100内。此时填充材料115及介质层104起到物理隔绝的作用，而重掺杂的扩散区225位于外延层102内的所述一部分与外延层102之间以构成PN结的方式，将外延岛区1020的下部与环形沟槽103外侧的外延层102实施隔离。与此同时，重掺杂的扩散区225位于底部衬底100内的所述另一部分与外延层102的掺杂类型相反，亦作为一个掩埋的隔离单元，用来阻止沟槽103内侧、外侧的外延层102产生短接或产生寄生双极晶体管。图2B与图2A在结构上的主要区别在于，沟槽103的刻蚀深度等于外延层102的厚度，沟槽103向下延伸贯穿外延层102但终止在底部衬底100的上表面，其掺杂物同样扩散至底部衬底100、外延层102各自位于沟槽103底部附近的一部分区域内，以形成的扩散区225，扩散区225的一部分位于外延层102内而另一部分位于底部衬底100内。在图11、图2A 2B中，定义了在水平面上的X、Y方向，并且Y方向是垂直于纸面的方向，而X方向垂直于Y方向，Z方向是与X、Y均垂直的方向并且是与水平面正交的方向，半导体衬底150所在的平面即水平面。在图3Α的俯视图中，为半导体衬底150的与外延层102的上表面相重合的正面，可以观察到沟槽103的环形结构，典型的如长方形、正方形等，图1I即沿着图3Α中虚线框内宽度为W的截取单元的竖直剖面图(AA剖面)，此时环形沟槽103内侧的外延岛区1020的水平横截面也呈方形。不同于图3Α的实施方式，在图3Β中，沟槽103的环形结构为正六边形，图1I同样可以是沿着图3Β中虚线框内宽度为W的截取单元的竖直剖面图(BB剖面)，此时环形沟槽103内侧的外延岛区1020的水平横截面呈现为正六边形。值得注意的是，本发明仅仅以图3Α 3Β作为示范进行说明，但不构成限制，除此之外，沟槽103的环形结构还可以梯形、菱形等多边形，或者是圆形或椭圆形等，夕卜延岛区1020的水平横截面也呈现为相应的形状。图4Α 4D展示了沟槽203的刻蚀深度小于外延层102的厚度，并终止在外延层102内的情况。其制备流程与图1A II大致相同，为了简洁起见，这里不再重复和赘述。在外延层102中刻蚀出沟槽203，并在沟槽203的侧壁和底部覆盖介质层104，接着在沟槽203底部的介质层104上形成开口 104a，其后在沟槽203内填充前述的填充材料115，同时在填充材料115内掺杂一些掺杂物，通过高温热处理，使掺杂物从填充材料115中透过开口104a,扩散至沟槽203底部附近的半导体衬底内，这里主要是扩散至沟槽203底部附近的外延层102内，以形成围绕在沟槽203底部的扩散区325。此时控制掺杂物的浓度和调整高温热处理的温度及时间，使掺杂物先行扩散至沟槽203底部附近的外延层102内，并使其进一步扩散至底部衬底100隔着外延层102位于沟槽203下方的一部分区域内，形成扩散区325，显然扩散区325的一部分位于外延层102内而其另一部分则位于底部衬底100内。隔离结构包含了沟槽203内设置的填充材料115及介质层104，和外延层102、底部衬底100内的扩散区325，用该隔离结构将包围在环形沟槽203内侧的外延层102隔离成一个孤立的外延岛区1020’，与沟槽203外侧的外延层102分隔开。此时填充材料115及介质层104起到物理隔绝的作用，重掺杂的扩散区325位于外延层102内的所述一部分与外延层102之间以构成PN结的方式，将外延岛区1020’的下部与环形沟槽103外侧的外延层102实施隔离。与此同时，重掺杂的扩散区325位于底部衬底100内的所述另一部分与外延层102的掺杂类型相反，仍然作为一个掩埋的隔离单元，用来阻断沟槽103内外侧的外延层102产生短接或产生寄生双极晶体管。外延岛区1020、1020’皆可作为器件预制备区域，来供后续的集成电路元器件在其内制造形成，一个半导体衬底150上可以容纳多个这样的区域，并且，填充材料115与底部衬底100的掺杂类型相同，相当于短接沟槽内的填充材料115和底部衬底100。可以在半导体衬底150的正面一侧形成与填充材料115保持欧姆接触的金属接触端，来提供与底部衬底100的电性连接，例如作为底部衬底100的接地通道。另外，除了以上的方式，底部衬底100还可以为N型，而掩埋层101为P+型、外延层为P-型，以及掺杂物的掺杂类型为重掺杂的N+型。所以，底部衬底100、掺杂物为第一导电类型，掩埋层101、外延层102为与第一导电类型相反的第二导电类型，即当第一导电类型为N型时第二导电类型为P型，或当第一导电类型为P型时第二导电类型为N型。在一些典型的实施方式中，底部衬底100为P型时，填充材料115中的掺杂物可以是硼、铟等；底部衬底100为N型时，填充材料115中的掺杂物可以是磷、砷、锑等。在另一些实施方式中，可以在填充材料115中的植入掺杂物的同时，额外在沟槽中填入一些金属，或者在完成填充材料115的填充之后，直接在沟槽203内的填充材料115中刻蚀形成一些接触孔并在这些接触孔内置入金属栓塞来增加传导率。与现有技术相比较，本发明具有以下特点:，本发明利用沟槽中侧壁上的氧化硅层作为绝缘隔离，可以缩小隔离占用的芯片面积，提高集成度，并有效降低了寄生电容。填充在沟槽中并被氧化层侧壁包裹的高掺杂多晶硅，提供了有效的衬底接地通路，可以降低噪声干扰，提高电路工作时的可靠性。高掺杂多晶硅经高温处理后，其所含杂质通过沟槽底部扩散进入衬底，形成高浓度掺杂区，可以防止相邻高压器件工作时产生穿通短路。该方法仅使用一次光刻形成沟槽型隔离，比传统的对通式隔离节约一次光刻成本。本发明的主要特点是在深沟槽侧壁生长二氧化硅等介质层实现器件的横向介质隔离，同时在沟槽内填充与衬底同型掺杂的低阻多晶硅并在沟槽底部和衬底进行电接触，实现了集成电路相邻器件的电学隔离和衬底接地。并且不需要使用昂贵的SOI衬底和对通隔离技术，节约了制造成本、同时该结构能缩小隔离结构面积、降低寄生电容、完善接地并简化工艺步骤，以及提高了电路的抗噪声特性和对电冲击的抗击能力。以上，通过说明和附图，给出了具体实施方式
的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
权利要求
1.一种具有隔离结构的半导体衬底，该半导体衬底包括一底部衬底和一位于底部衬底上方的外延层，其特征在于，包括: 形成在半导体衬底中的一个或多个环形沟槽； 内衬于沟槽侧壁和底部的介质层； 开设于沟槽底部的所述介质层上的开口； 填充在所述沟槽内的并掺杂有高浓度掺杂物的填充材料； 由所述掺杂物从所述填充材料中透过所述开口扩散至沟槽底部附近的半导体衬底内所形成的围绕在沟槽底部的扩散区； 所述隔离结构包含所述填充材料及介质层和所述扩散区，被包围在环形沟槽内侧的所述外延层藉此被隔离结构隔离成一个孤立的外延岛区。
2.如权利要求1所述的具有隔离结构的半导体衬底，其特征在于，所述沟槽的深度大于外延层的厚度，沟槽贯穿外延层并向下延伸至所述底部衬底内。
3.如权利要求2所述的具有隔离结构的半导体衬底，其特征在于，掺杂物扩散至所述底部衬底位于沟槽底部附近的一部分区域内，形成位于底部衬底内的所述扩散区。
4.如权利要求2所述的具有隔离结构的半导体衬底，其特征在于，掺杂物扩散至底部衬底、外延层各自位于沟槽底部附近的一部分区域内，形成所述的扩散区，扩散区的一部分位于外延层内而另一部分位于底部衬底内。
5.如权利要求1所述的具有隔离结构的半导体衬底，其特征在于，所述沟槽的深度等于外延层的厚度，沟槽贯穿外延层并终止在底部衬底的上表面，掺杂物扩散至底部衬底、夕卜延层各自位于沟槽底部附近的一部分区域内，形成所述的扩散区，扩散区的一部分位于外延层内而另一部分位于底部衬底内。
6.如权利要求1所述的具有隔离结构的半导体衬底，其特征在于，所述沟槽的深度小于外延层的厚度，沟槽从外延层向下延伸并终止在外延层内；以及 掺杂物依次扩散至外延层位于沟槽底部附近的一部分区域内和底部衬底隔着外延层位于沟槽下方的一部分区域内，形成所述的扩散区，其一部分位于外延层内而另一部分位于底部衬底内。
7.如权利要求6所述的具有隔离结构的半导体衬底，其特征在于，所述掺杂物的掺杂类型与外延层相反，在所述隔离结构中，所述扩散区位于外延层内的所述一部分与外延层之间以构成PN结的方式，将所述外延岛区的下部与环形沟槽外侧的外延层实施隔离。
8.如权利要求1所述的具有隔离结构的半导体衬底，其特征在于，还包括位于所述外延岛区和底部衬底之间的一个掩埋层。
9.如权利要求8所述的具有隔离结构的半导体衬底，其特征在于，所述底部衬底、掺杂物为第一导电类型，所述掩埋层、外延层为与第一导电类型相反的第二导电类型，即当第一导电类型为N型时第二导电类型为P型，或当第一导电类型为P型时第二导电类型为N型。
10.如权利要求1所述的具有隔离结构的半导体衬底，其特征在于，所述介质层为氧化硅或氮化硅。
11.如权利要求1所述的具有隔离结构的半导体衬底，其特征在于，所述填充材料为多晶硅或单晶硅或锗硅合金。
12.如权利要求1所述 的具有隔离结构的半导体衬底，其特征在于，所述环形沟槽内侧的外延岛区的水平横截面呈方形、圆形、椭圆形或多边形。
13.一种在半导体衬底中制备隔离结构的方法，其特征在于，包括以下步骤: 51、提供一半导体衬底,包括一底部衬底和在其上方生长的一外延层； 52、对半导体衬底进行刻蚀，形成位于半导体衬底中的一个或多个环形沟槽； 53、在所述沟槽的侧壁及底部衬垫一介质层； 54、在位于沟槽底部的所述介质层上刻蚀出开口； 55、向沟槽内置入填充材料并在填充材料内植入掺杂物； 56、通过高温热处理，使所述掺杂物从所述填充材料中透过所述开口扩散至沟槽底部附近的半导体衬底内，以形成围绕在沟槽底部的扩散区； 其中，所述隔离结构包含所述填充材料及介质层和所述扩散区，用该隔离结构将包围在环形沟槽内侧的所述外延层隔离成一个孤立的外延岛区。
14.如权利要求13所述的方法，其特征在于，在步骤SI中，在所述底部衬底上方生长所述外延层之前，先在所述底部衬底顶部的局部区域通过掺杂的方式植入掩埋层，并在形成外延层之后，所述掩埋层位于底部衬底和外延层之间。
15.如权利要求14所述的方法，其特征在于，在步骤S2中，在形成所述沟槽的步骤中，所述掩埋层位于被包围在环形沟槽内侧的所述外延层与其下方的底部衬底之间。
16.如权利要求13所述的方法，其特征在于，在步骤S3之前，即形成所述介质层之前，先在沟槽的侧壁及底部通过热氧化法生长一层牺牲氧化层，其后通过湿法腐蚀将该牺牲氧化层移除。
17.如权利要求13所述的方法，其特征在于，在步骤S3中，所述介质层通过热氧化法或化学气相淀积法或物理气相淀积法制备。
18.如权利要求13所述的方法，其特征在于，在步骤S4中，先于沟槽侧壁和底部的介质层上形成聚合物，并利用干法刻蚀，进行垂直单向性的回刻蚀，将沟槽底部的介质层上所覆盖的所述聚合物移除，而保留附着于沟槽侧壁的介质层上的聚合物；以及 进一步对位于沟槽底部的所述介质层进行刻蚀，以在沟槽底部的介质层上刻蚀出贯穿介质层的开口。
19.如权利要求13所述的方法，其特征在于，在形成所述开口后，还包括将附着于沟槽侧壁的介质层上的聚合物去除的步骤。
20.如权利要求13所述的方法，其特征在于，在步骤S5中，所述填充材料通过化学气相沉积或外延生长或物理气相沉积的方式填充在所述沟槽内。
21.如权利要求13所述的方法，其特征在于，在步骤S2中，所述沟槽向下刻蚀的深度大于外延层的厚度，使沟槽贯穿外延层并向下延伸至所述底部衬底内。
22.如权利要求21所述的方法，其特征在于，在步骤S6中，使掺杂物扩散至所述底部衬底位于沟槽底部附近的一部分区域内，以形成位于底部衬底内的所述扩散区。
23.如权利要求21所述的方法，其特征在于，在步骤S6中，使掺杂物扩散至底部衬底、外延层各自位于沟槽底部附近的一部分区域内，以形成所述的扩散区，扩散区的一部分位于外延层内而另一部分位于底部衬底内。
24.如权利要求13所述的方法，其特征在于，在步骤S2中，所述沟槽的刻蚀深度等于外延层的厚度，使沟槽向下延伸贯穿外延层但终止在底部衬底的上表面，在步骤S6中使掺杂物扩散至底部衬底、外延层各自位于沟槽底部附近的一部分区域内，以形成所述的扩散区，扩散区的一部分位于外延层内而另一部分位于底部衬底内。
25.如权利要求13所述的方法，其特征在于，在步骤S2中，所述沟槽的刻蚀深度小于外延层的厚度，使沟槽从外延层向下延伸并终止在外延层内；以及 在步骤S6中，使掺杂物依次扩散至外延层位于沟槽底部附近的一部分区域内和底部衬底隔着外延层位于沟槽下方的一部分区域内，形成所述的扩散区，其一部分位于外延层内而另一部分位于底部衬底内。
26.如权利要求14所述的方法,其特征在于,所述底部衬底、掺杂物为第一导电类型，所述掩埋层、外延层为与第一导电类型相反的第二导电类型，即当第一导电类型为N型时第二导电类型为P型 ，或当第一导电类型为P型时第二导电类型为N型。
全文摘要
本发明涉及一种实现集成电路隔离的方法，更确切的说，本发明旨在提供一种具有隔离结构的半导体衬底及其制备方法。在半导体衬底中形成沟槽，并在沟槽侧壁和底部上覆盖介质层，在沟槽底部的介质层上开设开口，将填充材料填充在沟槽内并掺杂有高浓度掺杂物，透过开口将掺杂物扩散至沟槽底部附近的半导体衬底内形成扩散区，隔离结构包含了填充材料及介质层和扩散区。
文档编号H01L21/762GK103187355SQ20131003395
公开日2013年7月3日 申请日期2013年1月29日 优先权日2013年1月29日
发明者龚大卫, 马清杰 申请人:中航(重庆)微电子有限公司