半导体器件、晶体管和集成电路器件的制作方法

半导体器件、晶体管和集成电路器件的制作方法【专利摘要】本公开提供了半导体器件、晶体管和集成电路器件。提供具有包括扩散阻挡层的金属栅的集成电路器件及其制造方法。该器件可以包括栅极绝缘膜、在栅极绝缘膜上的第一导电类型功函数调节膜和在第一导电类型功函数调节膜上的金属栅图案。该器件可以包括在栅极绝缘膜与金属栅图案之间的钴膜以减少从金属栅图案到栅极绝缘膜中的扩散。【专利说明】半导体器件、晶体管和集成电路器件【
技术领域：
】[0001]本公开总地涉及电子学领域，具体地半导体器件。【
背景技术：
】[0002]高k栅电介质膜可以用于以相对薄的等价氧化物厚度来减小栅电极与沟道区之间的泄漏电流。金属栅电极可以用于减小栅极的电阻。因此，包括高k栅电介质膜和金属栅电极的晶体管已经被用来改善高密度集成电路器件的性能。【
发明内容】[0003]—种半导体器件可以包括在衬底上的包括沟槽的层间电介质膜以及在沟槽中的栅极绝缘膜。该器件还可以包括:第一功函数调节膜，在沟槽中的栅极绝缘膜上；第二功函数调节膜，在沟槽中的第一功函数调节膜上；以及钴膜，在第一和第二功函数调节膜之间。[0004]在一些实施例中，第一功函数调节膜可以包括P型功函数调节膜，第二功函数调节膜可以包括N型功函数调节膜。[0005]在一些实施例中，第一功函数调节膜可以包括TiN膜，第二功函数调节膜可以包括TiAl膜。[0006]根据一些实施例，该器件还可以包括在第二功函数调节膜上用于填充沟槽的金属栅图案。[0007]根据一些实施例，该器件还可以包括在第二功函数调节膜和金属栅图案之间的粘接月旲。[0008]在一些实施例中，第一和第二功函数调节膜、钴膜和粘接膜的厚度可以沿着沟槽的侧壁和底表面是不变的。[0009]在一些实施例中，钴膜可以具有在约5A至纟j的范围内的厚度。[0010]根据一些实施例，该器件还可以包括在沟槽中的栅极绝缘膜和第一功函数调节膜之间的蚀刻停止膜。[0011]在一些实施例中，该半导体器件可以是鳍型晶体管。[0012]根据一些实施例，栅极绝缘膜可以包括高k电介质膜，栅极绝缘膜的厚度可以沿着沟槽的侧壁和底表面是不变的。[0013]一种第一导电类型的晶体管可以包括:在衬底上的包括沟槽的层间电介质膜；栅极绝缘膜，在沟槽的侧壁和底表面上。该晶体管还可以包括:在栅极绝缘膜上的第一导电类型的功函数调节膜；金属栅图案，在功函数调节膜上填充沟槽；以及在栅极绝缘膜和金属栅图案之间的钴膜。[0014]在一些实施例中，第一导电类型可以是P型。[0015]在一些实施例中，该晶体管还可以包括在功函数调节膜和金属栅图案之间的N型功函数调节膜。钴膜可以在功函数调节膜和N型功函数调节膜之间。[0016]根据一些实施例，该晶体管还可以包括在栅极绝缘膜和功函数调节膜之间的蚀刻停止膜。钴膜可以在蚀刻停止膜和功函数调节膜之间。[0017]在一些实施例中，该晶体管还可以包括蚀刻停止膜，该蚀刻停止膜包括顺序层叠在栅极绝缘膜和功函数调节膜之间的TiN膜和TaN膜。钴膜可以在TiN膜和TaN膜之间。[0018]根据一些实施例，第一导电类型可以是N型。[0019]在一些实施例中，钴膜可以具有在约5A至约50A的范围内的厚度。[0020]一种半导体器件可以包括:在衬底上的包括沟槽的层间电介质膜；和在沟槽中的栅极绝缘膜。该器件还可以包括在沟槽中的栅极绝缘膜上的TiN膜、在沟槽中的TiN膜上的Al膜和在沟槽中的TiN膜与Al膜之间的钴膜。[0021]在一些实施例中，该器件还可以包括在TiN膜与钴膜之间的TaN膜。此外，该器件还可以包括在沟槽中的钴膜与Al膜之间的TiAl膜。[0022]一种半导体器件可以包括:衬底，包括第一区域和第二区域；以及N型晶体管，在第一区域上包括第一替换金属栅，该第一替换金属栅可以包括在衬底上的第一栅极绝缘膜、在第一栅极绝缘膜上的N型功函数调节膜、在N型功函数调节膜上的第一金属栅图案、以及在第一栅极绝缘膜与第一金属栅图案之间的第一钴膜。该器件还可以包括在第二区域上的包括第二替换金属栅的P型晶体管，该第二替换金属栅可以包括在衬底上的第二栅极绝缘膜、在第二栅极绝缘膜上的P型功函数调节膜、在P型功函数调节膜上的第二金属栅图案、以及在第二栅极绝缘膜与第二金属栅图案之间的第二钴膜。[0023]在一些实施例中，第一替换金属栅可以没有P型功函数调节膜。[0024]在一些实施例中，第二替换金属栅可以没有N型功函数调节膜。[0025]根据一些实施例，第二替换金属栅还可以包括在第二钴膜上的N型功函数调节膜。[0026]一种包括第一导电类型的第一晶体管的集成电路器件，该第一晶体管可以包括:在衬底上的第一栅极绝缘层；在第一栅极绝缘层上的第一导电类型的功函数调节层和在功函数调节层上的第一金属栅层。该器件还可以包括在第一栅极绝缘层和第一金属栅层之间的第一扩散阻挡层。[0027]在一些实施例中，第一扩散阻挡层可以包括钴膜。[0028]在一些实施例中，第一晶体管还可以包括在第一栅极绝缘层和第一扩散阻挡层之间的TiN膜。[0029]根据一些实施例，第一晶体管还可以包括在TiN膜和第一扩散阻挡层之间的TaN膜。[0030]在一些实施例中，第一金属栅层可以包括铝膜，该第一晶体管还可以包括在第一扩散阻挡层和第一金属栅层之间的TiAl膜。[0031]在一些实施例中，第一导电类型的功函数调节层可以包括第一功函数调节层，该第一晶体管还可以包括在第一功函数调节层上的第二导电类型的第二功函数调节层。第一扩散阻挡层可以包括钴膜。第一扩散阻挡层可以在第一和第二功函数调节层之间。[0032]在一些实施例中，第一导电类型的功函数调节层可以包括第一功函数调节层，该集成电路器件还包括第二导电类型的第二晶体管，该第二晶体管可以包括:在衬底上的第二栅极绝缘层；在第二栅极绝缘层上的第二导电类型的第二功函数调节层；在第二功函数调节层上的第二金属栅层；以及在第二栅极绝缘层和第二金属栅层之间的第二扩散阻挡层。第二晶体管没有第一功函数调节层。[0033]在一些实施例中，第一和第二扩散阻挡层可以包括钴膜。[0034]根据一些实施例，第一晶体管还可以包括在第一功函数调节层上的第二功函数调节层，第一扩散阻挡层可以在第一和第二功函数调节层之间。第一晶体管还可以包括在第一栅极绝缘层和第一扩散阻挡层之间的TiN膜，该金属栅图案可以包括铝膜。【专利附图】【附图说明】[0035]图1至图8是根据本发明构思的一些实施例的半导体器件的截面图；[0036]图9A和图9B是分别沿图8的线A-A’和B-B’截取的截面图；[0037]图10是根据本发明构思的一些实施例的半导体器件的电路图；[0038]图11是根据本发明构思的一些实施例的半导体器件的布局图；[0039]图12示出根据本发明构思的一些实施例的半导体器件；[0040]图13是包括根据本发明构思的一些实施例的半导体器件的电子系统的方框图；[0041]图14A和图14B示出包括根据本发明构思的一些实施例的半导体器件的示例性电子系统；以及[0042]图15至图21示出用于说明根据本发明构思的一些实施例的半导体器件的制造方法的中间工艺步骤。【具体实施方式】[0043]下面参照附图描述示例实施例。许多不同的形式和实施例是可以的而不背离本公开的精神和教导，因此本公开不应被解释为限于这里阐述的示例实施例。而是，提供这些示例实施例使得本公开将透彻和完整，并将本公开的范围传导给本领域技术人员。在附图中，为了清晰，层和区域的尺寸及相对尺寸可以被夸大。相同的附图标记始终指代相同的元件。[0044]这里参照截面图描述了本发明构思的示例实施例，这些图是示例实施例的理想化实施例和中间结构的示意图。因而，由例如制造技术和/或公差引起的图示形状的变化是可预期的。因此，本发明构思的示例性实施例不应被解释为限于这里示出的特定形状，而是包括例如由制造引起的形状偏差。[0045]除非另外地定义，这里使用的所有术语(包括技术和科学术语)具有与本发明所属的领域中的普通技术人员通常理解的相同含义。将进一步理解的，诸如通用词典中所定义的术语，除非这里加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。[0046]这里使用的术语仅用于描述特定实施例的目的，而不意在限制实施例。当在这里使用时，单数形式也旨在包括复数形式，除非上下文清晰地另外表示。还将理解，当在本说明书中使用时，术语“包括”、“包含”指定了所述特征、整体、步骤、操作、元件和/或部件的存在，但并不排除一个或更多其它特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。[0047]将理解，当一元件被称为“耦接到”、“连接到”或“响应于”另一元件、或者在另一元件“上”时，它可以直接耦接到、连接到或响应于该另一元件或直接在该另一元件上，或者也可以存在居间元件。相反，当一元件被称为“直接耦接到”、“直接连接到”或“直接响应于”另一元件或者“直接在”另一元件“上”时，不存在居间元件。当在这里使用时，术语“和/或”包括一个或多个所列相关项目的任意和所有组合。[0048]将理解，虽然这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应受到这些术语限制。这些术语仅用于将一个元件与另一元件区别开。因此，第一元件可以被称为第二元件，而不脱离本实施例的教导。[0049]为了便于描述，这里可以使用空间相对术语诸如“在…下面”、“以下”、“下”、“在…上”、“上”等来描述如附图所示的一个元件或特征与另一个(些)元件或特征的关系。将理解，空间相对术语旨在涵盖除附图所示的取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，则被描述为在其它元件或特征“下”或“下面”的元件将会取向为在其它元件或特征“上”。因此，示例性术语“在…下面”可以涵盖之上和之下两种取向。器件可以另外地取向(旋转90度或在其它取向)，这里使用的空间相对描述语可以被相应地解释。[0050]图1是根据本发明构思的一些实施例的半导体器件的截面图。在图1中，NMOS晶体管的栅极作为示例示出，但是本发明构思的多个方面不限于此。[0051]半导体器件I可以包括衬底100、具有第一沟槽112的第一层间电介质膜110、第一栅极绝缘膜130、第一蚀刻停止膜140、第一钴膜160、N型功函数调节膜170、第一粘接膜180和第一金属栅图案190。[0052]有源区通过在衬底100中形成隔离膜诸如浅沟槽隔离(STI)膜来限定。衬底100可以由从S1、Ge、SiGe、GaP、GaAs,SiC,SiGeC,InAs和InP组成的组中选出的至少一种半导体材料形成。此外，可以使用绝缘体上硅(SOI)衬底。[0053]第一层间电介质膜110形成在衬底100上并可以包括第一沟槽112。第一层间电介质膜110可以通过层叠两个或更多绝缘膜而形成。如所示的，间隔物120可以形成在第一沟槽112的侧壁上并且衬底100可以设置在沟槽112的底表面上，但是本发明构思的多个方面不限于此。间隔物120可以包括氮化物膜和氮氧化物膜中的至少一种。[0054]第一栅极绝缘膜130可以沿着第一沟槽112的侧壁和底表面共形地形成。第一栅极绝缘膜130可以包括具有比硅氧化物膜高的介电常数的高介电常数材料。例如，第一栅极绝缘膜130可以包括从由HfO2、ZrO2、Ta2O5、TiO2、SrTiO3和(Ba，Sr)TiO3组成的组选出的材料。第一栅极绝缘膜130可以根据将要形成的器件的类型而形成为具有适当的厚度。例如，当第一栅极绝缘膜130是HfO2膜时，它可以具有约50人或更小的厚度，例如在约5至约50A的范围内。[0055]第一蚀刻停止膜140可以形成在第一沟槽112中的第一栅极绝缘膜130上。如图1所示，第一蚀刻停止膜140可以沿着第一沟槽112的侧壁和底表面共形地形成。第一蚀刻停止膜140可以包括例如TiN和TaN中的至少一种。此外，第一蚀刻停止膜140可以包括顺序层叠的TiN膜和TaN膜。这里，第一蚀刻停止膜140可以在蚀刻N型功函数调节膜170期间用作蚀刻停止物。第一蚀刻停止膜140可以根据将要形成的器件的类型而形成为具有适当的厚度。例如，当第一蚀刻停止膜140是TiN膜时，它可以具有在约5至约40人的范围内的厚度。当第一蚀刻停止膜140是TaN膜时，它可以具有在约5至约30A的范围内的厚度。[0056]第一钴膜160可以形成在第一沟槽112中的第一蚀刻停止膜140上。如所示的，第一钴膜160可以沿着第一沟槽112的侧壁和底表面共形地形成。[0057]N型功函数调节膜170可以形成在第一沟槽112中在第一钴膜160上。如所示的，N型功函数调节膜170也可以沿着第一沟槽112的侧壁和底表面共形地形成。N型功函数调节膜170通过调整N型晶体管的功函数而调节N型晶体管的操作特性。N型功函数调节膜170可以由从TiAl、TiAlN、TaC、TiC和HfSi组成的组中选出的材料制成。例如，N型功函数调节膜170可以是TiAl膜。例如，N型功函数调节膜170可以具有在约30A至约120A的范围内的厚度。[0058]第一粘接膜180可以形成在第一沟槽112中的N型功函数调节膜170上。如所示的，第一粘接膜180也可以沿着第一沟槽112的侧壁和底表面共形地形成。第一粘接膜180可以包括TiN和Ti中的至少一种。此外，第一粘接膜180可以包括顺序层叠的TiN膜和Ti膜。例如，TiN膜可以具有在约5A至100A的范围内的厚度，Ti膜可以具有在约5A至约100A的范围内的厚度。第一粘接膜180可以增加随后将形成的第一金属栅图案190的粘着力。[0059]第一金属栅图案190可以形成在第一沟槽112的第一粘接膜180上以填充第一沟槽112。第一金属栅图案190可以包括铝(Al)或钨(W)，但是本发明构思的多个方面不限于此。[0060]根据本发明构思的一些实施例的半导体器件1，第一钴膜160可以设置在第一金属栅图案190下面。例如，第一钴膜160可以设置在第一沟槽112中的N型功函数调节膜170下面。[0061]第一钴膜160可以减少第一金属栅图案190中包括的材料(例如,Al)扩散到第一栅极绝缘膜130中。如本发明的发明人理解的，金属栅图案(例如，Al)中包括的材料扩散到第一栅极绝缘膜130中会导致泄漏电流。根据一些实施例，如果金属栅图案中包括的材料(例如，Al)扩散，则第一钴膜160可以与该材料反应。因此，金属栅图案中包括的材料(例如，Al)不会扩散到第一栅极绝缘膜130中。第一钴膜160还可以减少在形成第一金属栅图案190期间使用的材料(例如，Al)扩散到第一栅极绝缘膜130中。也就是说，第一钴膜160也可以用作扩散阻挡层。[0062]此外,在形成第一粘接膜180时,可能产生悬垂(overhang)。悬垂的产生可以通过形成第一钴膜160来减少。[0063]第一钴膜160可以形成为具有在例如约5至约50A的范围内的厚度。具有小于5A的厚度的第一钴膜160不能减少材料从金属栅图案190扩散到第一栅极绝缘膜130中。具有大于50A的厚度的第一钴膜160将使制造工艺困难，因为包括第一钴膜160的各种材料层会在第一沟槽112中形成。[0064]第一钴膜160可以通过诸如例如化学气相沉积(CVD)或原子层沉积(ALD)形成以共形地形成具有适当厚度的钴膜160。[0065]图2是根据本发明构思的一些实施例的半导体器件的截面图。[0066]半导体器件2可以包括第一蚀刻停止膜140，第一蚀刻停止膜140具有包括两个或更多膜的多层结构。第一蚀刻停止膜140可以包括第一膜141(例如，TiN膜)和第二膜242(例如，TaN膜)。[0067]第一钴膜160可以在第一金属栅图案190下面。第一钴膜160可以减少第一金属栅图案190中包括的材料(例如，Al)扩散到第一栅极绝缘膜130中。[0068]第一钴膜160可以在具有多层141和142的层叠结构的第一蚀刻停止膜140内。例如，第一钴膜160可以在第一膜141和第二膜142之间。由于第一钴膜160在第一栅极绝缘膜130和第一金属栅图案190之间,所以可以减少第一金属栅图案190中的材料(例如，Al)扩散到第一栅极绝缘膜130中。[0069]图3是根据本发明构思的一些实施例的半导体器件的截面图。[0070]在图3中，PMOS晶体管的栅极作为示例示出，但是本发明构思的多个方面不限于此。[0071]半导体器件3可以包括衬底200、包括第二沟槽212的第二层间电介质膜210、第二栅极绝缘膜230、第二蚀刻停止膜240、P型功函数调节膜250、第二钴膜260、N型功函数调节膜270、第二粘接膜280和第二金属栅图案290。[0072]第二层间电介质膜210可以形成在衬底200上并可以包括第二沟槽212。[0073]第二栅极绝缘膜230可以沿着第二沟槽212的侧壁和底表面共形地形成。例如，第二栅极绝缘膜230可以包括从由HfO2、ZrO2、Ta2O5、TiO2、SrTiO3和(Ba，Sr)TiO3组成的组中选出的材料。[0074]第二蚀刻停止膜240可以形成在第二沟槽212中的第二栅极绝缘膜230上。第二蚀刻停止膜240可以包括例如TiN和TaN中的至少一种。在一些实施例中，第二蚀刻停止膜240可以包括顺序层叠的TiN膜和TaN膜。[0075]P型功函数调节膜250可以形成在第二沟槽212中的第二蚀刻停止膜240上。如示出的，P型功函数调节膜250也可以沿着第二沟槽212的侧壁和底表面共形地形成。P型功函数调节膜250通过调整P型晶体管的功函数来调节P型晶体管的操作特性。例如，P型功函数调节膜250可以是TiAl膜。例如，P型功函数调节膜250可以具有在约50A至约丨OOA的范围内的厚度。[0076]第二钴膜260可以形成在第二沟槽212中的第二蚀刻停止膜240上。如所示的，第二钴膜260可以沿着第二沟槽212的侧壁和底表面共形地形成。[0077]N型功函数调节膜270可以形成在第二沟槽212中的第二钴膜260上。如所示的，N型功函数调节膜270也可以沿着第二沟槽212的侧壁和底表面共形地形成。如所示出的，N型功函数调节膜270可以在P型晶体管中以减少光刻工艺的数目。[0078]第二粘接膜280可以形成在第二沟槽212中的N型功函数调节膜270上。[0079]第二金属栅图案290可以形成在第二沟槽212中的第二粘接膜280上以填充第二沟槽212。第二金属栅图案290可以包括铝(Al)或钨(W)，但是本发明构思的多个方面不限于此。[0080]第二钴膜260可以减少第二金属栅图案290中包括的材料(例如，Al)扩散到第二栅极绝缘膜230中。形成第二钴膜260可以减少在形成第二粘接膜280期间产生的悬垂。[0081]图4是根据本发明构思的一些实施例的半导体器件的截面图。[0082]半导体器件4可以包括在P型功函数调节膜250下面的第二钴膜260。第二钴膜260可以在P型功函数调节膜250和第二蚀刻停止膜240之间。[0083]图5是根据本发明构思的一些实施例的半导体器件的截面图。[0084]半导体器件5可以包括形成为具有多层结构的第二蚀刻停止膜240，该多层结构包括层叠的两个或更多膜。如所示的，第二蚀刻停止膜240可以包括第三膜241(例如，TiN膜)和第四膜242(例如，TaN膜)。[0085]第二钴膜260可以在第二金属栅图案290下面。第二钴膜260可以减少第二金属栅图案290中包括的材料(例如，Al)扩散到第二栅极绝缘膜230中。[0086]第二钴膜260可以在具有多个层241和242的层叠结构的第二蚀刻停止膜240内。例如，第二钴膜260可以在第三膜241和第四膜242之间。由于第二钴膜260仍然在第二栅极绝缘膜230和第二金属栅图案290之间，所以可以减少第二金属栅图案290中的材料(例如，Al)扩散到第二栅极绝缘膜230中。[0087]图6是根据本发明构思的一些实施例的半导体器件的截面图。[0088]半导体器件6可以没有N型功函数调节膜以最大化P型晶体管的操作特性，N型功函数调节膜270可以被去除。[0089]在此情形下，第二钴膜260可以在P型功函数调节膜250和第二粘接膜280之间。[0090]图7是根据本发明构思的一些实施例的半导体器件的截面图。[0091]半导体器件7可以包括在衬底100中的第一区域I和第二区域I1、在第一区域I中的N型晶体管和在第二区域II中的P型晶体管。[0092]此外，N型晶体管可以包括第一替换金属栅，诸如例如在图1中示出的。P型晶体管可以包括第二替换金属栅，诸如例如在图3中示出的。[0093]第一替换金属栅可以包括N型功函数调节膜170和设置在N型功函数调节膜170下面的第一钴膜160。此外，第一替换金属栅可以不包括P型功函数调节膜。[0094]第二替换金属栅可以包括设置在P型功函数调节膜250和N型功函数调节膜270之间的第二钴膜260。[0095]例如，N型功函数调节膜170和270可以是TiAl膜，P型功函数调节膜250可以是TiN膜。[0096]在一些实施例中，两种N型晶体管栅极(图1和图2中示出)中的一个以及四种P型晶体管栅极(图3、图4、图5和图6中示出)中的一个可以形成在衬底上。例如，图1中的N型晶体管栅极可以形成在第一区域I中，图6中示出的晶体管栅极可以形成在第二区域II中。[0097]图8是根据本发明构思的一些实施例的半导体器件的透视图。图9A和图9B是分别沿图8的线A-A’和B-B’截取的截面图。在图8、图9A和图9B中，图3中示出的P型晶体管的栅极被应用到鳍型晶体管FinFET。[0098]半导体器件8可以包括鳍Fl、栅电极222、凹槽225和源/漏极261。[0099]鳍Fl可以沿第二方向Yl延伸。鳍Fl可以是衬底200的一部分，并可以包括从衬底200生长的外延层。隔离膜201可以覆盖鳍Fl的侧壁。[0100]栅电极222可以形成在鳍Fl上以跨过鳍F1。栅电极222可以在垂直于第二方向Yl的第一方向Xl上延伸。[0101]栅电极222可以包括第二栅极绝缘膜230、第二蚀刻停止膜240、P型功函数调节膜250、第二钴膜260、N型功函数调节膜270、第二粘接膜280和第二金属栅图案290。[0102]凹槽225可以形成在鳍Fl上在栅电极222的两侧。由于凹槽225的侧壁倾斜，所以凹槽225可以成形为使得其离开衬底100变得越来越宽。如图8所示，凹槽225的宽度可以大于鳍Fl的宽度。[0103]源/漏极261可以形成在凹槽225中。源/漏极261可以是提升的源/漏极。也就是，源/漏极261的顶表面可以比层间电介质膜201的底表面高。此外，源/漏极261和栅电极222可以通过间隔物220彼此绝缘。[0104]在半导体器件8是P型晶体管时，源/漏极261可以包括压应力材料。例如，压应力材料可以是具有比硅(Si)大的晶格常数的材料诸如例如SiGe。压应力材料可以通过向鳍Fl施加压应力而提高沟道区中的载流子的迁移率。[0105]图1和图2中的N型晶体管的栅极和图4、图5和图6中的P型晶体管的栅极可以应用到鳍型晶体管。[0106]也就是说，当图1和图2中的N型晶体管的栅极应用到鳍型晶体管时，源/漏极可以由与衬底相同的材料制成或包括张应力材料。例如，当衬底由Si制成时，源/漏极可以由Si或具有比Si小的晶格常数的材料(例如，SiC)制成。[0107]P型功函数调节膜250可以是例如TiN膜，但是本发明构思的多个方面不限于此。P型功函数调节膜250可以具有在约50A至约IOOA的范围内的厚度。[0108]N型功函数调节膜270可以由从TiAl、TiAlN、TaC、TiC和HfSi组成的组中选出的材料制成。例如，N型功函数调节膜270可以是TiAl膜。N型功函数调节膜270可以具有在约30A至约120A的范围内的厚度。[0109]第二粘接膜280可以包括顺序层叠的TiN膜和Ti膜。例如，TiN膜可以具有在约5A至约100A的范围内的厚度，Ti膜可以具有在约5A至约100人的范围内的厚度。[0110]第二钴膜260可以形成为具有例如在约5至约50Λ的范围内的厚度。[0111]例如，第二蚀刻停止膜240可以包括TiN和TaN中的至少一种。此外，第二蚀刻停止膜240可以包括顺序层叠的TiN膜和TaN膜。[0112]图10和图11是示出根据本发明构思的一些实施例的半导体器件的电路图和布局图。[0113]半导体器件9可以包括在电源节点Vcc和接地节点Vss之间并联连接的一对反相器INVl和INV2、以及分别连接到反相器INVl和INV2的输出节点的第一通路晶体管PSl和第二通路晶体管PS2。第一通路晶体管PSl和第二通路晶体管PS2可以分别连接到位线BL和互补位线/BL。第一通路晶体管PSl和第二通路晶体管PS2的栅极可以连接到字线WL。[0114]第一反相器INVl包括串联连接的第一上拉晶体管PUl和第一下拉晶体管roi，第二反相器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管TO2。第一上拉晶体管PUl和第二上拉晶体管PU2可以是PMOS晶体管，第一下拉晶体管PDl和第二下拉晶体管PD2可以是NMOS晶体管。[0115]此外，为了通过第一反相器INVl和第二反相器INV2组成闩锁电路，第一反相器INVl的输入节点连接到第二反相器INV2的输出节点，第二反相器INV2的输入节点连接到第一反相器INVl的输出节点。[0116]彼此间隔开的第一有源区310、第二有源区320、第三有源区330和第四有源区340形成为在一个方向上(例如，在图11的竖直方向上)纵长地延伸。第二有源区320和第三有源区330可以延伸比第一有源区310和第四有源区340短的长度。[0117]此外，第一栅电极351、第二栅电极352、第三栅电极353和第四栅电极354在另一方向上(例如，在图11的水平方向上)纵长地延伸，并形成为交叉第一至第四有源区310-340。具体地，第一栅电极351可以完全跨过第一有源区310和第二有源区320，同时部分地交叠第三有源区330的末端。第三栅电极353可以完全地跨过第四有源区340和第三有源区330，同时部分地交叠第二有源区320的末端。第二栅电极352和第四栅电极354形成为分别跨过第一有源区310和第四有源区340。[0118]第一上拉晶体管PUl被限定在第一栅电极351和第二有源区320的交叉点周围的区域处，第一下拉晶体管PDl被限定在第一栅电极351和第一有源区310的交叉点周围的区域处，第一通路晶体管PSl被限定在第二栅电极352和第一有源区310的交叉点周围的区域处。第二上拉晶体管PU2被限定在第三栅电极353和第三有源区330的交叉点周围的区域处，第二下拉晶体管PD2被限定在第三栅电极353和第四有源区340的交叉点周围的区域处，第二通路晶体管PS2被限定在第四栅电极354和第四有源区340的交叉点周围的区域处。[0119]源/漏极可以形成在第一至第四栅电极351-354和第一至第四有源区310、320、330和340的交叉点的两侧。[0120]此外，可以形成多个接触350。[0121]共用接触361将第二有源区320、第三栅电极353和线371同时连接到彼此。共用接触362将第三有源区330、第一栅电极351和线372同时连接到彼此。[0122]例如，第一上拉晶体管PUl和第二上拉晶体管PU2可以包括图3至图6中的结构的至少一种，第一下拉晶体管ro1、第一通路晶体管PSl、第二下拉晶体管PD2和第二通路晶体管PS2可以包括图1和图2中描述的结构的至少一种。[0123]参照图12，根据本发明构思的一些实施例的半导体器件可以包括逻辑区410和SRAM区420。[0124]根据一些实施例的晶体管的栅极可以应用到逻辑区410但不应用到SRAM区420。[0125]在一些实施例中，根据一些实施例的晶体管的栅极可以应用到逻辑区410和SRAM区420两者。[0126]根据一些实施例的晶体管的栅极可以应用到SRAM区420但不应用到逻辑区410。[0127]逻辑区410和SRAM区420作为示例在图12中示出，但是本发明构思的多个方面不限于此。本发明构思也可以应用到不同于逻辑区410的存储区(例如，DRAM、MRAM、RRAM或PRAM)。[0128]图13是包括根据本发明构思的一些实施例的半导体器件的电子系统的方框图。[0129]参照图13，根据本发明构思的一些实施例的电子系统1100可以包括控制器1110、输入/输出(I/o)器件1120、存储器件1130、接口1140以及总线1150。控制器1110、I/O器件1120、存储器件1130和/或接口1140可以通过总线1150连接到彼此。总线1150可以对应于数据通过其移动的路径。[0130]控制器1110可以包括微处理器、数字信号处理器、微控制器和能够执行与通过这些器件执行的功能类似的功能的逻辑器件中的至少一个。I/o器件1120可以包括键区、键盘、显示器等。存储器件1130可以存储数据和/或指令。接口1140可以传输数据到通信网络/从通信网络接收数据。接口1140可以是有线或无线的。例如，接口1140可以包括天线或有线/无线收发器。电子系统1100可以用作用于改善控制器1110的操作的操作存储器，并且还可以包括高速DRAM和/或SRAM。根据本发明构思的一些实施例的晶体管的栅极可以在存储器件1130中或可以用作控制器1110或I/O器件1120的组件。[0131]电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、网络书写板(webtablet)、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境中传输和/或接收信息的所有电子产品。[0132]图14A和图14B示出包括根据本发明构思的一些实施例的半导体器件的示例性电子系统。图14A示出平板PC，图14B示出笔记本电脑。根据本发明构思的一些实施例的半导体器件I至9中的至少一个可以在平板PC、笔记本电脑等中使用。根据本发明构思的一些实施例的半导体器件能够应用于其它集成电路器件和/或电子系统。[0133]在下文，将参照图15至图21以及图7描述根据本发明构思的一些实施例的半导体器件的制造方法。图15至图21示出用于说明根据本发明构思的一些实施例的半导体器件的制造方法的中间工艺步骤。[0134]参照图15，提供包括第一区域I和第二区域II的衬底100。[0135]第一牺牲栅图案119可以形成在第一区域I中，间隔物120可以形成在第一牺牲栅图案119的侧壁处。第一层间电介质膜110可以围绕第一牺牲栅图案119和暴露第一牺牲栅图案119的顶表面的间隔物120。[0136]第二牺牲栅图案219可以形成在第二区域II中并且间隔物220可以形成在第二牺牲栅图案219的侧壁处。第二层间电介质膜210可以围绕第二牺牲栅图案219和暴露第二牺牲栅图案219的顶表面的间隔物220。[0137]第一牺牲栅图案119和第二牺牲栅图案219可以由例如多晶硅制成，但是本发明构思的多个方面不限于此。[0138]参照图16，第一牺牲栅图案119和第二牺牲栅图案219被去除以在第一层间电介质膜110中形成第一区域I中的第一沟槽112以及在第二层间电介质膜210中形成第二区域II中的第二沟槽212。[0139]第一栅极绝缘膜130a可以形成在第一沟槽112中，第二栅极绝缘膜230a可以形成在第二沟槽212中。第一栅极绝缘膜130可以沿着第一层间电介质膜110的顶表面和第一沟槽112的侧壁和底表面共形地形成。第二栅极绝缘膜230a可以沿着第二层间电介质膜210的顶表面和第二沟槽212的侧壁和底表面共形地形成。第一栅极绝缘膜130a和第二栅极绝缘膜230a可以包括高k电介质膜。[0140]第一蚀刻停止膜140a可以形成在第一沟槽112中的第一栅极绝缘膜130a上，第二蚀刻停止膜240a可以形成在第二沟槽212中的第二栅极绝缘膜230a上。第一蚀刻停止膜140a和第二蚀刻停止膜240a也可以分别形成在第一层间电介质膜IlOa和第二层间电介质膜210a上。[0141]参照图17，P型功函数调节膜150a和250a分别形成在第一蚀刻停止膜140a和第二蚀刻停止膜240a上。[0142]如所示的，P型功函数调节膜150a和250a可以分别共形地形成在第一层间电介质膜110的顶表面和第一沟槽112的侧壁和底表面上以及第二层间电介质膜210的顶表面和第二沟槽212的侧壁和底表面上。[0143]P型功函数调节膜150a和250a可以包括诸如例如TiN。[0144]参照图18，形成在第一区域I中的P型功函数调节膜150a可以被去除，而留下形成在第二区域II中的P型功函数调节膜250a。也就是说，P型功函数调节膜250a可以留在第二沟槽212中的第二栅极绝缘膜230a上。[0145]参照图19，第一钴膜160a形成在第一沟槽112中的第一栅极绝缘膜130上，第二钴膜260a形成在第二沟槽212中的P型功函数调节膜250a上。[0146]第一钴膜160a和第二钴膜260a可以通过CVD或ALD形成从而共形地形成具有适当厚度的第一钴膜160a和第二钴膜260a。[0147]参照图20，N型功函数调节膜170a形成在第一沟槽112中的第一钴膜160a上，N型功函数调节膜270a形成在第二沟槽212中的第二钴膜260a上。[0148]N型功函数调节膜170a和270a可以分别共形地形成在第一层间电介质膜110的顶表面和第一沟槽112的侧壁和底表面上以及第二层间电介质膜210的顶表面和第二沟槽212的侧壁和底表面上。[0149]参照图21，第一粘接膜180a可以形成在第一沟槽112中的N型功函数调节膜170a上，第二粘接膜280a可以形成在第二沟槽212中的N型功函数调节膜270a上。[0150]第一金属栅图案190a形成在第一沟槽112中的第一粘接膜180a上以填充第一沟槽112，第二金属栅图案290a形成在第二沟槽212中的第二粘接膜280a上以填充第二沟槽212。[0151]返回参照图7，执行平坦化工艺以暴露第一层间电介质膜110的顶表面和第二层间电介质膜210的顶表面。通过该平坦化工艺，N型晶体管的第一替换金属栅可以形成在第一区域I中，P型晶体管的第二替换金属栅可以形成在第二区域II中。[0152]也就是说，第一替换金属栅可以包括N型功函数调节膜170和设置在N型功函数调节膜170下面的第一钴膜160。备选地，第一替换金属栅可以不包括P型功函数调节膜。第二替换金属栅可以包括设置在P型功函数调节膜250和N型功函数调节膜270之间的第二钴膜260。[0153]以上公开的主题将被认为是说明性的而不是限制性的，权利要求书旨在涵盖落在实际精神和范围内的所有这样的修改、改进以及其它实施例。因此，至法律所允许的最大程度，该范围将由权利要求书及其等同物的最宽可允许解释来确定，而不应受到先前具体描述约束或限制。[0154]本申请要求享有于2012年6月27日在韩国知识产权局提交的韩国专利申请N0.10-2012-0069247的优先权，其公开内容通过引用整体结合于此。【权利要求】1.一种半导体器件，包括:在衬底上的包括沟槽的层间电介质膜；栅极绝缘膜，在所述沟槽中；第一功函数调节膜，在所述沟槽中的所述栅极绝缘膜上；第二功函数调节膜，在所述沟槽中的所述第一功函数调节膜上；以及钴膜，在所述第一和第二功函数调节膜之间。2.根据权利要求1所述的半导体器件，其中所述第一功函数调节膜包括P型功函数调节膜，所述第二功函数调节膜包括N型功函数调节膜。3.根据权利要求2所述的半导体器件，其中所述第一功函数调节膜包括TiN膜，所述第二功函数调节膜包括TiAl膜。4.根据权利要求1所述的半导体器件，还包括在所述第二功函数调节膜上用于填充所述沟槽的金属栅图案。5.根据权利要求4所述的半导体器件，还包括在所述第二功函数调节膜和所述金属栅图案之间的粘接膜。6.根据权利要求5所述的半导体器件，其中所述第一和第二功函数调节膜、所述钴膜和所述粘接膜的厚度沿着所述沟槽的侧壁和底表面是不变的。7.根据权利要求1所述的半导体器件，其中所述钴膜具有在5A至50人的范围内的厚度。8.根据权利要求1所述的半导体器件，还包括蚀刻停止膜，该蚀刻停止膜在所述沟槽中的所述栅极绝缘膜和所述第一功函数调节膜之间。9.根据权利要求1所述的半导体器件，其中所述半导体器件包括鳍型晶体管。10.根据权利要求9所述的半导体器件，其中所述栅极绝缘膜包括高k电介质膜，所述栅极绝缘膜的厚度沿着所述沟槽的侧壁和底表面是不变的。11.一种第一导电类型的晶体管，包括:在衬底上的包括沟槽的层间电介质膜；栅极绝缘膜，在所述沟槽的侧壁和底表面上；在所述栅极绝缘膜上的第一导电类型的功函数调节膜；金属栅图案，在所述功函数调节膜上填充所述沟槽；以及钴膜，在所述栅极绝缘膜和所述金属栅图案之间。12.根据权利要求11所述的晶体管，其中所述第一导电类型是P型。13.根据权利要求12所述的晶体管，还包括在所述功函数调节膜和所述金属栅图案之间的N型功函数调节膜，其中所述钴膜在所述功函数调节膜和所述N型功函数调节膜之间。14.根据权利要求12所述的晶体管，还包括在所述栅极绝缘膜和所述功函数调节膜之间的蚀刻停止膜，其中所述钴膜在所述蚀刻停止膜和所述功函数调节膜之间。15.根据权利要求12所述的晶体管，还包括蚀刻停止膜，该蚀刻停止膜包括顺序层叠在所述栅极绝缘膜和所述功函数调节膜之间的TiN膜和TaN膜，其中所述钴膜在所述TiN膜和所述TaN膜之间。16.根据权利要求11所述的晶体管，所述第一导电类型是N型。17.根据权利要求16所述的晶体管，还包括蚀刻停止膜，该蚀刻停止膜包括顺序层叠在所述栅极绝缘膜和所述功函数调节膜之间的TiN膜和TaN膜，其中所述钴膜在所述TiN膜和所述TaN膜之间。18.根据权利要求11所述的晶体管，其中所述钴膜具有在5A至50A的范围内的厚度。19.一种包括第一导电类型的第一晶体管的集成电路器件，所述第一晶体管包括:在衬底上的第一栅极绝缘层；在所述第一栅极绝缘层上的所述第一导电类型的功函数调节层；在所述功函数调节层上的第一金属栅层；以及第一扩散阻挡层，在所述第一栅极绝缘层和所述第一金属栅层之间。20.根据权利要求19所述的集成电路器件，其中所述第一扩散阻挡层包含钴膜。21.根据权利要求20所述的集成电路器件，其中所述第一晶体管还包括在所述第一栅极绝缘层和所述第一扩散阻挡层之间的TiN膜。22.根据权利要求21所述的集成电路器件，其中所述第一晶体管还包括在所述TiN膜和所述第一扩散阻挡层之间的TaN膜。23.根据权利要求22所述的集成电路器件，其中所述第一金属栅层包括铝膜，所述第一晶体管还包括在所述第一扩散阻挡层和所述第一金属栅层之间的TiAl膜。24.根据权利要求19所述的集成电路器件，其中所述第一导电类型的功函数调节层包括第一功函数调节层，所述第一晶体管还包括在所述第一功函数调节层上的第二导电类型的第二功函数调节层。`25.根据权利要求24所述的集成电路器件，其中所述第一扩散阻挡层包括钴膜。26.根据权利要求24所述的集成电路器件，其中所述第一扩散阻挡层在所述第一和第二功函数调节层之间。27.根据权利要求19所述的集成电路器件，其中所述第一导电类型的功函数调节层包括第一功函数调节层，所述集成电路器件还包括第二导电类型的第二晶体管，该第二晶体管包括:在所述衬底上的第二栅极绝缘层；在所述第二栅极绝缘层上的所述第二导电类型的第二功函数调节层；在所述第二功函数调节层上的第二金属栅层；以及在所述第二栅极绝缘层和所述第二金属栅层之间的第二扩散阻挡层，其中所述第二晶体管没有所述第一功函数调节层。28.根据权利要求27所述的集成电路器件，其中所述第一和第二扩散阻挡层包括钴膜。29.根据权利要求28所述的集成电路器件，其中所述第一晶体管还包括在所述第一功函数调节层上的所述第二功函数调节层，所述第一扩散阻挡层在所述第一和第二功函数调节层之间。30.根据权利要求28所述的集成电路器件，其中所述第一晶体管还包括在所述第一栅极绝缘层和所述第一扩散阻挡层之间的TiN膜，其中所述金属栅图案包括铝膜。【文档编号】H01L29/423GK103515425SQ201310261481【公开日】2014年1月15日申请日期:2013年6月27日优先权日:2012年6月27日【发明者】金柱然,河泰元申请人:三星电子株式会社