半导体结构及其形成方法
【专利摘要】本发明公开了一种半导体结构以及形成该结构的方法。根据一个实施例，一种结构包括分别位于衬底的三个区内的三种器件。第一器件包括第一栅叠层，并且第一栅叠层包括第一介电层。第二器件包括第二栅叠层，并且第二栅叠层包括第二介电层。第三器件包括第三栅叠层，并且第三器件包括第三介电层。第三介电层的厚度小于第二介电层的厚度，并且第二介电层的厚度小于第一介电层的厚度。第三栅叠层的栅极长度在量上与第一栅叠层的栅极长度和第二栅叠层的栅极长度不同。
【专利说明】半导体结构及其形成方法
[0001]相关申请
[0002]本申请要求于2012年12月28日提交的标题为“Novel Power Gating Approachon TGO Devices in HKMG CMOS Technology” 的美国临时专利申请 61/747，106 号的优先权，该申请的全部内容通过引用结合于此。
【技术领域】
[0003]本发明总的来说涉及集成电路，更具体地，涉及半导体结构及其形成方法。
【背景技术】
[0004]半导体集成电路(IC)产业已经历了快速的增长。在IC材料和设计中的技术进步已经产生了数代1C，其中，每一代IC都比上代IC具有更小和更复杂的电路。然而，这些进步增大了加工和制造IC的复杂性，并且为了实现这些进步，在IC加工和制造中需要的类似的发展。
[0005]在IC的发展过程中，在几何尺寸(例如，使用制造工艺可以生产的最小部件(或线))缩小的同时，功能密度(例如，每一芯片面积上互连器件的数目)通常增大。这种按比例缩小工艺通过提高生产效率和降低相关成本而提供益处。然而，由于不断地按比例缩小器件，加剧了互连器件的各种性能特征之间的差异。
【发明内容】
[0006]根据本发明的一个方面，提供了一种结构，包括:第一器件，包括第一栅叠层，第一器件位于衬底的第一区中，第一栅叠层包括第一介电层；第二器件，包括第二栅叠层，第二器件位于衬底的第二区中，第二栅叠层包括第二介电层，第二介电层的厚度小于第一介电层的厚度；以及第三器件，包括第三栅叠层，第三器件位于衬底的第三区中，第三栅叠层包括第三介电层，第三介电层的厚度小于第二介电层的厚度，第三栅叠层的栅极长度不同于第一栅叠层的栅极长度和第二栅叠层的栅极长度。
[0007]优选地，第一栅叠层的栅极长度等于第二栅叠层的栅极长度。
[0008]优选地，第一栅叠层包括位于第一介电层上方的第一高k介电层，第二栅叠层包括位于第二介电层上方的第二高k介电层，以及第三栅叠层包括位于第三介电层上方的第三高k介电层。
[0009]优选地，第一栅叠层、第二栅叠层和第三栅叠层中的每一个都包括栅电极，栅电极包括金属。
[0010]优选地，第三栅叠层的栅极长度与第一栅叠层的栅极长度和第二栅叠层的栅极长度的偏差在5nm以内。
[0011]优选地，第一介电层的厚度在25 A至4()A之间，第二介电层的厚度在10A至20A之间，第三介电层的厚度在IO A至15 A之间。[0012]优选地，第三介电层的厚度比第二介电层的厚度小IA和5A之间的范围。
[0013]优选地，第一区是衬底的输入/输出区，第二区是第一核心区、存储区或它们的组
合，并且第三区是第二核心区。
[0014]根据本发明的另一方面，提供了一种结构，包括:衬底的第一区，第一区包括第一器件和第二器件，第一器件包括第一栅叠层，第二器件包括第二栅叠层，第一栅叠层和第二栅叠层均包括具有第一厚度的第一介电层，第一栅叠层具有第一栅叠层的相对侧壁之间的第一长度，第二栅叠层具有第二栅叠层的相对侧壁之间的第二长度，第一节距在第一栅叠层和第二栅叠层之间；衬底的第二区，第二区包括第三器件和第四器件，第三器件包括第三栅叠层，第四器件包括第四栅叠层，第三栅叠层和第四栅叠层均包括具有第二厚度的第二介电层，第二厚度大于第一厚度，第三栅叠层具有第三栅叠层的相对侧壁之间的第三长度，第四栅叠层具有第四栅叠层的相对侧壁之间的第四长度，第二节距在第三栅叠层和第四栅叠层之间；以及衬底的第三区，第三区包括第五器件和第六器件，第五器件包括第五栅叠层，第六器件包括第六栅叠层，第五栅叠层和第六栅叠层均包括具有第三厚度的第三介电层，第三厚度大于第二厚度，第五栅叠层具有第五栅叠层的相对侧壁之间的第五长度，第六栅叠层具有第六栅叠层的相对侧壁之间的第六长度，第三节距在第五栅叠层和第六栅叠层之间，第一长度和第二长度中的每一个在尺寸上与第三长度、第四长度、第五长度和第六长度的每一个都不同。
[0015]优选地，该结构还包括衬底的第四区，第四区包括第七器件和第八器件，第七器件包括第七栅叠层，第八器件包括第八栅叠层，第七栅叠层和第八栅叠层均包括具有第二厚度的第二介电层。
[0016]优选地，第一区是第一核心区，第二区是第二核心区，第三区是输入/输出区，以及第四区是存储区。
[0017]优选地，第一节距、第二节距和第三节距在距离上是相等的。
[0018]优选地，第一栅叠层和第二栅叠层中的每一个进一步包括位于第一介电层上方的第一高k介电层和位于第一高k介电层上方的第一栅电极,第一栅电极包括第一金属；第三栅叠层和第四栅叠层中的每一个进一步包括位于第二介电层上方的第二高k介电层和位于第二高k介电层上方的第二栅电极,第二栅电极包括第二金属；第五栅叠层和第六栅叠层中的每一个进一步包括位于第三介电层上方的第三高k介电层和位于第三高k介电层上方的第三栅电极，第三栅电极包括第三金属。
[0019]优选地，第三长度、第四长度、第五长度和第六长度是相等的。
[0020]根据本发明的另一方面，提供了一种方法，包括:在衬底的第一区中形成第一介电层，第一介电层具有第一厚度；在衬底的第二区中形成第二介电层，第二介电层具有第二厚度，第一厚度大于第二厚度；在衬底的第三区中形成第三介电层，第三介电层具有第三厚度，第二厚度大于第三厚度；形成包括第一介电层的第一栅叠层，第一栅叠层具有第一栅极长度；形成包括第二介电层的第二栅叠层，第二栅叠层具有第二栅极长度；以及形成包括第三介电层的第三栅叠层，第三栅叠层具有第三栅极长度，第三栅极长度大于或小于第一栅极长度和第二栅极长度。
[0021]优选地,该方法还包括:在第一介电层、第二介电层和第三介电层的上方形成高k介电层；以及在高k介电层上方形成包括金属的栅电极层,其中，第一栅叠层、第二栅叠层和第三栅叠层中的每一个进一步包括高k介电层和栅电极层。
[0022]优选地，第一栅极长度等于第二栅极长度。
[0023]优选地，第三栅极长度与第一栅极长度和第二栅极长度的偏差在5nm以内。
[0024]优选地，该方法还包括:在衬底的第四区中形成第二介电层；以及形成包括第二介电层的第四栅叠层。
[0025]优选地，第一区是衬底的输入/输出区，第二区是第一核心区、存储区或它们的组合，以及第三区是第二核心区。
【专利附图】
【附图说明】
[0026]为了更充分地理解实施例及其优点，现结合附图参考以下描述，其中:
[0027]图1至图8示出了根据本实施例的工艺流程和结构。
【具体实施方式】
[0028]以下详细论述了本实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例仅仅是对制造和使用本发明主题的具体方式的说明，而不用于限制不同实施例的范围。
[0029]参考具体环境来描述实施例，S卩，形成半导体器件的工艺，其中，至少3个器件包括位于栅叠层中的介电层，该介电层在不同器件之间具有不同的厚度。此外，可以以各种方式来偏置(改变)器件的栅极长度。其他实施例包括器件数目的变化和/或介电层的厚度的变化以及不同的偏置。尽管下文中按照特定的顺序来描述，但是可以按照任何逻辑顺序来实施方法实施例。另外，附图中使用的类似的参考数字代表类似的部件。
[0030]图1至图8示出了根据本实施例的工艺流程和结构。图1示出了衬底20。衬底20可以是半导体衬底，其还可以是硅衬底、碳化硅衬底、锗化硅衬底或由其他半导体材料形成的衬底。衬底20可以是块状衬底、绝缘体上半导体(SOI)衬底或其他可接受的衬底。衬底20可以轻掺杂有P型或η型杂质。图1中区分了衬底20的第一区22、第二区24、第三区26、第四区28。在一个实施例中，第一区22是薄核心区，诸如包含核心电路的器件，其中晶体管具有薄栅极电介质；第二区24是厚核心区，诸如包含核心电路的器件，其中晶体管具有相对较厚的栅极电介质；第三区26是输入/输出区，诸如包含用于输入/输出信号的器件；以及第四区28是存储区，诸如SRAM区。
[0031]衬底20还包括隔离区30，诸如浅槽隔离区。隔离区30可用来电隔离衬底20中的各个器件的有源区。一些隔离区30也可以将第一区22、第二区24、第三区26和第四区28中的相邻区域之间的边界区别开。隔离区30的形成可以包括蚀刻衬底20以形成沟槽(未示出)，并用介电材料填充沟槽以形成隔离区30。例如，可通过高密度等离子体沉积的氧化硅物而形成隔离区30，尽管也可以使用根据各种技术形成的其他介电材料。
[0032]在衬底20上方形成第一介电层32。在一个实施例中，第一介电层32是通过热氧化、高密度等离子体沉积等形成的氧化物层。在其他的实施例中，第一介电层32可以是通过任何可接受的技术而形成的氮氧化硅等。第一介电层32可以具有约25 A至约40Α之间的厚度。尽管本发明中提供了具体的厚度以作为实例，不同的实施例可以具有其他的厚度，诸如用于不同技术尺寸的厚度。[0033]图2示出了在第二区24和第四区28中的厚界面层36的形成。第一介电层32从第二区24和第四区28中去除，例如通过在第一介电层32上方图案化光刻胶34来覆盖第一区22和第三区26而暴露第二区24和第四区28，并且随后蚀刻第一介电层32的暴露部分，例如通过将其浸在稀释的氢氟酸(dHF)中。在第二区24和第四区28中的衬底20上沉积厚界面层36。厚界面层36可以包括氧化硅、氮化硅、氮氧化硅等或它们的组合，并且可以通过热氧化或化学氧化(例如，将其浸溃在臭氧去离子(DI)水中)、合适的沉积技术等来形成。在一个实施例中，厚界面层36具有的厚度在约10 A至约20 A之间。在一个实施例中，厚界面层36的厚度小于第一介电层32的厚度。例如，随后可以使用合适的灰化工艺来去除光刻胶34。
[0034]图3不出了在第一区22中形成薄界面层40。第一介电层32可从第一区22中去除，例如通过在第三区26中的第一介电层32的上方以及在第二区24和第四区28中的厚界面层36的上方图案化光刻胶38而暴露第一区22,并且随后蚀刻第一介电层32的暴露部分(例如，通过将其浸在dHF中)。在第一区22的衬底20上沉积薄界面层40。薄界面层40可以包括氧化硅、氮化硅、氮氧化硅等或它们的组合，并且可以通过热氧化或化学氧化(例如，将其浸溃在臭氧DI水中)、合适的沉积技术等来形成。在一个实施例中，薄界面层40具有约10 A至约15A之间的厚度。在一个实施例中，薄界面层40的厚度小于厚界面层36的厚度。在另一个实施例中，薄界面层40等于或大于约IOA (诸如在约IA至约5A之间)，并且小于厚界面层36的厚度。例如，随后可以使用合适的灰化工艺来去除光刻胶38。
[0035]图4示出了在第一区22的薄界面层40、第二区24的厚界面层36、第三区26的第一介电层32和第四区28的厚界面层36上分别形成的高k介电层42。高k介电层42可以包括氧化铪(HfO2)或其他的材料，诸如金属氧化物、氮化的金属氧化物或Hf、Al、La、Zr、T1、Ta、Ba、Sr、Pb、Zn、Y、Gd、Dy的硅酸盐以及它们的组合和多层。具体的实例包括Η--2、HfZrOx, HfAlOx, HfLaOx, HfTiOx, HfTaOx, HfTiTaOx, LaO3> Zr02、A1203、Ta2O5, TiO2 以及它们的组合。可以使用原子层沉积(ALD)、等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、有机金属化学汽相沉积(M0CVD)、等离子体增强原子层沉积(PEALD)、物理汽相沉积(PVD)等来形成高k介电层42。在一个实施例中，高k介电层42的k值大于约7.0。
在一些实施例中，高k介电层42具有至少为IOA的厚度，诸如在约IOA至约15A之间，然而，其他的实施例允许任意厚度。
[0036]在图5中，分别在第一区22、第二区24、第三区26和第四区28中的高k介电层42上形成覆盖层44。用于覆盖层44的示例性材料包括钽、钛、钥、钨、钌、钼、钴、镍、钯、铌和它们的合金和/或它们的氮化物。具体而言，覆盖层44可以包括金属氮化物，诸如TiN和TaN。可以通过PVD、ALD或其他可应用的化学汽相沉积(CVD)方法来形成覆盖层44。覆盖层44可以具有在约1.5nm至约4nm之间的厚度。
[0037]图6示出了在第一区22、第二区24、第三区26和第四区28中的覆盖层44上分别形成栅电极层46。栅电极层46包括导电材料,诸如多晶娃(掺杂或未掺杂的)、金属(例如，钽、钛、钥、钨、钼、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)等或它们的组合。可以使用CVD、LPCVD, PVD或其他可接受的沉积技术来沉积栅电极层46。如果栅电极层46的沉积是共形的，则可以使用诸如化学机械抛光(CMP)的平坦化技术来平坦化栅电极层46。
[0038]图7示出了在第一区22中形成栅叠层50和栅叠层52、在第二区24中形成栅叠层54和栅叠层56、在第三区26中形成栅叠层58和栅叠层60以及在第四区28中形成栅叠层62和栅叠层64。栅叠层50和52包括薄界面层40、高k介电层42、覆盖层44和栅电极层46。栅叠层54、56、62和64包括厚界面层36、高k介电层42、覆盖层44和栅电极层46。栅叠层58和栅叠层60包括第一介电层32、高k介电层42、覆盖层44和栅电极层46。可以通过在栅电极层46上方沉积掩模层以及在掩模层上方沉积光刻胶来形成栅叠层50、52、54、56、58、60、62和64。可使用光刻来图案化光刻胶，并且随后的蚀刻可以将光刻胶的图案转印至掩模层。利用掩模层，可蚀刻栅叠层50、52、54、56、58、60、62和64中的各个层以形成栅叠层 50、52、54、56、58、60、62 和 64。对所有的栅叠层 50、52、54、56、58、60、62 和 64 可同时执行各种掩蔽和/或蚀刻步骤，或者可以仅对一个或多个区内的栅叠层执行一些掩蔽和/或蚀刻步骤而对另一区内的栅叠层分别执行类似的掩蔽和/或蚀刻步骤。
[0039]图7还示出了示例性的栅极长度66、68、70和72以及节距74和节距76。在图7中，栅极长度是栅叠层的相对侧壁之间的距离。分别示出了栅叠层50、52、54和56的栅极长度66、68、70和72。在图7中，节距是相邻栅叠层的对应侧壁之间的距离。栅叠层50和52之间的距离示为节距74，并且栅叠层54和56之间的距离示为节距76。其他的栅叠层和其他的区也同样具有未被明确示出的节距和栅极长度。
[0040]可以修改或偏置各种栅极长度以用于具体的应用。例如，栅叠层54和56的栅极长度70和72分别可以为临界尺寸，并且栅叠层50和52的栅极长度66和68可以不同于临界尺寸，诸如相差约+/-5nm。在该实例中，栅叠层58、60、62和64的栅极长度也可以是临界尺寸，因此，相对于第二区24、第三区26和第四区28的栅叠层分别使用的临界尺寸，第一区中的栅叠层50和栅叠层52可以具有栅极长度偏差。此外，栅叠层50和栅叠层52可以具有不同的栅极长度66和68 (例如,可被不同地偏置)。在一个实施例中，栅叠层54、56、58、60,62和64的栅极长度是临界尺寸(诸如，约30nm)，并且栅叠层50的栅极长度66以及栅叠层52的栅极长度68比临界尺寸大约2nm至约3nm (诸如约32nm至约33nm)。在其他的实施例中，栅叠层54、56、58、60和64具有彼此不同的栅极长度，例如，也可以对栅叠层54、56、58、60、62和64中的一些进行偏置。
[0041 ] 在一些实施例中，一个区内的相邻栅叠层之间的节距等于其他区内的相邻栅叠层之间的节距。例如，栅叠层50和52之间的节距74、栅叠层54和56之间的节距76、栅叠层58和60之间的节距以及栅叠层62和64之间的节距是相等的。尽管可以使用各种其他节距(诸如具有不同技术节点)，但是在一个实施例中，这些节距在约90nm至约150nm之间(诸如约130nm)。在其他实施例中，节距可在区之间和/或给定区内的各种器件之间变化。
[0042]图8示出了包括栅叠层50、52、54、56、58、60、62和64中的对应栅叠层的各个晶体管的间隔件80和源极/漏极区82的形成。对于每一个栅叠层都示出了间隔件80和源极/漏极区82，但是并非所有的都以参考数字具体地标示以避免描示不清。在栅叠层50、52、54、56、58、60、62和64的侧壁上形成间隔件80，诸如通过毯式沉积间隔件层并随后对间隔件层进行各向异性蚀刻以保留间隔件80。间隔件层可以包括氮化硅、氮氧化物、碳化硅、氮氧化硅以及氧化物等，并且可以通过诸如CVD、PECVD、溅射以及其他合适的技术的方法来沉积。[0043]在栅叠层50、52、54、56、58、60、62和64的相对侧的衬底20中形成源极/漏极区
82。在形成的晶体管为P型晶体管(诸如pFEF)的实施例中，可通过注入诸如硼、镓、铟等的合适P型掺杂物来形成源极/漏极区82。类似地，在形成的晶体管是η型晶体管(诸如nFEF)的实施例中，可通过注入诸如磷、砷等的合适η型掺杂物来形成源极/漏极区82。许多其他的工艺、步骤等可用来形成源极/漏极区82。
[0044]尽管没有明确地示出，但本领域的技术人员将会容易地认识到可对图8中的结构执行进一步的处理步骤。例如，蚀刻停止层可形成在包括栅叠层50、52、54、56、58、60、62和64的晶体管的上方且与晶体管相邻，并且可在蚀刻停止层上方形成层间介电层(ILD)。在ILD中可形成相应源极/漏极区82的接触件。可以在ILD的上方形成另一个蚀刻停止层，并且可在蚀刻停止层的上方形成金属间介电层(MD)以及它们相应的金属化层。
[0045]实施例可以具有优点。例如，对于给定的应用，可对一些实施例中的各种器件进行设计从而具有更好的性能特征。通过允许不同的电介质厚度并且通过允许各种栅极长度偏置，可更加具体地对器件进行设计使得应用的性能更好。一个实例是可使产品级Iddq对Fmax的性能最优化。
[0046]—个实施例是一种结构。该结构包括分别在衬底的三个区中的三种器件。第一器件包括第一栅叠层，并且第一栅叠层包括第一介电层。第二器件包括第二栅叠层，并且第二栅叠层包括第二介电层。第三器件包括第三栅叠层，并且第三栅叠层包括第三介电层。第三介电层的厚度小于第二介电层的厚度，并且第二介电层的厚度小于第一介电层的厚度。第三栅叠层的栅极长度在量上与第一栅叠层的栅极长度和第二栅叠层的栅极长度不同。
[0047]另一个实施例是一种结构。该结构包括衬底的第一区、第二区和第三区。第一区包括第一器件和第二器件。第二区包括第三器件和第四器件。第三区包括第五器件和第六器件。第一、第二、第三、第四、第五以及第六器件分别包括第一、第二、第三、第四、第五以及第六栅叠层。第一和第二栅叠层均包括具有第一厚度的第一介电层。第三和第四栅叠层均包括具有第二厚度的第二介电层。第五和第六栅叠层均包括具有第三厚度的第三介电层。第三厚度大于第二厚度，并且第二厚度大于第一厚度。第一、第二、第三、第四、第五以及第六栅叠层具有分别位于第一、第二、第三、第四、第五和以及第六栅叠层的相对侧壁之间的相应长度。第一和第二长度中的每一个在尺寸上与第三、第四、第五以及第六长度中的每一个都不同。第一栅叠层和第二栅叠层之间的距离为第一节距。第三栅叠层和第四栅叠层之间的距离为第二节距。第五栅叠层和第六栅叠层之间的距离为第三节距。
[0048]又一个实施例是一种方法。该方法包括在衬底的第一区内形成第一介电层、在衬底的第二区内形成第二介电层、在衬底的第三区内形成第三介电层、形成包括第一介电层的第一栅叠层、形成包括第二介电层的第二栅叠层以及形成包括第三介电层的第三栅叠层。第一介电层具有第一厚度；第二介电层具有第二厚度；以及第三介电层具有第三厚度。第一厚度大于第二厚度，并且第二厚度大于第三厚度。第一栅叠层具有第一栅极长度；第二栅叠层具有第二栅极长度；以及第三栅叠层具有第三栅极长度。第三栅极长度大于或小于第一栅极长度和第二栅极长度。
[0049]尽管具体描述了本发明的实施例及其优点，但是应当理解，在不背离所附权利要求限定的本发明的精神和范围的情况下，可以作出各种改变、替代和变化。此外，本申请的范围不旨在限于本发明所述的工艺，机器装置、制造、物质组成、工具、方法或步骤的特定实施例。本领域的技术人员将很容易地从本发明得知，可以使用与本发明所述的相应实施例执行基本相同的功能或取得基本相同的结果的、目前现有的或今后将被开发的工艺、机器装置、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在将这些工艺、机器装置、制造、物质组成、工具、方法或步骤包括在它们的范围内。
【权利要求】
1.一种结构，包括: 第一器件，包括第一栅叠层，所述第一器件位于衬底的第一区中，所述第一栅叠层包括第一介电层； 第二器件，包括第二栅叠层，所述第二器件位于所述衬底的第二区中，所述第二栅叠层包括第二介电层，所述第二介电层的厚度小于所述第一介电层的厚度；以及 第三器件，包括第三栅叠层，所述第三器件位于所述衬底的第三区中，所述第三栅叠层包括第三介电层，所述第三介电层的厚度小于所述第二介电层的厚度，所述第三栅叠层的栅极长度不同于所述第一栅叠层的栅极长度和所述第二栅叠层的栅极长度。
2.根据权利要求1所述的结构，其中，所述第一栅叠层的栅极长度等于所述第二栅叠层的栅极长度。
3.根据权利要求1所述的结构，其中，所述第一栅叠层包括位于所述第一介电层上方的第一高k介电层，所述第二栅叠层包括位于所述第二介电层上方的第二高k介电层，以及所述第三栅叠层包括位于所述第三介电层上方的第三高k介电层。
4.根据权利要求1所述的结构，其中，所述第一栅叠层、所述第二栅叠层和所述第三栅叠层中的每一个都包括栅电极，所述栅电极包括金属。
5.根据权利要求1 所述的结构，其中，所述第三栅叠层的栅极长度与所述第一栅叠层的栅极长度和所述第二栅叠层的栅极长度的偏差在5nm以内。
6.根据权利要求1所述的结构，其中，所述第一介电层的厚度在25A至40A之间，所述第二介电层的厚度在10 A至20A Z间，所述第三介电层的厚度在IOA至15A之间。
7.根据权利要求1所述的结构，其中，所述第三介电层的厚度比所述第二介电层的厚度小IA和5A之间的范围。
8.根据权利要求1所述的结构，其中，所述第一区是所述衬底的输入/输出区，所述第二区是第一核心区、存储区或它们的组合，并且所述第三区是第二核心区。
9.一种结构,包括: 衬底的第一区，所述第一区包括第一器件和第二器件，所述第一器件包括第一栅叠层，所述第二器件包括第二栅叠层，所述第一栅叠层和所述第二栅叠层均包括具有第一厚度的第一介电层，所述第一栅叠层具有所述第一栅叠层的相对侧壁之间的第一长度，所述第二栅叠层具有所述第二栅叠层的相对侧壁之间的第二长度，第一节距在所述第一栅叠层和所述第二栅叠层之间； 所述衬底的第二区，所述第二区包括第三器件和第四器件，所述第三器件包括第三栅叠层，所述第四器件包括第四栅叠层，所述第三栅叠层和所述第四栅叠层均包括具有第二厚度的第二介电层，所述第二厚度大于所述第一厚度，所述第三栅叠层具有所述第三栅叠层的相对侧壁之间的第三长度，所述第四栅叠层具有所述第四栅叠层的相对侧壁之间的第四长度，第二节距在所述第三栅叠层和所述第四栅叠层之间；以及 所述衬底的第三区，所述第三区包括第五器件和第六器件，所述第五器件包括第五栅叠层，所述第六器件包括第六栅叠层，所述第五栅叠层和所述第六栅叠层均包括具有第三厚度的第三介电层，所述第三厚度大于所述第二厚度，所述第五栅叠层具有所述第五栅叠层的相对侧壁之间的第五长度，所述第六栅叠层具有所述第六栅叠层的相对侧壁之间的第六长度，第三节距在所述第五栅叠层和所述第六栅叠层之间，所述第一长度和所述第二长度中的每一个在尺寸上与所述第三长度、所述第四长度、所述第五长度和所述第六长度的每一个都不同。
10.一种方法，包括: 在衬底的第一区中形成第一介电层，所述第一介电层具有第一厚度； 在所述衬底的第二区中形成第二介电层，所述第二介电层具有第二厚度，所述第一厚度大于所述第二厚度； 在所述衬底的第三区中形成第三介电层，所述第三介电层具有第三厚度，所述第二厚度大于所述第三厚度； 形成包括所述第一介电层的第一栅叠层，所述第一栅叠层具有第一栅极长度； 形成包括所述第二介电层的第二栅叠层，所述第二栅叠层具有第二栅极长度；以及形成包括第三介电层的第三栅叠层，所述第三栅叠层具有第三栅极长度，所述第三栅极长度大于或小于所述第一栅极长度和所述第二栅极长度。
【文档编号】H01L21/8234GK103915437SQ201310331501
【公开日】2014年7月9日 申请日期:2013年8月1日 优先权日:2012年12月28日
【发明者】庄学理, 陈柏年, 杨宝如 申请人:台湾积体电路制造股份有限公司