半导体器件制造方法

半导体器件制造方法
【专利摘要】一种半导体器件制造方法，包括：在半导体衬底上形成保护膜；在保护膜上形成第一抗蚀剂图案：使用第一抗蚀剂图案作为掩模，将第一杂质离子注入到半导体衬底中；移除第一抗蚀剂图案；在移除第一抗蚀剂图案之后，在半导体衬底的表面上形成通过化学反应从半导体衬底吸取表面原子的化学反应层；在形成化学反应层之后，移除形成在半导体衬底上的化学反应层并移除半导体衬底的表面；以及在移除半导体衬底的表面之后，在半导体衬底的表面上外延生长半导体层。采用本申请提供的方法，能够防止在外延生长的半导体层中形成缺陷。
【专利说明】半导体器件制造方法
【技术领域】
[0001]本文所讨论的实施例涉及一种半导体器件制造方法。
【背景技术】
[0002]对于半导体器件的制造而言，已知的技术是为了将杂质注入到半导体衬底的预定区域而使用掩模(例如，参阅日本未审专利公开(Kokai)号HE1-5-275637)。
[0003]对于半导体器件的制造而言，已知的技术是对半导体衬底的某些部分进行非晶化(amorphize)，将杂质注入到该非晶化的部分，然后通过热处理再使该非晶化的部分结晶(例如，参阅日本未审专利公开(Kokai)号2005-268792)。

【发明内容】

[0004]本发明的目的是提供一种用于将杂质注入到半导体衬底中的新技术。
[0005]根据本发明的一个方案，提供了一种半导体器件制造方法，包括:在半导体衬底上形成保护膜；在该保护膜上形成第一抗蚀剂图案；使用所述第一抗蚀剂图案作为掩模，将第一杂质离子注入到半导体衬底中；移除所述第一抗蚀剂图案；在移除所述第一抗蚀剂图案之后，在所述半导体衬底的表面上形成通过化学反应从所述半导体衬底吸取表面原子的化学反应层；在形成所述化学反应层之后，移除形成在所述半导体衬底上的所述化学反应层并移除所述半导体衬底的表面；以及在移除所述半导体衬底的表面之后，在所述半导体衬底的表面上外延生长半导体层。
[0006]根据本发明的另一个方案，提供了一种半导体器件制造方法，包括:
[0007]在半导体衬底上形成保护膜；
[0008]在该保护膜上形成第一抗蚀剂图案；
[0009]使用所述第一抗蚀剂图案作为掩模，将第一杂质离子注入到所述半导体衬底中；
[0010]移除所述第一抗蚀剂图案；
[0011]在移除所述第一抗蚀剂图案之后，形成第二抗蚀剂图案；
[0012]使用所述第二抗蚀剂图案作为掩模，将第二杂质离子注入所述半导体衬底中；
[0013]移除所述第二抗蚀剂图案；以及
[0014]在移除所述第二抗蚀剂图案之后，在所述半导体衬底的表面上外延生长半导体层。
[0015]根据本发明的又一个方案，提供了一种半导体器件制造方法，包括:
[0016]在半导体衬底上形成保护膜；
[0017]在该保护膜上形成第一抗蚀剂图案；
[0018]使用所述第一抗蚀剂图案作为掩模，将第一杂质离子注入到所述半导体衬底中；
[0019]移除所述第一抗蚀剂图案；
[0020]在移除所述第一抗蚀剂图案之后，通过干蚀刻移除所述半导体衬底上的氧化物膜并移除所述半导体衬底的表面；以及[0021]在移除所述半导体衬底的表面之后，在所述半导体衬底的表面上外延生长半导体层。
[0022]采用本申请的技术方案，将对在外延生长的半导体层中防止缺陷形成等颇有裨益。
【专利附图】

【附图说明】
[0023]图1A至图1S是示出根据对照例的半导体器件制造工艺的主要步骤的示意性剖面。
[0024]图2A是示出形成于对照例中的晶片上的缺陷分布的平面图，图2B是这些缺陷的SEM照片。
[0025]图3A至图3E是示出根据对照例的半导体器件制造工艺中可能发生的故障的示意性剖面。
[0026]图4A和图4B是在对照例中形成器件隔离槽之后看到的瑕疵(flaws)的TEM照片。
[0027]图5A至图51是示出根据第一实施例的半导体器件制造工艺的主要步骤的示意性剖面。
[0028]图6A是示出形成于第一实施例中的晶片上的缺陷分布的平面图，图6B是这些缺陷的SEM照片。
[0029]图7给出了示出从针对第一实施例执行的测试获得的样品晶片上的缺陷分布平面图。
[0030]图8A至图8D是示出根据第二实施例的半导体器件制造工艺的主要步骤的示意性剖面。
[0031]图9A是示出在第二实施例中形成的晶片的缺陷分布的平面图，图9B是这些缺陷的SEM照片。
[0032]图1OA至图1OC是示出根据第三实施例的半导体器件制造工艺的主要步骤的示意性剖面。
[0033]图11是示出在第三实施例中形成的晶片的缺陷分布的平面图。
[0034]图12A和图12B分别示出沿从针对第三实施例执行的测试获得的样品的深度方向的B和O浓度分布。
[0035]图13给出了示意性示出第三实施例的改型中使用的用于干蚀刻装置的操作流程的流程图。
[0036]图14A和图14B示出沿从第三实施例的改型获得的样品的深度方向的C、O、B、Ge和Si浓度分布。
【具体实施方式】
[0037]在解释根据本发明实施例的半导体器件制造工艺的方案之前，下面描述的是根据对照例的半导体器件制造工艺。图1A至图1S是示出根据对照例的半导体器件制造工艺的步骤的示意性剖面。
[0038]首先解释在根据对照例和实施例的半导体器件制造工艺中执行的DHF处理、APM处理、HPM处理和SPM处理。[0039]DHF处理使用通过在水(H2O)中混合氢氟酸(HF)而制备的用水稀释的(aqueousdilute)氢氟酸溶液(DHF)作为化学药剂，而且例如，执行该DHF处理以移除硅氧化物膜并移除金属。下文中，硅氧化物膜可简称为氧化物膜。
[0040]APM处理使用通过在水(H2O)中混合过氧化氢溶液(H2O2)和氢氧化铵(NH4OH)而制备的氢氧化铵(aqueous ammonia)和过氧化氢混合溶液(APM)作为化学药剂,而且例如,执行该APM处理以移除微粒。
[0041 ] HPM处理使用通过在水(H2O)中混合过氧化氢溶液(H2O2)和盐酸(HCl)而制备的水合(aqueous)盐酸和过氧化氢混合溶液(HPM)作为化学药剂，而且例如，执行该HPM处理以
移除金属。
[0042]SPM处理使用通过混合过氧化氢溶液(H2O2)和硫酸(H2SO4)而制备的硫酸和过氧化氢混合溶液(SPM)作为化学药剂，而且例如，执行该SPM处理以移除抗蚀剂。
[0043]下文中，当依次执行多个处理步骤时，在表示顺序时较早执行的那些步骤放在左侧。例如，如果首先执行APM处理，在APM处理之后执行DHF处理，在DHF处理之后执行HPM处理，则其顺序表示为APM-DHF-HPM处理。
[0044]参照图1A。在娃衬底I上的产品形成区外部形成掩模对准标记MK。对娃衬底I进行APM-DHF-HPM处理。在通过DHF处理而移除衬底表面上的氧化物膜之后，通过HPM处理而形成厚度例如为约0.3nm的化学氧化物膜(保护膜)2。
[0045]参照图1B。用光致抗蚀剂涂覆氧化物膜2，接着通过通过曝光、显影和纯水清洗而形成抗蚀剂图案RPI。抗蚀剂图案RPl具有暴露出P型MOS晶体管形成区的开口。
[0046]参照图1C。使用抗蚀剂图案RPl作为掩模，通过下文描述的氧化物膜2(使用氧化物膜2作为保护膜)将杂质注入到硅衬底I中。例如，以注入能量360keV从四个方向注入P(作为η型杂质)直到剂量为7.5X IO12CnT2 (总剂量为3X 1013cm_2)以形成η型阱区3η。例如，以注入能量60keV注入As(作为η型杂质)直到剂量为2 X 1013cm_2，或以注入能量20keV注入Sb (作为η型杂质)直到剂量为I X IO13Cm-2,从而形成η型沟道区4η。
[0047]参照图1D。通过SPM-APM处理移除抗蚀剂图案RPl。作为SPM-APM处理的结果，化学氧化物膜2会稍微变厚。随后，执行APM-DHF-HPM处理。在通过DHF处理移除氧化物膜2之后，通过HPM处理形成厚度例如为约0.3nm的化学氧化物膜(保护膜)5。
[0048]参照图1E。用光致抗蚀剂涂覆氧化物膜5，接着通过曝光、显影和纯水清洗以形成抗蚀剂图案RP2。抗蚀剂图案RP2具有暴露出η型MOS晶体管形成区的开口。
[0049]参照图1F。使用抗蚀剂图案RP2作为掩模，通过下文描述的氧化物膜5 (使用氧化物膜5作为保护膜)将杂质注入到硅衬底I。例如，以注入能量150keV从四个方向注入B (作为P型杂质)直到剂量为7.5X IO12CnT2 (总剂量为3X IO13CnT2)以形成P型阱区3p。然后，以注入能量50keV注入Ge (锗)直到剂量为5 X 1014cm_2。在注入Ge之后，以注入能量3keV注入C (碳)直到剂量为3X1014cnT2。在注入C之后，以注入能量2keV注入B (硼)(作为P型杂质)直到剂量为3X 1013cm_2，从而形成P型沟道区4p。
[0050]在形成P型沟道区4p时，Ge注入会使硅衬底I的表面非晶化。C抑制了 B的扩散。这里，可以通过注入Si (硅)而不是注入Ge来实现对硅衬底表面的非晶化(amorphization)。
[0051]参照图1G。通过灰化和DHF-SPM-APM处理来移除抗蚀剂图案RP2。通过DHF处理来移除氧化物膜5。通过SPM-APM处理形成厚度例如为约0.8nm的化学氧化物膜6。
[0052]参照图1H。例如通过在600°C下执行热处理150秒而实现结晶化。结晶化处理在η型MOS晶体管形成区中将硅衬底I的非晶化表面部分结晶化，因而将B和C置于Si晶格上。通过防止例如由稍后执行的离子注入导致的间隙Si原子与B原子键合，设置在晶格上的C原子抑制了 B原子的扩散。
[0053]参照图1I。通过DHF处理移除氧化物膜6。进而，执行四甲基氢氧化铵(tetramethyl ammonium hydroxide,TMAH)处理以将娃衬底I的表面蚀刻掉例如3nm的厚度。
[0054]参照图1J。在硅衬底I上外延生长未掺杂的硅膜7直至厚度例如为30nm。例如，通过使用硅烷(SiH4)进行化学气相沉积(CVD)而形成硅膜7。例如，其膜形成条件包括温度为450°C至650°C，且持续时间为30分钟(min)到60分钟。在稍后的步骤中，称为硅衬底I的层可以包括硅膜7。
[0055]参照图1K。例如，通过在810°C下执行热氧化约20秒，在硅膜7上形成厚度为约3nm的硅氧化物膜8。例如，通过低压(LP) CVD (膜形成温度为775°C )，在硅膜8上形成厚度为约90nm的氮化硅膜9。通过光刻和蚀刻进行氮化硅膜9、硅氧化物膜8以及硅衬底I的图案化以在硅衬底I上形成器件隔离槽10。
[0056]参照图1L。例如，执行高密度等离子体(HDP) CVD (膜形成温度为450°C )以形成硅氧化物膜11，该硅氧化物膜11填充器件隔离槽10。沉积硅氧化物膜11以使其覆盖氮化硅膜9。通过化学机械抛光(CMP)移除部分硅氧化物膜11直至达到暴露出氮化硅膜9的顶面的程度。
[0057]参照图1M。通过利用稀释的氢氟酸进行蚀刻来移除硅氧化物膜11的顶部，并且通利用磷酸进行蚀刻来移除氮化硅膜9。这样，通过浅沟槽隔离(STI)而形成器件隔离。
[0058]参照图1N。通过利用稀释的氢氟酸进行蚀刻来移除硅氧化物膜8。随后，例如，通过在810°C下执行热氧化约8秒而生长厚度为2nm的硅氧化物膜，从而形成栅绝缘膜12。
[0059]参照图10。例如，通过执行LPCVD (膜形成温度为605°C)，在栅绝缘膜12上形成厚度为IOOnm的多晶硅膜。通过光刻和蚀刻对多晶硅膜进行图案化以形成栅电极13。
[0060]参照图1P。使用具有暴露出η型MOS晶体管形成区的开口的抗蚀剂图案以及栅电极13作为掩模，例如，以注入能量IkeV从四个方向注入As直到剂量为2 X IO14CnT2以形成η型扩展区14η。使用具有暴露出P型MOS晶体管形成区的开口的抗蚀剂图案并使用栅电极13作为掩模，例如，以注入能量0.3keV从四个方向注入B直到剂量为9 X IO13CnT2以形成P型扩展区14p。在这里不必也没有执行所谓的环形(halo)离子注入。
[0061]参照图1Q。例如，通过CVD (膜形成温度为520°C)形成厚度为80nm的硅氧化物膜。通过反应离子蚀刻(RIE)对此硅氧化物膜进行各向异性蚀刻以在栅电极13的侧壁上形成侧壁绝缘膜15。
[0062]参照图1R。使用具有暴露出η型MOS晶体管形成区的开口的抗蚀剂图案、栅电极13以及侧壁绝缘膜15作为掩模，例如，以注入能量8keV注入P直到剂量为1.2 X 1016cm_2，从而形成η型源极/漏极区16η。同时，将杂质注入到η型MOS晶体管形成区中的栅电极13中。
[0063]使用具有暴露P型MOS晶体管形成区的开口的抗蚀剂图案、栅电极13以及侧壁绝缘膜15作为掩模，例如，以注入能量4keV注入B直到剂量为6 X IO15CnT2以形成p型源极/漏极区16p。同时，将杂质注入到P型MOS晶体管形成区的栅电极13中。
[0064]随后，例如，在1025°C下执行快速热退火(RTA) O秒，以使注入到硅衬底I中的杂质被激活，并使注入到栅电极13中的杂质扩散。1025°C和O秒的条件能够令人满意地将杂质扩散到每个栅电极13的底部(与栅绝缘膜12形成界面)。
[0065]与此相比，在η型MOS晶体管的沟道区中，C防止B的扩散以保持陡峭的杂质分布，而在P型MOS晶体管的沟道区中，As或Sb的扩散如此缓慢，从而得以保持陡峭的杂质分布。
[0066]参照图1S。例如，通过溅射法形成Co层，并且例如，通过在750°C下执行热处理形成硅化物层。例如，通过CVD (膜形成温度为600°C)沉积厚度为50nm的氮化硅膜以形成蚀刻停止膜。例如，通过HDPCVD沉积厚度为500nm的硅氧化物膜以形成层间绝缘膜。
[0067]通过光刻和蚀刻，在层间绝缘膜和蚀刻停止膜中形成接触孔。W的导电插塞形成在接触孔中。随后，根据需要形成上部布线结构。因而，完成了根据对照例的半导体器件。
[0068]下面将描述根据对照例的半导体器件制造方法存在的问题。在执行对照例的制造方法时，发现在η型MOS晶体管形成区中外延生长的硅膜7的表面上形成有很多缺陷。
[0069]图2Α是示出晶片上的缺陷分布的平面图，而图2Β给出了这些缺陷的扫描电子显微镜(SEM)照片。如图2Α所示，在晶片的整个表面上形成了很多(约10，000或更多)缺陷。在测量仪器中发生溢出的部分从缺陷分布图中被排除。图2Β给出了三种典型的缺陷。测量出的这些缺陷有10到几十微米。
[0070]而且，根据对照例的制造方法也没有产生良好的器件隔离槽10。下面将参照图3Α至图3Ε来讨论在执行根据对照例的制作方法时出现的这些问题中的因素。下面的讨论仅旨在展示一种假设。
[0071]参照图3Α。图3Α对应于图1Ε，示出抗蚀剂图案RP2已经形成在在氧化物膜(保护膜)5上的状态。在抗蚀剂图案RP2形成步骤中，执行纯水清洗，且其能在抗蚀剂的开口区域中的保护膜5上导致缺陷(水印)101。此水印101被认为是具有非晶结构的氧化物膜类的材料。
[0072]参照图3Β。图3Β对应于图1F，示出已经完成用于形成P型阱区3ρ的B注入和用于形成P型沟道区4ρ的Ge、C和B注入的状态。因为离子通过水印101而被注入，水印101被驱使(撞击(knocked on))进入硅衬底I中，从而靠近硅衬底I的表面形成了氧化物膜类的变质(altered)层 102。
[0073]参照图3C。图3C对应于图1I，示出已经通过DHF处理移除了氧化物膜6且通过TMAH处理蚀刻了硅衬底I的表面的状态。在执行了用于移除抗蚀剂图案RP2、移除保护膜
5、移除氧化物膜6以及蚀刻硅衬底I的表面的步骤(这些步骤跟随于用于离子注入的步骤(如图3B所示)之后)之后，变质层102不能被完全移除，会保留某些部分未被移除。
[0074]参照图3D。图3D对应于图1J，示出在硅衬底I上已经生长了硅膜7的状态。在硅膜7中，在变质层102上生长的部分103形成多晶硅并构成了缺陷。
[0075]参照图3E。图3E对应于图1K，示出已经形成器件隔离槽10的状态。硅衬底I必须在器件隔离槽10形成区中加以蚀刻。然而，在已经形成变质层102的区域中，即使多晶硅膜103被成功蚀刻，蚀刻处理会由于氧化物膜类的变质层102而停止，从而防止了良好的器件隔离槽10的形成。[0076]图4A和图4B是在器件隔离槽形成后看到的瑕疵的传输电子显微镜(TEM)照片。图4A给出了示出平面结构(planestructure)的照片，而图4B示出沿着在图4A中限定的虚线的剖面结构。
[0077]如图4A所示，已经限定了岛状方形有源区域，并且在有源区域外部已经形成器件隔离槽。器件隔离槽并没有适当地形成在有缺陷的硅膜生长已经发生的区域(照片的中央区域)。
[0078]图4B示出沿着在图4A中限定的虚线存在的含瑕疵区域。在硅衬底111的顶面上会看到变质层112 (显示为氧化物膜)。多晶硅膜113已经形成在变质层112上。这里，能观察到的还有形成在多晶硅膜113上的氮化硅膜和其他材料。
[0079]因而，如上所述，根据对照例的半导体器件制造方法会导致在η型MOS晶体管形成区中生长有缺陷的外延膜并形成低劣的器件隔离槽。这些缺陷被认为应归咎于在抗蚀剂图案产生期间在保护膜上形成水印而且随后由于杂质通过水印注入而在靠近半导体衬底的表面形成变质层的工艺。在P型MOS晶体管形成区中尚未遇到过这种问题。
[0080]接着描述根据第一实施例的半导体器件制造方法。图5Α至图51是示出根据第一实施例的半导体器件制造方法的主要步骤的示意性剖面。
[0081]首先，执行与针对对照例而在之前参照图1A到图1C描述的步骤同样的步骤，以在硅衬底I中的P型MOS晶体管形成区中形成η型阱区3η和η型沟道区4η。然后，执行与之前参照图1D描述的步骤同样的步骤，以移除用于产生η型阱区3η和η型沟道区4η的抗蚀剂图案RP1，并形成化学氧化物膜(保护膜)5。
[0082]参照图5Α。用光致抗蚀剂涂覆保护膜5，接着通过曝光、显影和纯水清洗而形成抗蚀剂图案RP21。抗蚀剂图案RP21具有暴露出η型MOS晶体管形成区的开口。
`[0083]参照图5Β。使用抗蚀剂图案RP21作为掩模，通过后文描述的保护膜5将杂质注入到硅衬底I中。例如，以注入能量150keV从四个方向注入B (作为P型杂质)直到剂量为7.5X IO12Cm^2 (总剂量为3X 1013cm_2)以形成P型阱区3p。然后，例如，以注入能量50keV注入Ge直到剂量为5 X 1014cm_2。
[0084]参照图5C。通过灰化和DHF-SPM-APM处理移除抗蚀剂图案RP21。通过DHF处理移除保护膜5。通过SPM-APM处理形成化学氧化物膜。进而，执行APM-DHF-HPM处理。在通过DHF处理移除氧化物膜之后，通过HPM处理形成厚度例如为约0.3nm的化学氧化物膜21。
[0085]参照图用光致抗蚀剂涂覆氧化物膜21，接着通过曝光、显影和纯水清洗而形成具有暴露出η型MOS晶体管形成区的开口的抗蚀剂图案RP22。
[0086]参照图5Ε。使用抗蚀剂图案RP22作为掩模，通过后文描述的氧化物膜21 (使用氧化物膜21作为保护膜)将杂质注入到硅衬底I中。例如，以注入能量3keV注入C直到剂量为3X1014cm_2。在注入C之后，以注入能量2keV注入B (作为P型杂质)直到剂量为3 X IO13CnT2以形成P型沟道区4p。
[0087]参照图5F。通过SPM-APM处理移除抗蚀剂图案RP22。作为SPM-APM处理的结果，化学氧化物膜21稍微变厚。
[0088]参照图5G。执行与针对对照例而在之前参照图1H描述的步骤同样的步骤，以通过例如在600°C下执行热处理150秒来进行结晶化。[0089]参照图5H。执行与针对对照例而在之前参照图1I描述的步骤同样的步骤，以通过DHF处理移除氧化物膜21，并例如通过TMAH处理来将硅衬底的表面蚀刻掉3nm的厚度。
[0090]参照图51。执行与针对对照例而在之前参照图1J描述的步骤同样的步骤，以在硅衬底I上外延生长未掺杂的硅膜7直至厚度例如为30nm。
[0091]随后，执行与针对对照例而在之前参照图1K至图1S描述的步骤同样的步骤，以在η型MOS晶体管形成区和P型MOS晶体管形成区中形成MOS晶体管，然后形成用于布线结构的上层。因而，形成了根据第一实施例的半导体器件。
[0092]当形成P型沟道区4ρ时，在对照例中Ge、C和B注入步骤是连续执行的(Ge、C和B注入共用一个抗蚀剂图案)，而在第一实施例中，Ge注入步骤以及C和B注入步骤是分开的(Ge注入与C和B注入使用的是分开的抗蚀剂图案)。下面将描述为确定这种分开的杂质注入步骤的效果而进行的测试。
[0093]分开进行Ge注入以及C和B注入，并进行结晶化处理。然后，移除氧化物膜和硅衬底的表面，并且外延生长硅膜，接着进行缺陷测量。在此测试中省略了用于形成阱的杂质注入。
[0094]图6Α是示出晶片上的缺陷分布的平面图，图6Β给出了这些缺陷的SEM照片。如图6Α所示，缺陷的数目远远小于连续进行杂质注入步骤的对照例(参阅图2Α)。该样品包含36个缺陷。在图6Β中示出三个缺陷。
[0095]下面描述为核查在每个杂质注入步骤中形成的缺陷而进行的另一测试。在此测试中被核查的样品包括通过注入所有的Ge、C和B而制备的一个样品(即，与针对对照例而制备的样品相同)、通过仅注入C和B而制备的一个样品、通过仅注入B而制备的一个样品、通过仅注入Ge而制备的一个样品、以及通过不进行杂质注入而制备的一个样品。
[0096]在杂质注入和随后的结晶化处理之后，移除氧化物膜和硅衬底的表面，并外延生长硅膜，接着进行缺陷测量。在此测试中省略了用于形成阱的杂质注入。这里，在没有杂质的样品的情况下，硅膜直接外延生长在硅衬底上。
[0097]图7是对这些晶片样品中的缺陷分布进行比较的平面图。从左往右示出了通过注入Ge、C和B而为对照例制备的样品、通过仅注入C和B而制备的一个样品、通过仅注入B而制备的一个样品、通过仅注入Ge而制备的一个样品、以及通过不进行杂质注入而制备的一个样品。这里，针对对照例的缺陷分布与图2Α中给出的相同。
[0098]通过Ge、C和B注入而制备的对照例的样品包含了非常大量的缺陷(约10，000或更多)，并且在完成晶片的整个表面的测量之前测量仪器发生了溢出。与此相比，在仅包含C和B的样品中的缺陷数目是18，在仅包含B的样品中的缺陷数目是12，而在仅包含Ge的样品中的缺陷数目是7。
[0099]考虑到在不含杂质的样品中的缺陷数目是10这一事实，可以认为，与在不含杂质的样品中一样有效地在仅包含C和B、仅包含B、或仅包含G的样品中缺陷形成也得以抑制。这就揭示出对Ge (或Si)注入步骤以及C和B注入步骤分开进行注入对于抑制缺陷形成是有效的。
[0100]人们认为，在根据第一实施例的半导体器件制造方法中，杂质注入步骤的分开注入用于抑制水印的撞击(knock on)效应，以防止变质层的形成。这对防止在外延膜生长中的缺陷形成等颇有裨益。[0101]下面描述根据第二实施例的半导体器件制造方法。图8A至图8D是示出根据第二实施例的半导体器件制造工艺的主要步骤的示意性剖面。
[0102]首先，执行与针对对照例而在之前参照图1A至图1C描述的步骤同样的步骤，以在硅衬底I中的P型MOS晶体管形成区中形成η型阱区3η和η型沟道区4η。
[0103]接着，执行在之前参照图1D至图1F描述的步骤同样的步骤，以在硅衬底I的η型MOS晶体管形成区中形成P型阱区3ρ和P型沟道区4ρ。在第二实施例中，如对照例中一样，连续执行Ge、C和B注入步骤。
[0104]然后，执行与在之前参照图1G描述的步骤同样的步骤，以移除用于产生P型阱区3ρ和P型沟道区4ρ的抗蚀剂图案RP2。通过为了移除抗蚀剂图案RP2而执行的SPM-APM处理形成厚度例如为约0.8nm的化学氧化物膜6。
[0105]参照图8A。执行与针对对照例而在之前参照图1H描述的步骤同样的步骤，以通过例如在60(TC下执行热处理150秒而实现结晶化。
[0106]参照图SB。在半导体衬底I的表面上，通过化学反应形成化学反应层31，在化学反应层31中，表面原子被从半导体衬底吸取(take in)。例如，在810°C下执行热氧化以在硅衬底I的表面上生长厚度为3nm的氧化物膜31。优选的是，在例如为750°C到850°C的温度范围下执行热氧化。优选的是，在所谓的ISSG气氛(由活性氢和氧的混合物组成并且对加速氧化物膜的生长有效)中执行该氧化约10秒到60秒。例如，氧化物膜31的优选厚度为 3nm 到 6nm。
[0107]参照图SC。执行化学处理以移除化学反应层31并移除半导体衬底I的表面。例如，执行DHF处理以移除氧化物膜31，进而，在65°C下执行APM处理以将硅衬底I的表面蚀刻掉例如3nm的厚度。这里，能够通过TMAH处理而不是APM处理来移除硅衬底的表面。
[0108]参照图8D。执行与针对对照例而在之前参照图1J描述的步骤同样的步骤，以在硅衬底I上外延生长未掺杂的硅膜7直至厚度例如为30nm。
[0109]此后，执行与针对对照例而在之前参照图1K到图1S描述的步骤同样的步骤，以在η型MOS晶体管形成区和P型MOS晶体管形成区中形成MOS晶体管，然后形成用于布线结构的上层。因而，形成根据第二实施例的半导体器件。
[0110]该第二实施例包含用于形成化学反应层的步骤，在该化学反应层中，表面原子被从半导体衬底吸取。下面将描述为确定这种化学反应层的效果而进行的测试。
[0111]在执行Ge、C和B注入、结晶化处理以及作为化学反应层的氧化物膜的形成之后，执行化学处理以移除化学反应层并移除衬底的表面，并且外延生长硅膜，接着进行缺陷测量。在此测试中省略了用于形成阱的杂质注入。
[0112]图9Α是示出晶片上的缺陷分布的平面图，图9Β给出了这些缺陷的扫描电子显微镜(SEM)照片。如图9Α所示，缺陷数目远远小于没有形成化学反应层的对照例(参阅图2Α)。该样品包含有24个缺陷。图2Β中示出了三个缺陷。
[0113]可以认为，在根据第二实施例的半导体器件制造方法中，形成化学反应层以对形成在半导体衬底的表面上的变质层进行吸取，而且当移除化学反应层和衬底的表面时有效移除了变质层。这将对在外延生长的半导体层中防止缺陷形成等颇有裨益。
[0114]在第一实施例中，针对Ge注入和C/B注入使用分开的掩模，可能会需要比对照例更大的制造成本，因为额外的掩模步骤是必要的，而第二实施例包含与对照例中同样的掩模步骤，因而不需要增加制造成本。因此，从防止掩模步骤数量增加的角度来看，第二实施例是优选的。
[0115]在前述第二实施例中，执行化学处理以移除化学反应层并移除衬底的表面。作为第二实施例的改型，可执行干蚀刻来移除化学反应层并移除衬底的表面。
[0116]下面描述根据第三实施例的半导体器件制造方法。图1OA至图1OC是示出根据第三实施例的半导体器件制造工艺的主要步骤的示意性剖面。
[0117]首先，执行与第二实施例同样的流程一直到形成P型阱区3p和P型沟道区4p以及移除抗蚀剂图案RP2的步骤。作为为了移除抗蚀剂图案RP2而设计的SPM-APM处理的结果，形成厚度例如为约0.8nm的化学氧化物膜6。
[0118]参照图10A。执行与针对第二实施例而在之前参照图8A (或，与针对对照例而在之前参照图1H)描述的步骤同样的步骤，以通过例如在600°C下执行热处理150秒而实现结晶化。
[0119]参照图10B。执行干蚀刻以移除氧化物膜6，进而，将硅衬底I的表面蚀刻掉例如7nm的厚度。此干蚀刻优选地使用能够以大致同样的速率蚀刻硅氧化物和硅的蚀刻气体，而所使用的气体优选地包含从例如由SF6、CF4, CHF3以及NF3组成的群组中选择的至少一种。蚀刻气体优选不含O2。
[0120]例如，用于蚀刻步骤的条件可以如下:条件的第一示例设定包括:压力为5mTorr至20mTorr，最大功率为300W至500W，偏置(bias)功率为50W至100W，蚀刻气体为CF4 (流量为IOOsccm)，处理时间长度为5秒至10秒。这里，可以将He (流量为200sccm)添加至蚀刻气体。条件的第二示例设定包括:压力为2mTorr至IOmTorr,最大功率为300W至500W，偏置功率为50W至100W，蚀刻气体为SF6 (流量为5sccm至15sccm)和CF4 (流量为50sccm至IOOsccm),处理时间长度为5秒至10秒。这里,可以将N2 (流量为20sccm)添加至蚀刻气体。
[0121]参照图10C。执行与针对第二实施例而在之前参照图8D (或者与针对对照例而在之前参照图1J)描述的步骤同样的步骤，以在硅衬底I上外延生长厚度例如为30nm的未掺杂的硅膜7。
[0122]接着，执行与针对对照例而在之前参照图1K至图1S描述的步骤同样的步骤，以在η型MOS晶体管形成区和P型MOS晶体管形成区中形成MOS晶体管，然后形成用于布线结构的上层。因而，形成了根据第三实施例的半导体器件。
[0123]在对照例中，在生长硅膜之前，通过DHF处理移除氧化物膜，并通过TMAH处理移除硅衬底的表面。在第三实施例中，在生长硅膜之前，通过干蚀刻执行移除氧化物膜和移除衬底的表面这两者。下面描述为确定干蚀刻的效果而进行的测试。
[0124]在执行Ge、C和B注入和随后的结晶化处理之后，通过干蚀刻执行氧化物膜的移除和衬底表面的移除，并且外延生长硅膜，接着进行缺陷测量。在此测试中省略了用于形成阱的杂质注入。
[0125]图11是示出晶片上的缺陷分布的平面图。缺陷数目远远小于执行化学处理来移除氧化物膜和移除硅衬底表面的对照例中的数目(参阅图2A)。该样品包含179个缺陷。
[0126]可以认为，在根据第三实施例的半导体器件制造方法中，当进行干蚀刻以移除氧化物膜和移除半导体衬底的表面时，有效移除了变质层。这对防止在外延生长的半导体层中的缺陷形成等颇有裨益。
[0127]为了进一步改进根据第三实施例的半导体器件制造方法这一目标而进行了探索。通过使用在生长硅膜之前用于移除氧化物膜和移除硅衬底表面的不同方法，制备多个样
品O
[0128]为制备样品SI，通过干蚀刻(蚀刻气体CF4)执行在硅膜生长步骤之前的氧化物膜移除和硅衬底表面移除这两个步骤，并且在这么做的时候，从硅衬底移除了 7nm厚的表面层。样品SI代表第三实施例。
[0129]此外，样品S2代表对照例，其通过DHF处理和TMAH处理执行在硅膜生长步骤之前的氧化物膜移除和硅衬底表面移除而制备，并且在这么做的时候，从硅衬底移除了 3nm厚的表面层。样品S3通过进行DHF处理和APM处理并从硅衬底移除了 3nm的表面层而制备，而样品S4通过进行DHF处理和APM处理并从硅衬底移除6nm的表面层而制备。
[0130]图12A和图12B分别示出B和O沿样品深度方向的浓度分布。在硅膜生长步骤之前首先执行移除氧化物膜和移除硅衬底表面，然后再生长硅膜，接着测量B和O的浓度。通过二次离子质谱分析(secondary ion mass analysis, SIMS)来进行浓度测量。
[0131]如图12A所示，在硅膜生长步骤之前，B浓度曲线在衬底表面附近具有峰值(深度为约30nm)。代表第三实施例的样品SI中B的浓度稍微低于代表对照例的样品S2至S4。这就揭示了在代表第三实施例的样品的情况下从衬底移除了过厚的表面层(从硅衬底移除了 7nm厚的表面层)。
[0132]如图12B所示，在硅膜生长步骤之前，O的浓度曲线也在衬底表面附近具有峰值(深度为约30nm)。O的浓度峰值被认为能够归因于在杂质注入和其他步骤中氧原子被撞击进入硅衬底中。
[0133]代表第三实施例的样品SI中的O浓度稍微高于代表对照例的样品S2至S4。对于第三实施例，在硅膜生长步骤之前执行用于移除氧化物膜和移除硅衬底表面的干蚀刻，用于抑制在生长的硅膜中的缺陷形成，但虽然蚀刻气体中不含氧，却看到O的浓度有增加。通过使用下文描述的改进的用于操作干蚀刻装置的流程，能够防止O浓度的这种增加。
[0134]图13给出了示意性示出用于操作干蚀刻装置的改进流程的流程图。在待机(stand-by)状态STO之后，执行干洗步骤STl以清洗干蚀刻装置的腔室。
[0135]干洗步骤STl包括两轮干洗。第一轮干洗使用SF6或NF3以移除含Si的残留物。第二轮干洗使用O2等离子体以移除含C的残留物。
[0136]在干洗步骤STl之后，执行惰性气体清理步骤ST2。例如，N2被用作惰性气体。
[0137]在惰性气体净化步骤(inert gas purge step) ST2之后,待处理的晶片被送入干蚀刻装置的腔室中并经历干蚀刻步骤ST3。改进的流程包括额外的惰性气体净化步骤ST2。在原始流程中，在干洗步骤STl之后，正在处理的晶片被直接送入经历干蚀刻步骤ST3的腔室。
[0138]干洗步骤STl使用氧等离子体以移除基于C的残留物，让氧残留物留在腔室中。如果在存在氧残留物时进行干蚀刻步骤ST3，则氧会通过干蚀刻而被撞击进入硅衬底中。
[0139]在改进的流程中，惰性气体净化步骤ST2被插入干洗步骤STl与干蚀刻步骤ST3之间。这允许干蚀刻步骤ST3的气氛不再含氧，因此而防止通过干蚀刻造成氧被撞击。
[0140]如上所述，干蚀刻步骤ST3能够使用含有从例如由SF6、CF4, CHF3和NF3组成的群组中选择的至少一种的气体。优选的是蚀刻气体不含02。蚀刻气体中没有氧，能够防止通过干蚀刻造成的氧的撞击。
[0141]晶片释放步骤ST4跟在干蚀刻步骤ST3之后。执行等离子体处理以将晶片从静电吸盘拆下来。在原流程中已将氧等离子体用于释放步骤ST4。氧等离子体处理能够起到将氧撞击进入硅衬底中的作用。
[0142]在改进的流程中，将惰性气体等离子体(例如Ar等离子体)用于释放步骤ST4。这是为了防止在释放步骤ST4中通过等离子体处理造成的氧的撞击。
[0143]在释放步骤ST4之后，干蚀刻后的晶片被送出腔室。在将晶片取出后，腔室再次经历干洗步骤ST1。随后，执行惰性气体净化步骤ST2，并馈送下一个待处理晶片以经历干蚀刻步骤ST3。重复进行该工艺。
[0144]根据第三实施例的改型而制备样品，其中从硅衬底移除的表面层只有5nm的厚度而不是7nm，从而防止B浓度的显著增加，并采用前述用于操作干蚀刻装置的改进流程来防止O浓度的显著增加。
[0145]图14A和图14B示出C、O、B、Ge和Si沿根据第三实施例的改型获得的样品的深度方向的浓度分布。Ge浓度覆盖72Ge和74Ge这两种同位素。图14A和图14B给出了在硅膜生长步骤之前当分别仅用CF4以及使用SF6和CF4的混合物作为蚀刻气体用于干蚀刻步骤时所获得的分布。
[0146]对于这两种蚀刻气体，B浓度峰值高于而O浓度峰值低于针对第三实施例而在图12A和图12B中示出的那些样品(从硅衬底移除了 7nm厚的表面层，并通过原流程进行干蚀刻)。
[0147]这样，通过调节在硅膜生长之前的干蚀刻步骤中待从硅衬底移除的表面层的厚度和通过使用该步骤中用于操作干蚀刻装置的改进流程，能够获得B、O和其他物质的优选浓度分布。这里，能够基于特定产品的要求根据经验(empirically)确定待从娃衬底移除的表面层的最佳厚度。
[0148]接下来描述根据第四实施例的半导体器件制造方法。根据第四实施例的制造方法是根据第一和第二实施例的那些方法的结合。具体而言，杂质注入步骤如第一实施例那样是分开进行的，而化学反应层如第二实施例那样形成，随后移除化学反应层和半导体衬底的表面。
[0149]首先，执行与第一实施例相同的流程直到在图5G中示出的结晶化处理步骤。然后，通过与第二实施例中同样的流程(如图8B所示)形成化学反应层。执行化学反应层的移除和衬底表面的移除(如图8C所示)。根据第二实施例执行剩下的步骤以生长硅膜，因此而提供半导体器件。
[0150]第五实施例可以示出为第一和第三实施例的结合。具体而言，在第五实施例中，杂质注入步骤如第一实施例那样是分开进行的，并且如第三实施例那样通过干蚀刻执行化学反应层的移除和半导体衬底表面的移除。
[0151]因而，如上所述，通过采用根据第一至第五实施例的方法，能够解决因使用形成在保护膜上的抗蚀剂图案作为掩模将杂质离子注入到半导体衬底中而导致的问题。例如，在杂质离子注入之后，能够更容易地执行在半导体衬底的表面上外延生长半导体层。
[0152]本文列举的全部示例和条件性语言旨在用于教示目的，以帮助读者理解本发明以及发明人为了促进技术而贡献的概念，并应解释为不限于这些具体列举的示例和条件，说明书中这些示例的组织也不是为了显示本发明的优劣。尽管已经详细描述了本发明的实施例，但应理解在不背离本发明的精神和范围的情况下可作出各种变化、替换以及更改。
【权利要求】
1.一种半导体器件制造方法，包括: 在半导体衬底上形成保护膜； 在所述保护膜上形成第一抗蚀剂图案； 使用所述第一抗蚀剂图案作为掩模，将第一杂质离子注入到所述半导体衬底中； 移除所述第一抗蚀剂图案； 在移除所述第一抗蚀剂图案之后，在所述半导体衬底的表面上形成通过化学反应从所述半导体衬底吸取表面原子的化学反应层； 在形成所述化学反应层之后，移除形成在所述半导体衬底上的所述化学反应层并移除所述半导体衬底的表面；以及 在移除所述半导体衬底的表面之后，在所述半导体衬底的表面上外延生长半导体层。
2.根据权利要求1所述的半导体器件制造方法，其中移除所述半导体衬底的表面是通过化学处理实施的。
3.根据权利要求1所述的半导体器件制造方法，其中移除所述半导体衬底的表面是通过干蚀刻实施的。
4.根据权利要求1所 述的半导体器件制造方法，其中注入所述第一杂质离子包括注入锗或硅，并且随后注入碳。
5.根据权利要求4所述的半导体器件制造方法，还包括在注入碳之后，将硼注入到所述半导体衬底中。
6.根据权利要求1所述的半导体器件制造方法，其中 形成所述化学反应层包括: 执行热处理；以及 在执行所述热处理之后氧化所述半导体衬底的表面，以及其中 移除所述化学反应层包括移除通过氧化而形成在所述半导体衬底上的氧化物膜。
7.一种半导体器件制造方法，包括: 在半导体衬底上形成保护膜； 在所述保护膜上形成第一抗蚀剂图案； 使用所述第一抗蚀剂图案作为掩模，将第一杂质离子注入到所述半导体衬底中； 移除所述第一抗蚀剂图案； 在移除所述第一抗蚀剂图案之后，形成第二抗蚀剂图案； 使用所述第二抗蚀剂图案作为掩模，将第二杂质离子注入所述半导体衬底中； 移除所述第二抗蚀剂图案；以及 在移除所述第二抗蚀剂图案之后，在所述半导体衬底的表面上外延生长半导体层。
8.根据权利要求7所述的半导体器件制造方法，还包括在移除所述第二抗蚀剂图案之后，移除所述半导体衬底上的氧化物膜并移除所述半导体衬底的表面。
9.根据权利要求7所述的半导体器件制造方法，还包括: 在移除所述第二抗蚀剂图案之后，在所述半导体衬底的表面上形成通过化学反应从所述半导体衬底吸取表面原子的化学反应层；以及 在形成所述化学反应层之后，移除形成在所述半导体衬底上的所述化学反应层并移除所述半导体衬底的表面。
10.根据权利要求9所述的半导体器件制造方法，其中移除所述半导体衬底的表面是通过化学处理实施的。
11.根据权利要求9所述的半导体器件制造方法，其中移除所述半导体衬底的表面是通过干蚀刻实施的。
12.根据权利要求9所述的半导体器件制造方法，其中， 形成所述化学反应层包括: 执行热处理；以及 在执行所述热处理之后，氧化所述半导体衬底的表面，以及其中 移除所述化学反应层包括移除通过氧化而形成在所述半导体衬底上的氧化物膜。
13.根据权利要求7所述的半导体器件制造方法，其中所述第一杂质离子是锗或硅。
14.根据权利要求7所述的半导体器件制造方法，其中所述第二杂质离子是碳。
15.根据权利要求14所述的半导体器件制造方法，还包括在注入所述第二杂质离子之后，将硼注入到所述半导体衬底中。
16.一种半导体器件制造方法，包括: 在半导体衬底上形成保护膜； 在所述保护膜上形成第一抗蚀剂图案；` 使用所述第一抗蚀剂图案作为掩模，将第一杂质离子注入到所述半导体衬底中； 移除所述第一抗蚀剂图案； 在移除所述第一抗蚀剂图案之后，通过干蚀刻移除所述半导体衬底上的氧化物膜并移除所述半导体衬底的表面；以及 在移除所述半导体衬底的表面之后，在所述半导体衬底的表面上外延生长半导体层。
17.根据权利要求16所述的半导体器件制造方法，其中注入所述第一杂质离子包括注入锗或硅，并且随后注入碳。
18.根据权利要求17所述的半导体器件制造方法，还包括在注入碳之后，将硼注入到所述半导体衬底中。
19.根据权利要求16所述的半导体器件制造方法，其中通过干蚀刻移除所述半导体衬底上的所述氧化物膜并移除所述半导体衬底的表面包括操作干蚀刻装置，并且操作干蚀刻装置包括: 清洗腔室，包括氧等离子体处理； 在清洗之后，利用惰性气体净化所述腔室； 在利用惰性气体净化所述腔室之后，将所述半导体衬底送入所述腔室中；以及 通过干蚀刻移除所述半导体衬底上的氧化物膜并移除所述半导体衬底的表面。
20.根据权利要求19所述的半导体器件制造方法，其中，在通过干蚀刻移除所述半导体衬底上的氧化物膜并移除所述半导体衬底的表面期间，由静电吸盘承载所述半导体衬底，并且在通过干蚀刻移除所述半导体衬底上的氧化物膜并移除所述半导体衬底的表面之后，通过使用惰性气体等离子体释放所述半导体衬底，并将所述半导体衬底送出所述腔室。
【文档编号】H01L21/027GK103632925SQ201310366037
【公开日】2014年3月12日 申请日期:2013年8月21日 优先权日:2012年8月21日
【发明者】王纯志, 寺原政德 申请人:富士通半导体股份有限公司