阵列基板、制备方法以及显示装置制造方法
【专利摘要】本发明属于显示【技术领域】，具体涉及一种阵列基板、制备方法以及显示装置。一种阵列基板，包括基板以及设置于所述基板上的薄膜晶体管和驱动电极，所述薄膜晶体管包括栅极以及设置在同一层的源极/漏极，其中，所述栅极或所述源极/所述漏极与所述驱动电极采用相同的材料形成，且所述驱动电极的厚度小于所述栅极或所述源极/所述漏极的厚度。本发明的阵列基板，在满足透过率的同时，有效地简化了阵列基板的制备工艺，降低了掩模板和材料的成本，减少设备投资，节约了成本，提高了产能，提高了显示装置产品的竞争力。
【专利说明】阵列基板、制备方法以及显示装置
【技术领域】
[0001]本发明属于显示【技术领域】，具体涉及一种阵列基板、制备方法以及显示装置。
【背景技术】
[0002]平板显示装置具有体积小、功耗低、无辐射等特点，目前已逐步取代笨重的CRT (Cathode Ray Tube,阴极射线管)显示装置占据显示器市场的主导地位。常用的平板显不装置包括 LCD (Liquid Crystal Display:液晶显不装置)、PDP (Plasma Display Panel:等离子显示装置)和OLED (Organic Light-Emitting Diode:有机发光二极管)显示装置。
[0003]在成像过程中，IXD和有源矩阵驱动式OLED (Active Matrix Organic LightEmission Display,简称AM0LED)显示装置中的每一像素点都由集成在阵列基板中的薄膜晶体管(Thin Film Transistor:简称TFT)来驱动,从而实现图像显示。薄膜晶体管作为发光控制开关，是实现IXD和OLED显示装置显示的关键，直接关系到高性能显示装置的发展方向。
[0004]其中，LCD包括 TN (Twisted Nematic,扭曲向列)模式、VA (Vertical Alignment,垂直取向)模式、ADSDS (ADvanced Super Dimension Switch,简称ADS,高级超维场转换)模式等。尤其是在ADSDS模式中，阵列基板同时包括像素电极和公共电极，通过同一平面内狭缝电极边缘所产生的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场，使液晶盒内狭缝电极间、电极正上方所有取向液晶分子都能够产生旋转，在增大视角的同时提高了液晶分子工作效率并增大了透光效率。
[0005]其中，薄膜晶体管主要包括栅极、栅绝缘层、有源层、源极和漏极。图1是现有技术中一种ADSDS模式阵列基板的剖视图，在该阵列基板的制备过程中，自下而上分别通过5次构图工艺(或者说掩模工艺)制备完成，依次包括:公共电极掩模、栅极掩模、有源层和源极/漏极掩模、钝化层过孔掩模、像素电极掩模。在该阵列基板中，公共电极和栅极分别采用透明导电材料和金属材料，通过两次构图工艺形成。
[0006]图2是现有技术中另一种ADSDS模式阵列基板的剖视图，在该阵列基板的制备过程中，自下而上分别通过6次构图工艺(或者说掩模工艺)制备完成，依次包括:栅极掩模、有源层掩模、源极/漏极掩模、像素电极掩模、钝化层过孔掩模、公共电极掩模。在该阵列基板中，源极/漏极和像素电极分别采用金属材料和透明导电材料，通过两次构图工艺形成。
[0007]在上述两种结构的阵列基板中，公共电极和栅极、源极/漏极和像素电极均通过两次掩模工艺完成，工艺相对复杂，成本较高。同样的，在TN模式、VA模式和OLED显示装置的阵列基板的制备过程中也存在同样的问题。
【发明内容】
[0008]本发明所要解决的技术问题是针对现有技术中存在的上述不足，提供一种阵列基板、制备方法以及显示装置，该阵列基板和相应的阵列基板的制备方法，有效地简化了阵列基板的制备工艺，降低了掩模板和材料的成本，节约了成本，提高了产能，提高了显示装置产品的竞争力。
[0009]解决本发明技术问题所采用的技术方案是该阵列基板，包括基板以及设置于所述基板上的薄膜晶体管和驱动电极，所述薄膜晶体管包括栅极以及设置在同一层的源极/漏极，其中，所述栅极或所述源极/所述漏极与所述驱动电极采用相同的材料形成，且所述驱动电极的厚度小于所述栅极或所述源极/所述漏极的厚度。
[0010]一种优选方案是，所述驱动电极包括第一电极与第二电极，所述第一电极与所述第二电极在正投影方向上至少部分重叠，所述第二电极设置于所述第一电极的下方，处于相对上层的所述栅极或所述源极/所述漏极、与所述第一电极采用相同的材料形成，且所述第一电极的厚度小于处于相对上层的所述栅极或所述源极/所述漏极的厚度；和/或，处于相对下层的所述栅极或所述源极/所述漏极、与所述第二电极采用相同的材料形成，且所述第二电极的厚度小于处于相对下层的所述栅极或所述源极/所述漏极的厚度。
[0011]优选的是，处于相对上层的所述栅极或所述源极/所述漏极与所述第一电极，和/或，处于相对下层的所述栅极或所述源极/所述漏极与所述第二电极，为单层或多层复合膜层，采用铝、铜、钥、铝钕合金、铬、钛或银形成；
[0012]或者，处于相对上层的所述栅极或所述源极/所述漏极与所述第一电极，和/或处于相对下层的所述栅极或所述源极/所述漏极与所述第二电极，为具有一维金属/介质光子晶体结构的多层复合膜层，所述金属包括银，所述介质包括硫化锌、氧化铟锡。
[0013]优选的是，所述第一电极为狭缝状，所述第二电极为板状，所述第一电极为像素电极，所述像素电极与所述漏极电连接，所述第二电极为公共电极；或者，所述第一电极为公共电极，所述第二电极为像素电极，所述像素电极与所述漏极电连接。
[0014]优选的是，所述像素电极的透过率范围为30-90%，当所述像素电极采用铝、铜、钥、
铝钕合金、铬、钛或银形成时，厚度范围为10-100 A ;当所述像素电极采用一维金属/介质光子晶体形成时，厚度范围为100-1 000 A；
[0015]所述公共电极的透过率范围为30-90%，当所述公共电极采用铝、铜、钥、铝钕合金、铬、钛或银形成时，厚度范围为10-100 A;当所述公共电极采用一维金属/介质光子晶体形成时，厚度范围为100-1000 A。
[0016]一种优选方案是，所述驱动电极包括第一电极，处于相对上层的所述栅极或所述源极/所述漏极、与所述第一电极采用相同的材料形成，且所述第一电极的厚度小于处于相对上层的所述栅极或所述源极/所述漏极的厚度。
[0017]优选的是，处于相对上层的所述栅极或所述源极/所述漏极与所述第一电极为单层或多层复合膜层，采用铝、铜、钥、铝钕合金、铬、钛或银形成；
[0018]或者，处于相对上层的所述栅极或所述源极/所述漏极与所述第一电极为具有一维金属/介质光子晶体结构的多层复合膜层，所述金属包括银，所述介质包括硫化锌、氧化铟锡。
[0019]优选的是，所述第一电极为像素电极，所述像素电极与所述漏极电连接，所述像素电极的透过率范围为30-90%，当所述像素电极采用铝、铜、钥、铝钕合金、铬、钛或银形成时，
厚度范围为10-100 A ;当所述像素电极采用一维金属/介质光子晶体形成时，厚度范围为loo-1ooo A0
[0020]一种显示装置，包括上述的阵列基板。
[0021]一种阵列基板的制备方法，包括在基板上形成薄膜晶体管和驱动电极的步骤，所述薄膜晶体管包括栅极以及设置在同一层的源极/漏极，其中，所述栅极或所述源极/所述漏极与所述驱动电极采用相同的材料、通过同一构图工艺形成，且所述驱动电极的厚度小于所述栅极或所述源极/所述漏极的厚度。
[0022]优选的是，所述栅极或所述源极/所述漏极与所述驱动电极通过同一构图工艺形成具体包括如下步骤:
[0023]步骤S1:形成金属电极层；
[0024]步骤S2:在所述金属电极层的上方形成光刻胶层；
[0025]步骤S3:采用半色调掩模板或灰色调掩模板，对所述光刻胶层进行曝光、显影工艺，将对应着形成所述栅极或所述源极/所述漏极的区域的光刻胶完全保留，对应着形成所述驱动电极的区域的光刻胶部分保留，其余区域的光刻胶完全去除；
[0026]步骤S4:对所述金属电极层进行第一次刻蚀工艺，将对应着形成所述栅极或所述源极/所述漏极的区域和对应着形成所述驱动电极的区域以外的金属电极材料去除；
[0027]步骤S5:对所述光刻胶层进行减薄处理，将对应着形成所述栅极或所述源极/所述漏极的区域的光刻胶部分保留，对应着形成所述驱动电极的区域的光刻胶完全去除；
[0028]步骤S6:对所述金属电极层进行第二次刻蚀工艺，将对应着形成所述驱动电极的区域的金属电极材料部分去除，形成包括所述栅极或所述源极/所述漏极和所述驱动电极的图形；
[0029]步骤S7:去除所述光刻胶层中剩余的光刻胶。
[0030]进一步优选的是，所述栅极或所述源极/所述漏极与所述驱动电极采用相同的材料形成，在步骤Si中，所述金属电极层为单层或多层复合膜层，采用铝、铜、钥、铝钕合金、铬、钛或银形成；在步骤S6中，对所述金属电极层进行第二次刻蚀工艺后，得到的所述驱动电极的厚度范围为10-100 A，透过率范围为30-90%;
[0031]或者，所述金属电极层为具有一维金属/介质光子晶体结构的多层复合膜层，所述金属包括银，所述介质包括硫化锌、氧化铟锡；在步骤S6中，对所述金属电极层进行第二次刻蚀工艺后，得到的所述驱动电极的厚度范围为100-1OOOA ,透过率范围为30-90%。
[0032]进一步优选的是，在步骤S5中，通过灰化工艺对所述光刻胶层进行减薄处理。
[0033]优选的是，所述驱动电极包括第一电极与第二电极，所述第二电极设置于所述第一电极的下方，通过同一构图工艺同时形成处于相对上层的所述栅极或所述源极/所述漏极与所述第一电极；和/或，通过同一构图工艺同时形成处于相对下层的所述栅极或所述源极/所述漏极与所述第二电极。
[0034]进一步优选的是，所述第一电极为狭缝状，所述第二电极为板状，所述第一电极为像素电极，所述像素电极与所述漏极电连接，所述第二电极为公共电极；或者，所述第一电极为公共电极，所述第二电极为像素电极，所述像素电极与所述漏极电连接。
[0035]优选的是，所述驱动电极包括第一电极，通过同一构图工艺同时形成处于相对上层的所述栅极或所述源极/所述漏极与所述第一电极，所述第一电极为像素电极，所述像素电极与所述漏极电连接。
[0036]本发明的有益效果是:本发明的阵列基板中，所述栅极或所述源极/所述漏极与所述驱动电极采用相同的材料形成，所述驱动电极的厚度小于所述栅极或所述源极/所述漏极的厚度；且所述栅极或所述源极/所述漏极与所述驱动电极通过同一构图工艺形成，在满足透过率的同时，有效地简化了阵列基板的制备工艺，降低了掩模板和材料的成本，减少设备投资，节约了成本，提高了产能，提高了显示装置产品的竞争力。
【专利附图】
【附图说明】
[0037]图1、图2为现有技术中阵列基板的剖视图；
[0038]图3为本发明实施例1中阵列基板的剖视图；
[0039]图4_1至图4_6为图3中阵列基板的制备流程图；
[0040]其中:
[0041]图4-1为形成金属电极层的剖视图；
[0042]图4-2为对光刻胶层曝光、显影工艺后的剖视图；
[0043]图4-3为第一次刻蚀工艺后的剖视图；
[0044]图4-4为灰化工艺后的剖视图；
[0045]图4-5为第二次刻蚀工艺后的剖视图；
[0046]图4-6为剥离剩余的光刻胶后的剖视图；
[0047]图5为本发明实施例3中阵列基板的剖视图；
[0048]图6-1至图6-7为图5中阵列基板的制备流程图；
[0049]其中:
[0050]图6-1为形成金属电极层的剖视图；
[0051]图6-2为对光刻胶层曝光、显影工艺后的剖视图；
[0052]图6-3为第一次刻蚀工艺后的剖视图；
[0053]图6-4为灰化工艺后的剖视图；
[0054]图6-5为第二次刻蚀工艺后的剖视图；
[0055]图6-6为第三次刻蚀工艺后的剖视图；
[0056]图6-7为剥离剩余的光刻胶后的剖视图；
[0057]图7为本发明实施例5中阵列基板的剖视图；
[0058]图8为本发明实施例6中阵列基板的剖视图；
[0059]图9为本发明实施例7中阵列基板的剖视图；
[0060]图10为本发明实施例8中阵列基板的剖视图；
[0061]图11为本发明实施例9中阵列基板的剖视图；
[0062]图12为本发明实施例10中阵列基板的剖视图；
[0063]图13为本发明实施例11中阵列基板的剖视图；
[0064]图14为银(Ag)膜的透过率与膜厚变化的曲线图；
[0065]图15为一维金属-介质光子晶体结构的透过率与厚度变化的曲线图；
[0066]附图标记:10 —基板；11 —栅极；110_栅金属层；111-图案化的栅金属图形；12 一栅绝缘层；13_有源层；14 一源极；15_漏极；140_源漏金属层；141_图案化的源漏金属图形；16 —钝化层；19-光刻胶层；20—像素电极；21_公共电极；22_公共电极线；23_像素电极连接线。
【具体实施方式】
[0067]为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和【具体实施方式】对本发明阵列基板、制备方法以及显示装置作进一步详细描述。
[0068]一种阵列基板，包括基板以及设置于所述基板上的薄膜晶体管和驱动电极，所述薄膜晶体管包括栅极以及设置在同一层的源极/漏极，其中，所述栅极或所述源极/所述漏极与所述驱动电极采用相同的材料形成，且所述驱动电极的厚度小于所述栅极或所述源极/所述漏极的厚度。
[0069]实施例1:
[0070]本实施例提供一种阵列基板，该阵列基板包括基板以及设置于基板上的薄膜晶体管和驱动电极，薄膜晶体管包括栅极以及设置在同一层的源极/漏极，驱动电极包括第一电极与第二电极，第一电极与第二电极在正投影方向上至少部分重叠，第二电极设置于第一电极的下方。在本实施例中，薄膜晶体管为底栅型结构，即在该薄膜晶体管中，栅极、源极与漏极中处于相对下层的为栅极，处于相对上层的为源极与漏极；第一电极为狭缝状的像素电极，第二电极为板状的公共电极。
[0071]具体的，如图3所示，该阵列基板中，基板10的上方依次为同层设置的栅极11和公共电极21、栅绝缘层12、有源层13 (从图3中可见，有源层13为双层子膜层结构)、同层设置的源极14和漏极15、钝化层16，像素电极20设置在钝化层16的上方、且通过钝化层过孔与漏极15电连接。在本实施例中，栅极11与公共电极21采用相同的材料形成，且公共电极21的厚度小于栅极11的厚度。
[0072]优选的是，栅极11与公共电极21为单层或多层复合膜层，采用铝(Al)、铜(Cu)、钥(Mo)、铝钕合金(AINd)、铬(Cr)、钛(Ti)或银(Ag)形成。其中，公共电极21的厚度范围
为10-100 A,透过率范围为30-90%。
[0073]相应的，本实施例中阵列基板的制备方法，包括在基板上形成薄膜晶体管和驱动电极的步骤，薄膜晶体管包括栅极以及设置在同一层的源极/漏极，驱动电极包括像素电极与公共电极，公共电极设置于像素电极的下方，其中，处于相对下层的栅极与公共电极采用相同的材料、通过同一构图工艺同时形成，且公共电极的厚度小于栅极的厚度。
[0074]在具体阐述之前，应该理解的是，本发明中，构图工艺，可只包括光刻工艺，或，包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺，是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。可根据本发明中所形成的结构选择相应的构图工艺。
[0075]具体的，如图4-1至图4-6所示，栅极与公共电极通过同一构图工艺同时形成具体包括如下步骤:
[0076]步骤S1:形成金属电极层。
[0077]如图4-1所示，在该步骤中，在基板10的上方形成金属电极层，具体的，采用沉积、溅射或蒸镀的方法形成栅金属层110。优选的是，栅金属层110采用铝(Al)、铜(Cu)、钥(Mo)、铝钕合金(AINd)、铬(Cr)、钛(Ti)或银(Ag)形成，本实施例进一步优选采用银(Ag)形成。
[0078]步骤S2:在金属电极层的上方形成光刻胶层。
[0079]在该步骤中，通过涂覆方式，在栅金属层110的上方形成光刻胶层19。
[0080]步骤S3:采用半色调掩模板或灰色调掩模板，对光刻胶层进行曝光、显影工艺，将对应着形成栅极的区域的光刻胶完全保留，对应着形成公共电极的区域的光刻胶部分保留，其余区域的光刻胶完全去除。
[0081]如图4-2所示，在该步骤中，通过半色调掩模或灰色调掩模工艺对光刻胶层19进行曝光，使得光刻胶层19中不同区域的光刻胶发生、部分发生或不发生光固化反应；经过显影工艺后，光刻胶层19中对应着形成栅极的区域的光刻胶完全保留，对应着形成公共电极的区域的光刻胶部分保留，其余区域的光刻胶完全去除，即在栅金属层110的上方形成厚度不一的光刻胶图案。
[0082]步骤S4:对金属电极层进行第一次刻蚀工艺，将对应着形成栅极的区域和对应着形成公共电极的区域以外的金属电极材料去除。
[0083]如图4-3所示，在该步骤中，通过第一次刻蚀工艺对未被光刻胶保护部分的栅金属层110进行刻蚀，形成栅极11以及初具轮廓的图案化的栅金属图形111。其中，初具轮廓的图案化的栅金属图形111在后续工艺过程中将形成公共电极以及公共电极线，公共电极用于驱动液晶旋转，公共电极线用于为公共电极输入电信号，其与公共电极电连接。
[0084]步骤S5:对光刻胶层进行减薄处理，将对应着形成栅极的区域的光刻胶部分保留，对应着形成公共电极的区域的光刻胶完全去除。
[0085]如图4-4所示，在该步骤中，通过灰化工艺对光刻胶层19进行减薄，去除部分保留的光刻胶，即去除光刻胶层19中对应着形成用于驱动的公共电极的部分光刻胶，露出该部分对应的图案化的栅金属图形111的部分区域；而保留对应着形成用于与公共电极电连接的公共电极线的部分光刻胶，使其仍覆盖在该部分对应的图案化的栅金属图形111的部分区域。当然，对光刻胶的减薄并不限于采用灰化工艺，其他具有同样减薄效果的减薄工艺也可以应用在该步骤中，本实施例并不做限定。
[0086]步骤S6:对金属电极层进行第二次刻蚀工艺，将对应着形成驱动电极的区域的金属电极材料部分去除，形成包括栅极和公共电极的图形。
[0087]如图4-5所示，在该步骤中，通过第二次刻蚀工艺对未被光刻胶保护的栅金属层部分图案进行刻蚀，具体的说是对露出的初具轮廓的图案化的栅金属图形111对应着形成用于驱动的公共电极的部分进行刻蚀，由于该部分的金属电极材料未被光刻胶覆盖而露出，通过对刻蚀工艺的参数进行严格管控，使得该部分栅金属层的厚度范围为10-100 A，透过率范围为30-90%，也即形成了公共电极21 ;而在对应着形成用于与公共电极电连接的公共电极线的部分，由于仍被光刻胶覆盖着，因此该部分金属电极材料的厚度仍保持为栅金属层的厚度，也即形成公共电极线22，公共电极线22的厚度与栅极11的厚度相同。由于公共电极线22相对公共电极21具有更大的厚度，因此能保证良好的导电性，起到良好的电连接作用。
[0088]步骤S7:去除光刻胶层中剩余的光刻胶。
[0089]如图4-6所示，在该步骤中，通过剥离工艺对剩余的所有光刻胶进行剥离以便完全去除。[0090]至此，即完成了本实施例中公共电极和栅极的制备。
[0091]优选地，本实施例中栅极11的厚度范围为500-2000人，减薄后形成的公共电
极21的厚度为50 A ,此时公共电极21的透过率约为90%。当然，在本实施例中，栅极11可以采用铝(Al)、铜(Cu)、钥(Mo)、铝钕合金(AINd)、铬(Cr)、钛(Ti)或银(Ag)形成单层金属膜层或者由其构成的多层复合膜层，而公共电极21可以采用上述与形成栅极相同的材料的单层金属膜层或者由其构成的多层复合膜层通过刻蚀工艺减薄获得。
[0092]如图14所示为银(Ag)膜的透过率与膜厚变化的曲线图，从图14中可见，随着银(Ag)膜厚度的增加，其透过率逐渐降低。因此，在实际制备工艺中，可根据工艺设备的制备条件和阵列基板光线透过率的设计要求，从中取得较为均衡和合理的厚度范围。
[0093]另外，本实施例在制备阵列基板的过程中，还形成了数据线、栅线(图3、4_1至4-6中均未示出)，数据线与栅线交叉设置且将基板10划分为多个像素区域，薄膜晶体管设置在像素区域内。
[0094]本实施例中阵列基板的制备方法还包括，如图3所示，形成在公共电极21与栅极11上方的栅绝缘层12，形成在栅绝缘层12上方的有源层13，形成在有源层13上方的源极14/漏极15，形成在源极14/漏极15上方的钝化层16，形成在钝化层16上方的像素电极20,像素电极20与漏极15电连接。在本实施例中，公共电极21为板状,像素电极20为狭缝状，像素电极20相对公共电极21设置在上方、且与公共电极21在正投影方向上至少部分重叠。
[0095]本实施例中，栅绝缘层、有源层、源极/漏极、钝化层和像素电极的形成与现有技术栅绝缘层、有源层、源极/漏极、钝化层和像素电极的形成相同，这里不再赘述。
[0096]本实施例还提供一种采用上述阵列基板的显示装置，在该显示装置中，阵列基板中同时包括像素电极和公共电极，即形成ADSDS模式的显示装置。该显示装置可以为:液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0097]本实施例的阵列基板中，栅极和公共电极通过一次半色调掩模或灰色调掩模工艺制备完成，栅极和公共电极均采用相同的材料形成，且公共电极的厚度小于栅极的厚度，保证了公共电极的透过率满足ADSDS模式显示装置的显示要求。相对现有技术中栅极、公共电极采用不同材料、且通过两次构图工艺(或者说掩模工艺)制备完成的方式，本实施例减少了一次构图工艺，有效地简化了阵列基板的制备工艺，降低了掩模板和材料的成本，减少设备投资，节约了成本，提高了产能，提高了显示装置产品的竞争力。
[0098]实施例2:
[0099]本实施例与实施例1的区别在于，在本实施例中，参考图3，栅极11、公共电极21采用具有一维金属/介质光子晶体结构的多层复合膜层形成，其中，金属包括银(Ag)，介质包括硫化锌(ZnS)、氧化铟锡(Indium Tin Oxide，简称ΙΤ0)，公共电极21的厚度范围为
100-1000 A0
[0100]在本实施例中，栅极11的结构为ZnS/Ag/ZnS/Ag或IT0/Ag/IT0/Ag复合膜层结构，其中，硫化锌的厚度范围为200-800人，氧化铟锡的厚度范围为200-800人，处于内层的金属银的厚度范围为50-200人，处于外层的金属银的厚度范围为500-2000 A，例如:结构ZnS/Ag/ZnS/Ag中各膜层的厚度分别为400 A/1B0 A /400 A /2000 A;相应的，公共电极21的结构为ZnS/Ag/ZnS或ITO/Ag/ITO复合膜层结构，例如:结构ZnS/Ag/ZnS中各膜层的厚度分别为400 A /180 A /400 A
[0101]相应的，该阵列基板的制备方法中，以ZnS/Ag/ZnS/Ag为栅极11的结构示例，在步骤SI中，形成栅金属层110时，在基板10的上方分别依次形成ZnS/Ag/ZnS/Ag各膜层，上述的多层复合膜层即栅金属层110。具体的，采用沉积、溅射或蒸镀的方法形成ZnS/Ag/ZnS/Ag各膜层
[0102]在步骤S6中，通过刻蚀工艺去除栅金属层110表层的Ag膜层，以获得用于驱动液晶旋转的公共电极21，并保证公共电极21的透过率，公共电极21为ZnS/Ag/ZnS复合膜层结构，而栅极11和公共电极线22保持ZnS/Ag/ZnS/Ag复合膜层结构。
[0103]本实施例中阵列基板的其他结构与实施例1相同，这里不再赘述。
[0104]在本实施例中，公共电极在采用上述ZnS/Ag/ZnS复合膜层结构时，在可见光范围内的透过率曲线如图15所示,最大透过率接近90% ( λ =550nm)。
[0105]本实施例还提供一种采用上述阵列基板的显示装置。
[0106]实施例3:
[0107]本实施例与实施例1相比，阵列基板中的薄膜晶体管仍为底栅型结构，驱动电极仍包括公共电极和像素电极，第二电极设置于第一电极的下方，其中第一电极为狭缝状的公共电极，第二电极为板状的像素电极。在本实施例中，源极/漏极与像素电极采用相同的材料形成，且像素电极的厚度小于源极/漏极的厚度。
[0108]如图5所示，本实施例的阵列基板包括，形成于基板10上方的栅极11，形成于栅极
11上方的栅绝缘层12，形成在栅绝缘层12上方的有源层13，形成在有源层13上方的源极14/漏极15和像素电极20 (像素电极20直接与漏极15电连接)，形成在源极14/漏极15和像素电极20上方的钝化层16，形成在钝化层16上方的公共电极21。在本实施例中，像素电极20为板状,公共电极21为狭缝状,且公共电极21相对设置在像素电极20上方、且与像素电极20在正投影方向上至少部分重叠。
[0109]相应的，本实施例中阵列基板的制备方法，源极14/漏极15与像素电极20采用相同的材料、通过同一构图工艺同时形成，且像素电极20的厚度小于源极14/漏极15的厚度。
[0110]具体的，如图6-1至图6-7所示，源极14/漏极15与像素电极20通过同一构图工艺同时形成具体包括如下步骤:
[0111]步骤S1:形成金属电极层。
[0112]如图6-1所示，此时，阵列基板中已制备形成栅极11、栅绝缘层12以及有源层13。在该步骤中，在有源层13的上方形成金属电极层，具体的，采用沉积、溅射或蒸镀的方法形成源漏金属层140。优选的是，源漏金属层140采用铝(Al)、铜(Cu)、钥(Mo)、铝钕合金(AINd)、铬(Cr)、钛(Ti)或银(Ag)形成，本实施例进一步优选采用银(Ag)形成。
[0113]步骤S2:在金属电极层的上方形成光刻胶层。
[0114]在该步骤中，通过涂覆方式，在源漏金属层140的上方形成光刻胶层19。[0115]步骤S3:采用半色调掩模板或灰色调掩模板，对光刻胶层进行曝光、显影工艺，将对应着形成源极/漏极的区域的光刻胶完全保留，对应着形成像素电极的区域的光刻胶部分保留，其余区域的光刻胶完全去除。
[0116]如图6-2所示，在该步骤中，通过半色调掩模或灰色调掩模工艺对光刻胶层19进行曝光，使得光刻胶层19中不同区域的光刻胶发生、部分发生或不发生光固化反应；经过显影工艺后，光刻胶层19中对应着形成源极/漏极的区域的光刻胶完全保留，对应着形成像素电极的区域的光刻胶部分保留，其余区域的光刻胶完全去除，即在源漏金属层140的上方形成厚度不一的光刻胶图案。
[0117]步骤S4:对金属电极层进行第一次刻蚀工艺，将对应着形成源极/漏极的区域和对应着形成像素电极的区域以外的金属电极材料去除。
[0118]如图6-3所示，在该步骤中，通过第一次刻蚀工艺对未被光刻胶保护部分的源漏金属层140进行刻蚀，形成初具轮廓的图案化的源漏金属图形141。初具轮廓的图案化的源漏金属图形141在后续工艺过程中将形成像素电极以及源极/漏极，而且，经过第一次刻蚀工艺，有源层13上方对应着源极/漏极的区域的图案化的源漏金属图形141已经形成沟槽或间隙，后续形成的源极和漏极将分布于该沟槽或间隙的相对两侧。
[0119]步骤S5:对光刻胶层进行减薄处理，将对应着形成源极/漏极的区域的光刻胶部分保留，对应着形成像素电极的区域的光刻胶完全去除。
[0120]如图6-4所示，在该步骤中，通过灰化工艺对光刻胶进行减薄，例如采用气体直接进行等离子体处理，去除部分保留的光刻胶，即去除光刻胶层19中对应着形成像素电极的部分光刻胶，露出该部分对应的图案化的源漏金属图形141的部分区域；而保留对应着形成用于源极/漏极的部分光刻胶，使其仍覆盖在该部分对应的图案化的源漏金属图形141的部分区域。同样，对光刻胶的减薄并不限于采用灰化工艺，其他具有同样减薄效果的减薄工艺也可以应用在该步骤中，本实施例并不做限定。
[0121]步骤S6:对金属电极层进行第二次刻蚀工艺，将对应着形成驱动电极的区域的金属电极材料部分去除，形成包括源极/漏极和像素电极的图形。
[0122]如图6-5所示，在该步骤中，通过第二次刻蚀工艺对未被光刻胶保护(即覆盖)的源极/漏极部分进行刻蚀，对刻蚀工艺的参数进行严格管控，直至形成像素电极20，像素电极20的厚度范围为10-100 A,透过率范围为30-90%。
[0123]为了进一步形成被限制在源极和漏极之间的导电区域(即形成薄膜晶体管在栅压打开时源极和漏极之间的间隙相对应的半导体部分)，在本实施例中，在形成像素电极20之后还进一步包括第三次刻蚀工艺，如图6-6所示，通过干法刻蚀对有源层13中对应着图案化的源漏金属图形的沟槽或间隙区域进行η+刻蚀(图6中的有源层13结构可以与现有技术中的有源层结构相同，均为双层子膜层结构)，形成真正意义上的源极14/漏极15，像素电极20与漏极15直接电连接。
[0124]步骤S7:去除光刻胶层中剩余的光刻胶。
[0125]如图6-7所示，在该步骤中，通过剥离工艺对剩余的所有光刻胶进行剥离以便完全去除。
[0126]至此，即完成了本实施例中源极14/漏极15以及像素电极20的制备。[0127]优选地，本实施例中源极14/漏极15的厚度范围为500-2000 A,减薄后的像素
电极20的厚度为50 A,此时像素电极20的透过率约为90%。在本实施例中，源极14/漏极15可以采用铝(Al)、铜(Cu)、钥(Mo)、铝钕合金(AINd)、铬(Cr)、钛(Ti)或银(Ag)形成单层金属膜层或者由其构成的多层复合膜层，而像素电极20可以采用上述与形成源极14/漏极15相同的材料的单层金属膜层或者由其构成的多层复合膜层通过刻蚀工艺减薄获得。
[0128]另外，本实施例中阵列基板的制备方法还包括，如图5所示，形成在源极14/漏极15以及像素电极20上方的钝化层16，形成在钝化层16上方的公共电极21，公共电极21通过栅绝缘层12中的过孔和钝化层16中的过孔与公共电极线22电连接。在本实施例中，像素电极20为板状，公共电极21为狭缝状，公共电极21相对设置于像素电极20的上方、且与像素电极20在正投影方向上至少部分重叠。
[0129]本实施例中，栅极、栅绝缘层、有源层、钝化层和公共电极的形成与现有技术栅极、栅绝缘层、有源层、钝化层和公共电极的形成相同，这里不再赘述。
[0130]与实施例1相同，本实施例还提供一种ADSDS模式的显示装置。实际上，本实施例为实施例1的一种变型，在ADSDS模式的显示装置中，阵列基板中像素电极可以为板状也可以为狭缝状，相应的，公共电极可以为狭缝状也可以为板状。ADSDS模式显示装置具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差、无挤压水波纹(push Mura)等优点，具有较好的画面品质。
[0131]本实施例的阵列基板中，源极/漏极以及像素电极通过一次半色调掩模或灰色调掩模工艺制备完成，源极/漏极以及像素电极均采用相同的材料形成，且像素电极的厚度小于源极/漏极的厚度，保证了像素电极的透过率满足ADSDS模式显示装置的显示要求。相对现有技术中源极/漏极、像素电极采用不同材料、且通过两次掩模工艺制备完成的方式，本实施例减少了一次构图工艺，有效地简化了阵列基板的制备工艺，降低了掩模板和材料的成本，减少设备投资，节约了成本，提高了产能，提高了显示装置产品的竞争力。
[0132]实施例4:
[0133]本实施例与实施例3的区别在于，在本实施例中，参考图5，源极14/漏极15、像素电极20采用具有一维金属/介质光子晶体结构的多层复合膜层，其中，金属包括银(Ag)，介质包括硫化锌(ZnS)、氧化铟锡(ITO)，像素电极20的厚度范围为100-1000 L.[0134]在本实施例中，源极14/漏极15的结构为ZnS/Ag/ZnS/Ag或ITO/Ag/ITO/Ag复合膜层结构，其中，硫化锌的厚度范围为200-800 A,氧化铟锡的厚度范围为200-800人，处于内层的金属银的厚度范围为50-200 A,处于外层的金属银的厚度范围为500-2000 A,例如:结构ZnS/Ag/ZnS/Ag中各膜层的厚度分别为400 A /180 A/400 A /2 000 A;相应的，像素电极20的结构为ZnS/Ag/ZnS或ITO/Ag/ITO复合膜层
结构，例如:结构ZnS/Ag/ZnS中各膜层的厚度分别为400 A /180 A /400 A。
[0135]相应的，该阵列基板的制备方法中，以ZnS/Ag/ZnS/Ag为源极14/漏极15的结构示例，在步骤SI中，形成源漏金属层140时，在有源层13的上方分别依次形成ZnS/Ag/ZnS/Ag各膜层，上述的多层复合膜层即源漏金属层140。具体的，采用沉积、溅射或蒸镀的方法形成ZnS/Ag/ZnS/Ag各膜层
[0136]在步骤S6中，通过刻蚀工艺去除源漏金属层140表层的Ag膜层，以获得用于驱动的像素电极20的ZnS/Ag/ZnS复合膜层结构，而源极14/漏极15保持ZnS/Ag/ZnS/Ag复合膜层结构。
[0137]本实施例中阵列基板的其他结构与实施例3相同，这里不再赘述。
[0138]本实施例还提供一种采用上述阵列基板的显示装置。
[0139]实施例5:
[0140]本实施例与实施例1-4任一相比，阵列基板中的薄膜晶体管仍为底栅型结构，驱动电极仍包括公共电极和像素电极。在本实施例中，源极/漏极与像素电极采用相同的材料形成，且像素电极的厚度小于源极/漏极的厚度；并且，栅极与公共电极采用相同的材料形成，且公共电极的厚度小于栅极的厚度。
[0141]如图7所示，本实施例中，栅极与公共电极的形成与实施例1或2相同，源极/漏极与像素电极的形成与实施例3或4相同，而栅绝缘层、有源层和钝化层的形成与现有技术栅绝缘层、有源层和钝化层的形成相同，这里不再赘述。
[0142]本实施例中，像素电极透过率范围为30-90%，当像素电极采用铝、铜、钥、铝钕合金、铬、钛或银形成时，像素电极的厚度范围为10-100 A;当像素电极采用一维金属/介
质光子晶体形成时，厚度范围为100-1000人；并且，公共电极的透过率范围为30-90%，当公共电极采用铝、铜、钥、铝钕合金、铬、钛或银形成时，厚度范围为10-100 A当公共电
极米用一维金属/介质光子晶体形成时，厚度范围为100-1000 A。
[0143]本实施例还提供一种采用上述阵列基板的显示装置。
[0144]本实施例的阵列基板中，栅极与公共电极采用相同的材料且通过一次半色调掩模或灰色调掩模工艺制备完成，且公共电极的厚度小于栅极的厚度；并且，源极/漏极与像素电极采用相同的材料且通过一次半色调掩模或灰色调掩模工艺制备完成，且像素电极的厚度小于源极/漏极的厚度，保证了公共电极和像素电极的透过率满足ADSDS模式显示装置的显示要求。相对现有技术中源极/漏极与像素电极和栅极与公共电极采用不同材料、且均通过两次掩模工艺制备完成的方式，本实施例减少了两次构图工艺，有效地简化了阵列基板的制备工艺，降低了掩模板和材料的成本，减少设备投资，节约了成本，提高了产能，提高了显示装置产品的竞争力。
[0145]实施例6:
[0146]本实施例与实施例1、2相比，本实施例的阵列基板中的薄膜晶体管为顶栅型结构，驱动电极仍包括公共电极和像素电极，且公共电极与像素电极在正投影方向上至少部
分重叠。
[0147]在本实施例阵列基板的薄膜晶体管中，栅极、源极与漏极中处于相对下层的为源极与漏极，处于相对上层的为栅极；第二电极设置于第一电极的下方，其中第一电极为狭缝状的公共电极，第二电极为板状的像素电极。其中，源极/漏极与像素电极采用相同的材料形成，且像素电极的厚度小于源极/漏极的厚度。
[0148]具体的，如图8所示，该阵列基板中，基板10的上方依次为有源层13、同层设置的源极14和漏极15、栅绝缘层12、栅极11，另外，像素电极20与源极14和漏极15同层设置(像素电极20直接与漏极15电连接)，公共电极21与栅极11同层设置。
[0149]在本实施例中，源极14/漏极15和像素电极20采用相同的材料、且在同一构图工艺中形成。其中，源极14/漏极15可以采用铝(Al)、铜(Cu)、钥(Mo)、铝钕合金(AINd)、铬(Cr)、钛(Ti)或银(Ag)形成单层金属膜层或者由其构成的多层复合膜层，而像素电极20可以采用上述与形成源极14/漏极15相同的材料的单层金属膜层或者由其构成的多层复合膜层通过刻蚀工艺减薄获得。本实施例中，像素电极20的厚度范围为10-100 A,透过率范围为30-90%。
[0150]或者，源极14/漏极15的结构为ZnS/Ag/ZnS/Ag或ITO/Ag/ITO/Ag复合膜层结构，优选各膜层的厚度分别为400 A /180 A /400 A /2000 A;像素电极20的结构为ZnS/Ag/ZnS或ITO/Ag/ITO复合膜层结构，优选各膜层的厚度分别为400 A /180A /400 A。
[0151]本实施例阵列基板中各层结构的制备方法具体可参考实施例1、2，这里不再赘述。
[0152]与实施例1、2相同，本实施例还提供一种ADSDS模式的显示装置。
[0153]实施例7:
[0154]本实施例与实施例3、4相比，本实施例的阵列基板中的薄膜晶体管为顶栅型结构，驱动电极仍包括公共电极和像素电极，且公共电极与像素电极在正投影方向上至少部
分重叠。
[0155]在本实施例阵列基板的薄膜晶体管中，栅极、源极与漏极中处于相对下层的为源极与漏极，处于相对上层的为栅极；第二电极设置于第一电极的下方，其中第一电极为狭缝状的公共电极，第二电极为板状的像素电极。其中，栅极与公共电极采用相同的材料形成，且公共电极的厚度小于栅极的厚度。
[0156]具体的，如图9所示，该阵列基板中，基板10的上方依次为有源层13、同层设置的源极14和漏极15、栅绝缘层12、栅极11，另外，像素电极20与源极14和漏极15同层设置(像素电极20直接与漏极15电连接)，公共电极21与栅极11同层设置。
[0157]在本实施例中，公共电极21与栅极11采用相同的材料、且在同一构图工艺中形成。其中，栅极11可以采用铝(Al)、铜(Cu)、钥(Mo)、铝钕合金(AINd)、铬(Cr)、钛(Ti)或银(Ag)形成单层金属膜层或者由其构成的多层复合膜层，而公共电极21可以采用上述与形成栅极11相同的材料的单层金属膜层或者由其构成的多层复合膜层通过刻蚀工艺减薄获得。本实施例中，公共电极21的厚度范围为10-100 A，透过率范围为30-90%。
[0158]或者，栅极11的结构为ZnS/Ag/ZnS/Ag或ITO/Ag/ITO/Ag复合膜层结构，优选各膜层的厚度分别为400 A /180 A /400 A /2000 A;公共电极21的结构为ZnS/Ag/
ZnS或ITO/Ag/ITO复合膜层结构，优选各膜层的厚度分别为400 A /180 A /400 A。
[0159]本实施例阵列基板中各层结构的制备方法具体可参考实施例3、4，这里不再赘述。
[0160]与实施例3、4相同，本实施例还提供一种ADSDS模式的显示装置。
[0161]实施例8:
[0162]本实施例与实施例6-7任一相比，阵列基板中的薄膜晶体管为顶栅型结构，而驱动电极仍包括公共电极和像素电极。在本实施例中，源极/漏极与像素电极采用相同的材料形成，且像素电极的厚度小于源极/漏极的厚度；并且，栅极与公共电极采用相同的材料形成，且公共电极的厚度小于栅极的厚度。
[0163]具体的，如图10所示，该阵列基板中，基板10的上方依次为有源层13、同层设置的源极14和漏极15、栅绝缘层12、栅极11，像素电极20与源极14和漏极15同层设置(像素电极20直接与漏极15电连接)，公共电极21与栅极11同层设置。
[0164]本实施例中，源极/漏极与像素电极的形成与实施例6相同，栅极与公共电极的形成与实施例7相同，而栅绝缘层、有源层和钝化层的形成与现有技术栅绝缘层、有源层和钝化层的形成相同，这里不再赘述。
[0165]与实施例6、7相同，本实施例还提供一种ADSDS模式的显示装置。
[0166]实施例9:
[0167]本实施例与实施例1-8任一的区别在于，阵列基板中的薄膜晶体管为底栅型结构，而驱动电极仍包括公共电极和像素电极。在本实施例中，栅极与像素电极采用相同的材料形成，且像素电极的厚度小于栅极的厚度。
[0168]具体的，如图11所示，在本实施例中，该阵列基板中，基板10的上方依次为栅极U、栅绝缘层12、有源层13 (从图11中可见，有源层13为双层子膜层结构)、同层设置的源极14和漏极15，另外，像素电极20与栅极11同层设置(像素电极20通过像素电极连接线23与漏极15电连接)。
[0169]在本实施例中，用于连接像素电极20与源极15之间的像素电极连接线23与公共电极21采用相同的材料、且在同一构图工艺中形成；用于与公共电极21连接的公共电极线22与栅极11、像素电极20采用相同的材料、且在同一构图工艺中形成。
[0170]本实施例中，栅极与像素电极的形成可参考实施例1-5中栅极与公共电极的形成，而公共电极、栅绝缘层、有源层和钝化层的形成与现有技术公共电极、栅绝缘层、有源层和钝化层的形成相同，这里不再赘述。
[0171]与实施例1-8相同，本实施例还提供一种ADSDS模式的显示装置。
[0172]实施例10:
[0173]本实施例与实施例1-9任一的区别在于，本实施例的阵列基板中薄膜晶体管为底栅型，且驱动电极仅包括第一电极，第一电极为像素电极。
[0174]具体的，如图12所示，该阵列基板中，基板10的上方依次为栅极11、栅绝缘层12、有源层13、同层设置的源极14和漏极15，像素电极20与源极14/漏极15同层设置(像素电极20直接与漏极15电连接)。
[0175]在本实施例中，处于相对上层的源极/漏极、与像素电极采用相同的材料形成，且像素电极的厚度小于源极/漏极的厚度，像素电极与漏极电连接，像素电极的透过率范围为 30-90%。
[0176]在本实施例中，源极/漏极与像素电极为单层或多层复合膜层，采用铝、铜、钥、铝钕合金、铬、钛或银形成；或者，源极/漏极与像素电极为具有一维金属/介质光子晶体结构的多层复合膜层，金属包括银，介质包括硫化锌、氧化铟锡。
[0177]在本实施例的阵列基板中，源极/漏极与像素电极通过同一构图工艺同时形成。具体的制备方法可参考实施例3-5任一中阵列基板的源极/漏极与像素电极的制备方法。
[0178]本实施例中，栅极、栅绝缘层、有源层和钝化层的形成与现有技术栅极、栅绝缘层、有源层和钝化层的形成相同，这里不再赘述。
[0179]本实施例还提供一种采用上述阵列基板的显示装置。该显示装置可以为TN(Twisted Nematic,扭曲向列)模式的 IXD、VA (Vertical Alignment,垂直取向)模式的IXD、或OLED显示装置。
[0180]实施例11:
[0181]本实施例与实施例10的区别在于，本实施例的阵列基板中薄膜晶体管为顶栅型，且驱动电极仅包括第一电极，第一电极为像素电极。
[0182]具体的，如图13所示，该阵列基板中，基板10的上方依次为有源层13、同层设置的源极14和漏极15、栅绝缘层12、栅极11，像素电极20与源极14/漏极15同层设置，像素电极20直接与漏极15电连接。
[0183]在本实施例中，处于相对下层的源极/漏极、与像素电极采用相同的材料形成，且像素电极的厚度小于源极/漏极的厚度，像素电极与漏极直接电连接，像素电极的透过率范围为30-90%。
[0184]在本实施例中，源极/漏极与像素电极为单层或多层复合膜层，采用铝、铜、钥、铝钕合金、铬、钛或银形成；或者，源极/漏极与像素电极为具有一维金属/介质光子晶体结构的多层复合膜层，金属包括银，介质包括硫化锌、氧化铟锡。
[0185]在本实施例的阵列基板中，源极/漏极与像素电极通过同一构图工艺同时形成。具体的制备方法可参考实施例6或8中阵列基板的源极/漏极与像素电极的制备方法。
[0186]本实施例中，栅极、栅绝缘层、有源层和钝化层的形成与现有技术栅极、栅绝缘层、有源层和钝化层的形成相同，这里不再赘述。
[0187]本实施例还提供一种采用上述阵列基板的显示装置。
[0188]本发明的阵列基板中，通过将像素电极或公共电极与薄膜晶体管中的栅极或源极/漏极采用相同的材料形成，同时，在阵列基板的制备方法中通过同一构图工艺同时形成像素电极或公共电极与薄膜晶体管中的栅极或源极/漏极，且经过减薄工艺，使得像素电极或公共电极满足透过率，相比现有技术中阵列基板的制备工艺至少减少了一次构图工艺，有效地简化了阵列基板的制备工艺，降低了掩模板和材料的成本，减少设备投资，节约了成本，提高了产能，提高了显示装置产品的竞争力。
[0189]可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
【权利要求】
1.一种阵列基板，包括基板以及设置于所述基板上的薄膜晶体管和驱动电极，所述薄膜晶体管包括栅极以及设置在同一层的源极/漏极，其特征在于，所述栅极或所述源极/所述漏极与所述驱动电极采用相同的材料形成，且所述驱动电极的厚度小于所述栅极或所述源极/所述漏极的厚度。
2.根据权利要求1所述的阵列基板，其特征在于，所述驱动电极包括第一电极与第二电极，所述第一电极与所述第二电极在正投影方向上至少部分重叠，所述第二电极设置于所述第一电极的下方，处于相对上层的所述栅极或所述源极/所述漏极、与所述第一电极采用相同的材料形成，且所述第一电极的厚度小于处于相对上层的所述栅极或所述源极/所述漏极的厚度；和/或，处于相对下层的所述栅极或所述源极/所述漏极、与所述第二电极采用相同的材料形成，且所述第二电极的厚度小于处于相对下层的所述栅极或所述源极/所述漏极的厚度。
3.根据权利要求2所述的阵列基板，其特征在于，处于相对上层的所述栅极或所述源极/所述漏极与所述第一电极，和/或，处于相对下层的所述栅极或所述源极/所述漏极与所述第二电极，为单层或多层复合膜层，采用铝、铜、钥、铝钕合金、铬、钛或银形成； 或者，处于相对上层的所述栅极或所述源极/所述漏极与所述第一电极，和/或，处于相对下层的所述栅极或所述源极/所述漏极与所述第二电极，为具有一维金属/介质光子晶体结构的多层复合膜层，所述金属包括银，所述介质包括硫化锌、氧化铟锡。
4.根据权利要求3所述的阵列基板，其特征在于，所述第一电极为狭缝状，所述第二电极为板状，所述第一电极为像素电极，所述像素电极与所述漏极电连接，所述第二电极为公共电极；或者，所述第一电极为公共电极，所述第二电极为像素电极，所述像素电极与所述漏极电连接。
5.根据权利要求4所述的 阵列基板，其特征在于，所述像素电极的透过率范围为30-90%，当所述像素电极采用铝、铜、钥、铝钕合金、铬、钛或银形成时，厚度范围为10-100 A ?,当所述像素电极采用一维金属/介质光子晶体形成时，厚度范围为100-1000 A; 所述公共电极的透过率范围为30-90%，当所述公共电极采用铝、铜、钥、铝钕合金、铬、钛或银形成时，厚度范围为10-100 A;当所述公共电极采用一维金属/介质光子晶体形成时，厚度范围为100-1000 A。
6.根据权利要求1所述的阵列基板，其特征在于，所述驱动电极包括第一电极，处于相对上层的所述栅极或所述源极/所述漏极、与所述第一电极采用相同的材料形成，且所述第一电极的厚度小于处于相对上层的所述栅极或所述源极/所述漏极的厚度。
7.根据权利要求6所述的阵列基板，其特征在于，处于相对上层的所述栅极或所述源极/所述漏极与所述第一电极为单层或多层复合膜层，采用铝、铜、钥、铝钕合金、铬、钛或银形成； 或者，处于相对上层的所述栅极或所述源极/所述漏极与所述第一电极为具有一维金属/介质光子晶体结构的多层复合膜层，所述金属包括银，所述介质包括硫化锌、氧化铟锡。
8.根据权利要求7所述的阵列基板，其特征在于，所述第一电极为像素电极，所述像素电极与所述漏极电连接，所述像素电极的透过率范围为30-90%，当所述像素电极采用铝、铜、钥、铝钕合金、铬、钛或银形成时，厚度范围为10-100 A ;当所述像素电极采用一维金属/介质光子晶体形成时，厚度范围为100-1 000 A。
9.一种显示装置，其特征在于，包括权利要求1-8任一项所述的阵列基板。
10.一种阵列基板的制备方法，包括在基板上形成薄膜晶体管和驱动电极的步骤，所述薄膜晶体管包括栅极以及设置在同一层的源极/漏极，其特征在于，所述栅极或所述源极/所述漏极与所述驱动电极采用相同的材料、采用同一构图工艺形成，且所述驱动电极的厚度小于所述栅极或所述源极/所述漏极的厚度。
11.根据权利要求10所述的制备方法，其特征在于，所述栅极或所述源极/所述漏极与所述驱动电极通过同一构图工艺形成具体包括如下步骤: 步骤S1:形成金属电极层； 步骤S2:在所述金属电极层的上方形成光刻胶层； 步骤S3:采用半色调掩模板或灰色调掩模板，对所述光刻胶层进行曝光、显影工艺，将对应着形成所述栅极或所述源极/所述漏极的区域的光刻胶完全保留，对应着形成所述驱动电极的区域的光刻胶部分保留，其余区域的光刻胶完全去除； 步骤S4:对所述金属电极层进行第一次刻蚀工艺，将对应着形成所述栅极或所述源极/所述漏极的区域和对应着形成所述驱动电极的区域以外的金属电极材料去除； 步骤S5:对所述光刻胶层进行减薄处理，将对应着形成所述栅极或所述源极/所述漏极的区域的光刻胶部分保留，对应着形成所述驱动电极的区域的光刻胶完全去除； 步骤S6:对所述金属电极层进行第二次刻蚀工艺，将对应着形成所述驱动电极的区域的金属电极材料部分去除，形成包括所述栅极或所述源极/所述漏极和所述驱动电极的图形； 步骤S7:去除所述光刻胶层中剩余的光刻胶。
12.根据权利要求11所述的制备方法，其特征在于，所述栅极或所述源极/所述漏极与所述驱动电极采用相同的材料形成，在步骤SI中，所述金属电极层为单层或多层复合膜层，采用铝、铜、钥、铝钕合金、铬、钛或银形成；在步骤S6中，对所述金属电极层进行第二次刻蚀工艺后，得到的所述驱动电极的厚度范围为10-100 A,透过率范围为30-90%; 或者，所述金属电极层为具有一维金属/介质光子晶体结构的多层复合膜层，所述金属包括银，所述介质包括硫化锌、氧化铟锡；在步骤S6中，对所述金属电极层进行第二次刻蚀工艺后，得到的所述驱动电极的厚度范围为I 00-1000A,透过率范围为30-90%。
13.根据权利要求12所述的阵列基板，其特征在于，在步骤S5中，通过灰化工艺对所述光刻胶层进行减薄处理。
14.根据权利要求13所述的制备方法，其特征在于，所述驱动电极包括第一电极与第二电极，所述第二电极设置于所述第一电极的下方，通过同一构图工艺同时形成处于相对上层的所述栅极或所述源极/所述漏极与所述第一电极；和/或，通过同一构图工艺同时形成处于相对下层的所述栅极或所述源极/所述漏极与所述第二电极。
15.根据权利要求14所述的制备方法，其特征在于，所述第一电极为狭缝状，所述第二电极为板状，所述第一电极为像素电极，所述像素电极与所述漏极电连接，所述第二电极为公共电极；或者，所述第一电极为公共电极，所述第二电极为像素电极，所述像素电极与所述漏极电连接。
16.根据权利要求13所述的制备方法，其特征在于，所述驱动电极包括第一电极，通过同一构图工艺同时形成处于相对上层的所述栅极或所述源极/所述漏极与所述第一电极，所述第一电极为像素电极，所述像 素电极与所述漏极电连接。
【文档编号】H01L27/12GK103474434SQ201310422039
【公开日】2013年12月25日 申请日期:2013年9月16日 优先权日:2013年9月16日
【发明者】张锋, 姚琪, 刘志勇 申请人:京东方科技集团股份有限公司