非易失性存储器件及其制造方法
【专利摘要】非易失性存储器件包括浮置栅极，其形成在衬底上；接触插塞，其形成在该浮置栅极的第一侧，并设置为平行该浮置栅极，且具有限定于其间的间隙；和间隔物，其形成在该浮置栅极的侧壁上，并填充该间隙，其中该接触插塞与该浮置栅极具有足够大的重迭面积，以致能该接触插塞操作如用于该浮置栅极的控制栅极。
【专利说明】非易失性存储器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请主张2012年12月21日提出的申请的申请号为10-2012-0151093的韩国专利申请的优先权，通过引用将其全文合并于此。
【技术领域】
[0003]本发明的实施例涉及一种半导体器件制造技术，更具体地，涉及一种非易失性存储器件及其制造方法。
【背景技术】
[0004]生活环境的改变致使任何人可以随时随地方便地使用所需信息，归功于近来发展的数字媒体器件。随着从模拟转换为数字，各式各样迅速蔓延的数字器件需要能够方便地储存所摄取的影像、录下的音乐和各种数据的储存介质。为了满足此需求，根据非存储器半导体的高集成度的趋势，对系统级芯片(SoC)领域产生越来越多的关注，且半导体制造商竞相投资SoC领域，以努力加强以SoC为基础的技术。在SoC中，多个系统技术集成在一个半导体中。
[0005]在集成复杂技术的SoC领域中，对微调模拟器件或储存内部操作算法的嵌入式存储器的需求渐增，因为在其中混合数字电路和模拟电路的具有复合功能的芯片变得更加常见。特别地，受关注的嵌入式存储器为快闪电可擦除可编程只读存储器(EEPR0M)。这是因为快闪EEPROM为高度集成的非易失性存储器件，其可以像ROM —样，甚至在电源关闭的状态下亦能储存数据，并能够电擦除和编程数据。EEPROM包括单栅极EEPR0M，其具有一个栅极(例如，浮置栅极)；层叠栅极(ETOX) EEPR0M，其中两个栅极(例如，浮置栅极与控制栅极)垂直地层叠；双栅极EEPROM ;和分裂栅极EEPR0M。
[0006]由于模拟器件的特性可以受到对应于用来产生该器件的工艺数的变异影响，因此欲应用至包括模拟器件的系统级芯片的嵌入式存储器应该使用CMOS工艺或逻辑工艺来制造，同时最小化额外工艺，以便最小化工艺变异。
[0007]然而，在传统技术中，由于层叠栅极EEPR0M、双栅极EEPROM和分裂栅极EEPROM需要额外工艺来产生额外结构，要将层叠栅极EEPR0M、双栅极EEPROM和分裂栅极EEPROM应用至嵌入式存储器存在限制。反之，虽然单栅极EERPOM可以用较少的工艺步骤形成，但是由于浮置栅极使用形成在衬底中的阱来耦接，因此单栅极EEPROM的集成度受限。
[0008]因此，需要能够在不增大集成度的情况下遵照类似单栅极EEPROM的逻辑工艺来制造的非易失性存储器件。
【发明内容】
[0009]各种实施例涉及一种非易失性存储器件及其制造方法，该非易失性存储器件使用少数处理步骤。
[0010]同样地，各种实施例涉及一种非易失性存储器件及其制造方法，该非易失性存储器件可以改善集成度。
[0011]在一实施例中，一种非易失性存储器件包括:浮置栅极，其形成在衬底上；接触插塞，其形成在浮置栅极的第一侧，并设置为平行浮置栅极，且具有限定于其间的间隙；和间隔物，其形成在浮置栅极的侧壁上，并填充间隙，且接触插塞与浮置栅极可以具有足够大的重迭面积，以致接触插塞能够作为用于浮置栅极的控制栅极来操作。
[0012]在一实施例中，一种非易失性存储器件包括:浮置栅极，其形成在衬底上；间隔物，其形成在浮置栅极的侧壁上；第一接触插塞，其形成在浮置栅极的第一侧，并接触间隔物，第一接触插塞与浮置栅极隔开第一距离；以及第二接触插塞，其形成在浮置栅极的与第一侧相对的第二侧，第二接触插塞与浮置栅极隔开第二距离，且第一距离可以小于第二距离，且第一接触插塞与浮置栅极可以具有足够大的重迭面积，而第一距离足够小，以致第一接触插塞能够作为用于浮置栅极的控制栅极来操作。
[0013]在一实施例中，一种非易失性存储器件包括:选择栅极，其形成在衬底上；浮置栅极，其形成在衬底上，并邻接选择栅极；间隔物，其形成在浮置栅极和选择栅极的侧壁上；以及接触插塞，其接触间隔物的邻近浮置栅极的部分。
[0014]在一实施例中，一种用于制造非易失性存储器件的方法包含以下步骤:在衬底上形成浮置栅极；在浮置栅极的侧壁上形成间隔物；在衬底的上表面上形成层间电介质层；以及在浮置栅极的第一侧和第二侧形成穿过层间电介质层的第一接触插塞和第二接触插塞，且第一接触插塞形成为接触间隔物。第一接触插塞形成为具有面对浮置栅极的侧壁的侧壁。第一接触插塞和第二接触插塞形成为具有不同形状。第一接触插塞为棒型，且第二接触插塞为孔型。浮置栅极与第二接触插塞间的距离大于浮置栅极与第一接触插塞间的距离。浮置栅极和第一接触插塞的侧壁经此彼此面对的第一面对面积被限定为大于浮置栅极和第二接触插塞的侧壁的经此彼此面对的第二面对面积。
[0015]在一实施例中，一种用于制造非易失性存储器件的方法包含以下步骤:在衬底上形成栅极导电层，衬底具有逻辑区和存储区；选择性刻蚀栅极导电层，并形成位于逻辑区中的栅极和位于存储区中的浮置栅极；在栅极与浮置栅极的侧壁上形成间隔物；在衬底的上表面上形成层间电介质层；以及形成第一接触插塞与第二接触插塞，他们穿过层间电介质层，位于浮置栅极的第一侧和第二侧，且第一接触插塞形成为接触间隔物。第一接触插塞形成为具有面对浮置栅极的侧壁的侧壁。第一接触插塞和第二接触插塞形成为具有不同形状。第一接触插塞为棒型，且第二接触插塞为孔型。浮置栅极与第二接触插塞间的距离大于浮置栅极与第一接触插塞间的距离。浮置栅极和第一接触插塞的侧壁经此彼此面对的第一面对面积大于浮置栅极和第二接触插塞的侧壁经此彼此面对的第二面对面积。
[0016]在一实施例中，一种非易失性存储器件包括:衬底，其具有多个有源区；浮置栅极，其形成在个别的有源区上；间隔物，其形成在浮置栅极的侧壁上；第一接触插塞，其形成在浮置栅极的第一侧，并接触间隔物；第二接触插塞，其形成在浮置栅极的相对的第二侧；第一导线，每一个第一导线接触多个第一接触插塞，且沿第一方向布置；以及第二导线，每一个第一导线接触多个第二接触插塞，且沿第二方向布置，与第一导线交叉。非易失性存储器件进一步包括第一层间电介质层，其形成在衬底的上表面上；以及第二层间电介质层，其形成在第一层间电介质层上，且第一接触插塞在第二层间电介质层上通过穿过第一层间电介质层和第二层间电介质层接触第一导线，且第二接触插塞在第一层间电介质层上通过穿过第一层间电介质层接触第二导线。第一接触插塞具有面对浮置栅极的侧壁的侧壁。第一接触插塞和第二接触插塞具有不同形状。第一接触插塞为棒型，且第二接触插塞为孔型。浮置栅极与第二接触插塞间的距离大于浮置栅极与第一接触插塞间的距离。浮置栅极和第一接触插塞的侧壁经此彼此面对的第一面对面积大于浮置栅极和第二接触插塞的侧壁经此彼此面对的第二面对面积。浮置栅极响应施加至第一接触插塞的电压而被耦接。浮置栅极与第一接触插塞间的耦接比随着第一接触插塞与浮置栅极间的距离减少而增大。
[0017]在一实施例中，一种非易失性存储器件包括:衬底，其具有多个有源区；浮置栅极，其形成在个别的有源区上；接触插塞，其形成在浮置栅极的第一侧，并设置为平行浮置栅极，且具有限定于其间的间隙；间隔物，其形成在浮置栅极的侧壁上，并填充间隙；第一导线，每一个第一导线接触多个接触插塞，且沿第一方向布置；以及第二导线，每一个第二导线接触多个有源区，且沿第二方向布置，与第一导线交叉。非易失性存储器件进一步包括层间电介质层，其形成在衬底的上表面上；且接触插塞在层间电介质层上通过穿过层间电介质层耦接至第一导线。非易失性存储器件进一步包括结区，其形成在有源区中，位于浮置栅极的第一侧和浮置栅极的相对的第二侧，且第二导线包括连接部分，其连接形成在浮置栅极的第二侧的结区。连接部分包括形成在衬底中的杂质区。接触插塞具有面对浮置栅极的侧壁的侧壁。浮置栅极响应施加至接触插塞的电压而被耦接。浮置栅极与接触插塞间的耦接比随着间隙的宽度减少而增大。
[0018]在一实施例中，一种非易失性存储器件包括:选择栅极，其形成在衬底上；浮置栅极，其形成在衬底上，并邻接选择栅极；间隔物，其形成在浮置栅极与选择栅极的侧壁上，并填充选择栅极与浮置栅极间的间隙；和接触插塞，其接触间隔物的邻近浮置栅极的部分。接触插塞具有面对浮置栅极的侧壁的侧壁。浮置栅极具有面对选择栅极的侧壁的侧壁。浮置栅极响应施加至接触插塞的第一电压而被耦接，且浮置栅极响应施加至选择栅极的第二电压也被耦接。
【专利附图】
【附图说明】
[0019]图1A和IB为说明根据本发明的一实施例的非易失性存储器件的单位单元的图。
[0020]图2A和2B为说明根据本发明的实施例的非易失性存储器件的单位单元变体的平面图。
[0021]图3A至3E为说明根据本发明的一实施例的用于制造非易失性存储器件的单位单元的方法的横截面图。
[0022]图4A至4C为说明根据本发明的一实施例的非易失性存储器件的单位单元的操作的图。
[0023]图5A和5B为说明根据本发明的一实施例的非易失性存储器件的单元阵列的图。
[0024]图6A和6B为说明根据本发明的一实施例的非易失性存储器件的单元阵列的图。
[0025]图7为根据本发明的一实施例的非易失性存储器件的单元阵列的等效电路图。
[0026]图8A和SB为说明根据本发明的一实施例的非易失性存储器件的单位单元的图。
[0027]图9A和9B为说明根据本发明的一实施例的非易失性存储器件的单位单元的图。
[0028]图10为示出了根据本发明的一实施例的示出包括非易失性存储器件的存储器系统的框图。【具体实施方式】
[0029]各种实施例将在下文参照所附附图更详细地描述。然而，本发明可以用不同形式体现，且不应理解为受限于此处所提出的实施例。进一步而言，提供这些实施例以便此公开内容将更为充分而完整，并将充分地将本发明的范围传达予本领域技术人员。在本公开内容的全文中，贯穿本发明的各个附图与实施例之间，相似的附图标记指的是相似的零件。
[0030]附图未必依照比例，且在一些例子中可以夸大比例，以清楚地说明各实施例的特性。当称第一层位于第二层“上”或位于衬底“上”时，不仅指的是该第一层直接形成在该第二层或该衬底上的情况，且亦指第三层存在于该第一层与该第二层或该衬底之间的情况。
[0031]将于下文描述的本发明的实施例提供一种非易失性存储器件及其制造方法，其可以应用至嵌入式存储器。特别地，本发明的实施例提供一种非易失性存储器件及其制造方法，其可以应用至包括模拟器件的系统级芯片(SoC)中的嵌入式存储器。为此目的，本发明的实施例提供非易失性存储器件及其制造方法，所述非易失性存储器件可以使用与单栅极EEPROM相同的工艺步骤数来制造，同时获得较高的集成度。
[0032]作为参考，在传统的单栅极EEPROM中，由于例如阱的形成在衬底中的杂质区用来耦接浮置栅极，其制造工艺需要相对少的工艺步骤。然而，在单栅极EEPROM中，欲增大集成度存在限制。在浮置栅极与控制栅极垂直层叠的层叠栅极EEPR0M、控制栅极与浮置栅极并排设置的双栅极EEPR0M、以以及控制栅极覆盖浮置栅极的一侧的分裂栅极EEPROM中，由于提供了用于耦接浮置栅极的控制栅极，因此可以增大集成度。然而，由于浮置栅极与控制栅极无法同时形成，因此需要独立的额外工艺来形成控制栅极。
[0033]考虑到传统器件的限制，将在下文描述的本发明的实施例提供一种非易失性存储器件及其制造方法，该非易失性存储器件具有浮置栅极和用作用于耦接浮置栅极的控制栅极的接触插塞，从而增大集成度却不需要用于形成控制栅极的独立的额外工艺。
[0034]与此同时，在下列描述中，第一导电型和第二导电型指的是互补的导电型。即，如果第一导电型为P型，则第二导电型为N型，且如果第一导电型为N型，则第二导电型为P型。因此，根据本发明的实施例的非易失性存储器件可以为N沟道型或P沟道型。在下文中，为了方便解释，第一导电型将描述为P型，且第二导电型将描述为N型。也就是说，在下文将基于N沟道型非易失性存储器件的实施例进行描述。
[0035]图1A和IB为说明根据本发明的一实施例的非易失性存储器件的单位单元(或存储器单元)的图。详细地，图1A为平面图，且图1B为沿着图1A的线A-A’取得的横截面图。
[0036]参照图1A和1B，第一导电型阱102形成在衬底101之中。衬底101可以为半导体衬底。半导体衬底可以为单晶状态，并可以包括硅。也就是说，半导体衬底可以包括单晶硅。例如，衬底101可以为体硅衬底或绝缘体上硅(SOI)的衬底，支撑衬底、掩埋电介质层和单晶硅层顺序地层叠于其中。阱102提供单位单元可以在其上操作的基底，并可以通过离子注入第一导电型杂质至衬底101中来形成。
[0037]隔离结构113以限定有源区112的方式形成在衬底101中。隔离结构113可以通过浅沟槽隔离(STI)工艺形成，并可以包括电介质层。由隔离结构113所限定的有源区112可以为棒型或线型，其具有在第一方向延伸的主轴和在与第一方向交叉(或垂直于第一方向)的第二方向延伸的次轴。结区形成在有源区112在第一方向上的两末端部分之中。为了有助于结区与接触插塞(或导线)之间的接触，有源区112可以包括在第二方向突出的突起(未示出)。
[0038]浮置栅极(FG) 104形成在衬底101上。浮置栅极104执行储存逻辑信息的功能，并可以为棒型。详细地，在第一方向，浮置栅极104可以具有安置于有源区112的中间部分的结构，其具有与有源区112重迭的外部边缘。在第二方向，浮置栅极104可以具有覆盖有源区112的结构，且该结构两端与隔离结构113重迭。换言之，浮置栅极104在第二方向的长度可以等于或大于有源区112在第二方向的宽度。
[0039]浮置栅极104可以包括硅。在一实施例中，浮置栅极104可以为多晶硅层。多晶娃层可以为以杂质掺杂的掺杂多晶娃层或未以杂质掺杂的未掺杂多晶娃层。虽然图1B的实施例中的浮置栅极104为平面栅极，但在另一实施例中，浮置栅极104可以具有三维栅极结构(例如，鳍状栅极结构)。
[0040]栅极电介质层103形成在衬底101与浮置栅极104之间，且间隔物105形成在浮置栅极104的侧壁上。栅极电介质层103和间隔物105均可以包括电介质层。举例来说，栅极电介质层103和间隔物105均可以包括氧化物层、氮化物层、氮氧化物层或其层叠层。
[0041]第一结区109和第二结区110形成在衬底101中位于浮置栅极104的两侧。详细地，第一结区109和第二结区110形成在有源区112中位于浮置栅极104的相对侧。第一结区109和第二结区110可以为杂质区，其通过离子注入第二导电型杂质至衬底101中所形成。第一结区109和第二结区110可以分别用作漏极区和源极区，并可以具有轻度掺杂的漏极(LDD)结构。详细地，第一结区109包括第二导电型的第一杂质区109A和第二导电型的第二杂质区109B。类似地，第二结区110包括第二导电型的第一杂质区IlOA和第二导电型的第二杂质区110B。在一实施例中，第二杂质区109B和IlOB的杂质掺杂浓度大于第一杂质区109A和IlOA的杂质掺杂浓度。
[0042]层间电介质层111设置在衬底101的表面上覆盖浮置栅极104，且分别连接至第一结区109和第二结区110的第一接触插塞107和第二接触插塞108穿过层间电介质层111。层间电介质层111可以包括氧化物层、氮化物层或氮氧化物层。
[0043]第一接触插塞107电连接层间电介质层111上的导线(未示出)与第一结区109，并执行控制栅极的功能，所述控制栅在编程操作、擦除操作和读取操作中耦接浮置栅极104。浮置栅极104可以响应施加至第一接触插塞107的偏压(例如，电压)来被耦接。为此目的，第一接触插塞107可以设置为平行并邻近浮置栅极104，其中第一接触插塞107与浮置栅极104之间限定有间隙106，且可以接触形成在浮置栅极104的侧壁上和间隙106中的间隔物105。在一实施例中，浮置栅极104和第一接触插塞107的平行侧壁可以沿着每一结构的长轴伸展，以最大化面对面积。
[0044]换言之，第一接触插塞107可以具有其侧壁面对浮置栅极104的至少一个侧壁的形状，且浮置栅极104与第一接触插塞107之间的间隔物105，也就是形成在间隙106中的间隔物105用作电介质层(例如，多晶娃层间电介质(IF1D)X在一实施例中，电介质层为插入浮置栅极104与控制栅极之间的电介质材料。虽然在传统技术中，电介质层通过独立的工艺形成，但形成在浮置栅极104的侧壁上的间隔物105在本发明的实施例中用作电介质层。
[0045]在一实施例中，为了确保足够大的耦接比来编程浮置栅极104，第一接触插塞107可以为棒型，其具有对应于棒型浮置栅极104的整个侧壁的侧壁。随着浮置栅极104与第一接触插塞107面对彼此的侧壁面积在设计裕度容许的范围内增大,可以增大其间的耦接t匕。在一实施例中，第一接触插塞107具有面对浮置栅极104的至少两个侧壁的侧壁。在一实施例中，第一接触插塞107具有面对浮置栅极104的至少三个侧壁的侧壁。
[0046]间隙106限定在第一接触插塞107面对浮置栅极104的侧壁的侧壁之间，且间隙106在第一方向的宽度可以沿着第二方向恒定。也就是说，间隙106在浮置栅极104与第一接触插塞107之间维持恒定宽度。间隙106的宽度可以等于或小于间隔物105的宽度。详细地，在间隙106的宽度与间隔物105的宽度相同的一实施例中，第一接触插塞107可以具有接触间隔物105的侧壁的形状，且在间隙106的宽度小于间隔物105的宽度的一实施例中，第一接触插塞107可以具有部分覆盖间隔物105的形状。
[0047]与此同时，在其中浮置栅极104与第一接触插塞107之间的相应面积也就是浮置栅极104和第一接触插塞107的面对面积(或重迭面积)巨大因此确保了相对高的耦接比的一实施例中，间隙106的宽度可以大于间隔物105的宽度。换言之，耦接比为重迭面积的量和间隙宽度两者的函数，因此具有大的重迭面积的一实施例可以使用较宽的间隙，而具有窄间隙的一实施例可以使用较小的面对面积，以确保相同的耦接比。本发明的实施例可以根据这些原理变化。
[0048]第二接触插塞108连接导线(未示出)与第二结区110，且施加至第二接触插塞108的偏压(例如，电压)不会对浮置栅极104产生任何影响。换言之，浮置栅极104并未响应第二接触插塞108的偏压来耦接。为此目的，第二接触插塞108的面对浮置栅极104的侧壁的侧壁面积可以小于第一接触插塞107与浮置栅极104的侧壁的重迭面积。例如，第二接触插塞108可以为孔型。另外，第二接触插塞108与浮置栅极104之间的间隙可以大于浮置栅极104与第一接触插塞107之间的间隙。例如，第二接触插塞108可以不接触间隔物105，并可以与间隔物105分开预定距离。
[0049]由于具有上述结构的非易失性存储器件具有浮置栅极104和用作用于耦接浮置栅极104的控制栅极的第一接触插塞107，因此非易失性存储器件的集成度和操作特性与单栅极EEPROM相比可以获得改善。
[0050]同样地，在具有上述结构的非易失性存储器件中，由于浮置栅极104与第一接触插塞107之间的耦接比随着浮置栅极104与第一接触插塞107之间的间隙106的宽度减少而增大，因此可以减少设计规则，且非易失性存储器件的集成度和操作特性可以随着非易失性存储器件的集成度增大而获得进一步的改善。也就是说，随着用于制造非易失性存储器件的逻辑工艺的设计规则减少，耦接比随着浮置栅极104与第一接触插塞107之间的间隙减少而增大，且非易失性存储器件的集成度和操作特性可以获得进一步的改善。
[0051]此外，在具有上述结构的非易失性存储器件中，由于第一接触插塞107用作控制栅极，且第一接触插塞107与浮置栅极104之间的间隔物105用作电介质层，所以可以制成不需要用于形成控制栅极的独立工艺的非易失性存储器件。这一点将于稍后连同根据本发明的一实施例的用于制造非易失性存储器件的方法详细描述。
[0052]图2A和2B为平面图，其说明根据本发明的实施例的非易失性存储器件。为了说明方便，与图1A和IB相同的附图标记将用在图2A和2B中。由于沿着图2A和2B的线A-A’取得的横截面图示出了类似于沿着图1A的线A-A’取得的横截面图的特征，因此将参照图IB。
[0053]参照图2A，为了增大浮置栅极104与第一接触插塞107之间的耦接比，第一接触插塞107可以具有一形状，其所具有的侧壁面对(或重迭)浮置栅极104的除了浮置栅极104的面对第二接触插塞108的侧壁以外的所有侧壁。详细地，浮置栅极104可以为棒型，且第一接触插塞107可以具有一形状，其具有在第一方向面对浮置栅极104的一个侧壁的侧壁和在第二方向面对浮置栅极104的两个侧壁的侧壁。间隙106的宽度在第一方向和第二方向可以为恒定。
[0054]或者是，第一接触插塞107可以具有一形状，其具有在第一方向面对浮置栅极104的一个侧壁的侧壁和在第二方向仅面对浮置栅极104的一个侧壁的侧壁。换言之，一实施例可以包括一组在第一方向的面对侧壁和至少一组在第二方向的面对侧壁。
[0055]参照图2B，为了进一步增大浮置栅极104与第一接触插塞107之间的耦接比，浮置栅极104可以具有相对的末端部分突出的形状，且第一接触插塞107可以具有一形状，其所具有的侧壁面对所有个别的剩余侧壁(包括浮置栅极104的突出侧壁，但不包括浮置栅极104的面对第二接触插塞108的侧壁)。换言之，在一实施例中，浮置栅极104可以包括至少一个突出部分，其从面对第二接触插塞108的侧壁沿着接触插塞108的方向突出。在包括两个突出部分的一实施例中，浮置栅极可以具有“C”形或“[“形，其具有面对第二接触插塞108的开口。因此，在一实施例中第一接触插塞107可以具有“C”形或“[”形，其具有面对第二接触插塞108的开口。开口的尺寸可以根据实施方式变化。
[0056]在一实施例中，浮置栅极104可以具有仅一个末端部分突出的形状，在其中，且第一接触插塞107可以具有一形状，其所具有的侧壁面对所有个别侧壁，包括浮置栅极104的突出侧壁，但不包括浮置栅极104的面对第二接触插塞108的侧壁。
[0057]如上文所述，通过调整浮置栅极104和第一接触插塞107的形状，可以增大浮置栅极104与第一接触插塞107之间的耦接比，结果，非易失性存储器件的集成度和操作特性可以获得改善。
[0058]下面参照图3A至3E描述根据实施例的用于形成非易失性存储器件的方法。
[0059]图3A至3E为说明根据本发明的实施例的用于制造非易失性存储器件的单位单元的方法的横截面图。在这些图中，横截面图对应于图1A的线A-A’。
[0060]参照图3A，提供具有逻辑区和存储区的衬底11。逻辑区可以包括NMOS区和PMOS区。衬底11可以为半导体衬底。半导体衬底可以为单晶状态，并可以包括硅。换言之，半导体衬底可以包括单晶硅。举例来说，体硅衬底或绝缘体上硅(SOI)的衬底可以用作衬底11。
[0061]第一阱13、第二阱14和第三阱15形成在衬底11中，分别对应于NMOS区、PMOS区和存储区。第一阱13可以通过离子注入第一导电型杂质(在一实施例中，P型杂质)至衬底11中来形成，且第二阱14可以通过离子注入第二导电型杂质(在一实施例中，N型杂质)至衬底11中来形成。对应于存储区的第三阱15可以根据单位单元的沟道型而具有导电型。例如，在单位单元为N沟道型的实施例中，第三阱15可以通过离子注入第一导电型杂质(也就是P型杂质)至衬底11中来形成。第一阱13、第二阱14和第三阱15可以彼此接触，且由于他们各自的导电型彼此相异，因此其间结隔离区形成。
[0062]隔离结构12形成在衬底11中，从而在各个区域中限定有源区。隔离结构12的深度可以小于第一阱13、第二阱14和第三阱15中每一个的深度。隔离结构12可以通过浅沟槽隔离(STI)工艺形成。STI工艺包含一连串工艺，用以通过在衬底11中限定用于隔离的沟槽以以及在沟槽中填充电介质物质来形成隔离结构12。与此同时，在一些实施例中，第一阱13、第二阱14和第三阱15可以在形成隔离结构12之后形成。
[0063]参照图3B，栅极电介质层16可以形成在衬底11的整个表面上。栅极电介质层16可以形成为氧化物层、氮化物层、氮氧化物层或其层叠层。在另一实施例中，栅极电介质层16可以仅形成在衬底11的上面未形成隔离结构12的部分上。
[0064]栅极导电层17形成在栅极电介质层16上。栅极导电层17可以包括娃。例如,栅极导电层17可以形成为多晶硅层。
[0065]杂质被离子注入至栅极导电层17中的分别对应于NMOS区、PMOS区和存储区的部分中。这是为了提供栅极导电层17对各区域而言特定的特性(例如，工作函数)。举例来说，第一导电型杂质可以离子注入至栅极导电层17的对应于PMOS区的部分中，且第二导电型杂质可以离子注入至对应于NMOS区的栅极导电层17中。杂质可以不被离子注入至栅极导电层17的对应于存储区的部分中，或者可以根据存储器的沟道型而离子注入预定的杂质。例如，第二导电型杂质可以被离子注入至栅极导电层17的对应于存储区的部分中。
[0066]参照图3C，在栅极导电层17上形成掩模图案(未示出)后，通过使用掩模图案作为刻蚀阻障顺序地刻蚀栅极导电层17与门极电介质层16来形成多个栅极NG、PG和FG。详细地，第一栅极NG和第二栅极PG分别形成在NMOS区和PMOS区中，且浮置栅极FG形成在存储区中。在一实施例中，第一栅极NG、第二栅极PG和浮置栅极FG所有都通过相同的刻蚀工艺同时形成。
[0067]参照图3D，通过在衬底11的位于第二栅极PG的两侧的部分中离子注入第一导电型杂质，形成第一杂质区19。之后，通过在衬底11的位于第一栅极NG和浮置栅极FG的两侧的部分中离子注入第二导电型杂质，形成第二导电型的第二杂质区18A、18B和18C。
[0068]间隔物20形成在第一栅极NG、第二栅极PG和浮置栅极FG的侧壁上。间隔物20可以形成为电介质层。电介质层可以为氧化物层、氮化物层、氮氧化物层或其层叠层。间隔物20可以通过一连串工艺形成，其包括在包括第一栅极NG、第二栅极PG和浮置栅极FG的结构的表面上沉积电介质层，之后执行例如回蚀工艺的全面性刻蚀(blanket etching)。
[0069]通过在包括间隔物20的第二栅极PG的两侧离子注入第一导电型杂质至衬底11中，形成第三杂质区21。第四杂质区22A、22B和22C在包括间隔物20的第一栅极NG的两侧以以及包括间隔物20的浮置栅极FG的两侧形成于衬底11中。第三杂质区21可以形成为具有大于第一杂质区19的杂质掺杂浓度，且第四杂质区22A、22B和22C可以形成为具有大于第二杂质区18A、18B和18C的浓度的杂质掺杂浓度。
[0070]通过上述制程，可以于NMOS区中形成具有LDD结构的第二导电型源极/漏极区24，其包括第二杂质区18A和第四杂质区22A。可以在PMOS区中形成具有LDD结构的第一导电型源极/漏极区23，其包括第一杂质区19和第三杂质区21。可以在存储区中形成具有LDD结构的第一结区25和第二结区26，其包括第二杂质区18B和18C和第四杂质区22B和 22C。
[0071]虽然在图中未示出，金属硅化物(未示出)可以形成在多个栅极NG、PG和FG的上表面、NMOS区的源极/漏极区24的表面、PMOS区的源极/漏极区23的表面、以以及存储区的第一结区25和第二结区26的表面上。金属硅化物执行降低电阻和改善信号传输特性的功能。金属硅化物可以通过一连串在包括多个栅极NG、PG和FG的结构的整个表面上形成金属层、执行退火以形成金属硅化物、以以及在退火后移除金属层的剩余部分的一连串工艺形成。
[0072]参照图3E，层间电介质层27形成在衬底11的整个表面上，以覆盖第一栅极NG、第二栅极PG和浮置栅极FG。层间电介质层27可以由氧化物层、氮化物层或氮氧化物层形成。
[0073]多个接触插塞28、29、30和31形成为穿过层间电介质层27以分别接触存储区的第一结区25和第二结区26、NM0S区的源极/漏极区24、和PMOS区的源极/漏极区23。详细地，接触存储区的第一结区25的第一接触插塞28、接触存储区的第二结区26的第二接触插塞29、接触NMOS区的源极/漏极区24的第三接触插塞30、和接触PMOS区的源极/漏极区23的第四接触插塞31可以同时形成。第一接触插塞28至第四接触插塞31可以通过一连串工艺同时形成，其通过选择性刻蚀层间电介质层27来限定接触孔以以及在接触孔中填充导电物质。在另一实施例中，第一接触插塞28至第四接触插塞31可以彼此独立地形成。
[0074]第一接触插塞28至第四接触插塞31与形成在层间电介质层27上的导线连接，并执行传输电信号的功能。第一接触插塞28不仅执行传输电信号的功能，且亦用作用于耦接浮置栅极FG的控制栅极。与此同时，由于浮置栅极FG、第一结区25、第二结区26、第一接触插塞28和第二接触插塞29在存储区中的形状和布局已在上文参照图1A、1B、2A和2B详细描述，因此其详细描述将不再重复。
[0075]虽然在图中未示出，但导线可以用选择性接触多个接触插塞28、29、30以及31的此类方式形成在层间电介质层27上。
[0076]如同可以从上文描述所见，在根据本发明的一实施例的用于制造非易失性存储器件的方法中，可以在没有用于形成控制栅极的独立额外工艺的情况下，制造具有浮置栅极FG和用作控制栅极的第一接触插塞28的非易失性存储器件。
[0077]此外，在根据本发明的实施例的用于制造非易失性存储器件的方法中，由于第一接触插塞28用作用于浮置栅极FG的控制栅极、且间隔物20用作电介质层，因此与传统的EEPROM相比可以简化工艺，并可以减少工艺步骤数，以致可以增大生产率和成品率。
[0078]在下文，根据本发明的实施例的非易失性存储器件的单位单元的操作方法将参照表I和图4A至4C描述。为了方便解释，与图1B相同的附图标记将用在图4A至4C中。
[0079]图4A至4C为说明根据本发明的实施例的非易失性存储器件的单位单元(或存储器单元)的操作的图。详细地，图4A为说明编程操作的横截面图，图4B为说明擦除操作的横截面图，且图4C为说明读取操作的横截面图。表I示出根据本发明的实施例的非易失性存储器件的单位单元的操作条件。
[0080]表I
[0081]
【权利要求】
1.一种非易失性存储器件，包括: 浮置栅极，其形成在衬底上； 接触插塞，其形成在所述浮置栅极的第一侧，并设置为平行所述浮置栅极，且具有限定于所述接触插塞与所述浮置栅极之间的间隙；以及 间隔物，其形成在所述浮置栅极的侧壁上，并填充所述间隙， 其中所述接触插塞与所述浮置栅极具有足够大的重迭面积，以致所述接触插塞能够作为用于所述浮置栅极的控制栅极来操作。
2.如权利要求1所述的非易失性存储器件，其进一步包括: 层间电介质层，其形成在所述衬底上， 其中所述接触插塞穿过所述层间电介质层。
3.如权利要求1所述的非易失性存储器件，其中，所述接触插塞具有面对所述浮置栅极的侧壁的侧壁。
4.如权利要求1所述的非易失性存储器件，其中，基于施加至所述接触插塞的电压，所述浮置栅极被施以足以用于编程操作或读取操作的电压。
5.如权利要求1所述的非易失性存储器件，其中，所述浮置栅极与所述接触插塞间的耦接比随着所述间隙宽度减少而增大。
6.—种非易失性存储器件,包括: 浮置栅极，其形成在衬底上； 间隔物，其形成在所述浮置栅极的侧壁上； 第一接触插塞，其形成在所述浮置栅极的第一侧并接触所述间隔物，所述第一接触插塞与所述浮置栅极隔开第一距离；以及 第二接触插塞，其形成在所述浮置栅极的与所述第一侧相对的第二侧，所述第二接触插塞与所述浮置栅极隔开第二距离， 其中所述第一距离小于所述第二距离，且 其中，所述第一接触插塞与所述浮置栅极具有足够大的重迭面积，且所述第一距离足够小，以致所述接触插塞能够作为用于所述浮置栅极的控制栅极来操作。
7.如权利要求6所述的非易失性存储器件，其进一步包括: 层间电介质层，其形成在所述衬底上， 其中所述第一接触插塞和第二接触插塞穿过所述层间电介质层。
8.如权利要求6所述的非易失性存储器件，其中所述第一接触插塞具有面对所述浮置栅极的侧壁的侧壁。
9.如权利要求6所述的非易失性存储器件，其中所述第一接触插塞和所述第二接触插塞具有不同形状。
10.如权利要求6所述的非易失性存储器件，其中所述第一接触插塞为棒型，且所述第二接触插塞为孔型。
【文档编号】H01L21/8247GK103887311SQ201310575138
【公开日】2014年6月25日 申请日期:2013年11月15日 优先权日:2012年12月21日
【发明者】朴圣根 申请人:爱思开海力士有限公司